JPH08149100A - Phase difference absorbing method and digital communication equipment - Google Patents
Phase difference absorbing method and digital communication equipmentInfo
- Publication number
- JPH08149100A JPH08149100A JP28537494A JP28537494A JPH08149100A JP H08149100 A JPH08149100 A JP H08149100A JP 28537494 A JP28537494 A JP 28537494A JP 28537494 A JP28537494 A JP 28537494A JP H08149100 A JPH08149100 A JP H08149100A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- timing
- phase difference
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えば、交換機内の通
話路切替部分で使用する同期転送モード伝送方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous transfer mode transmission method used, for example, in a speech path switching part in an exchange.
【0002】通常、通話路切替部分の中のエラスティッ
ク・ストア・メモリ(ESM)のメモリサイズは、送信側と
受信側とを接続するケーブル長を考慮して決定している
ので、このケーブル長が極端に長くなる場合にESM のメ
モリサイズが非常に大きくなり、これに伴って回路規模
が大きくなる。Generally, the memory size of the elastic store memory (ESM) in the call path switching portion is determined in consideration of the cable length connecting the transmitting side and the receiving side. When becomes extremely long, the memory size of ESM becomes very large, and the circuit scale becomes large accordingly.
【0003】また、増設回線の位相吸収量が規定値より
も大きい場合には位相吸収量の変更を行なう。この変更
はオフライン状態にしてからメモリメモリサイズ切り換
えスイッチ等を用いてメモリサイズの拡張を行なってい
るので、スイッチの切り換えに伴う瞬断が生ずる。Further, when the phase absorption amount of the extension line is larger than the specified value, the phase absorption amount is changed. Since this change is made in the off-line state and the memory size is expanded by using the memory memory size changeover switch or the like, a momentary interruption occurs due to the changeover of the switch.
【0004】そこで、ケーブル長の増加に伴う回路規模
の増大や瞬断の抑圧を行なう必要である。Therefore, it is necessary to suppress the increase in the circuit scale and the interruption due to the increase in the cable length.
【0005】[0005]
【従来の技術】図11は従来例の要部構成図、図12は図11
の動作説明図である。以下、図12を参照して、図11の動
作を説明する。2. Description of the Related Art FIG. 11 is a configuration diagram of a main part of a conventional example, and FIG.
FIG. 7 is an operation explanatory diagram of FIG. The operation of FIG. 11 will be described below with reference to FIG.
【0006】先ず、図11に示す様に、受信装置はエラス
ティック・ストア・メモリ( 以下、ESM と省略する)12
、クロック供給回路14と通話路メモリ( 以下、SPM と
省略する) 、通話路制御メモリ( 以下、SCM と省略す
る) からなる時間スイッチ13を持っている。First, as shown in FIG. 11, the receiving device is an elastic store memory (hereinafter abbreviated as ESM) 12
It has a time switch 13 including a clock supply circuit 14, a speech path memory (hereinafter abbreviated as SPM), and a speech path control memory (hereinafter abbreviated as SCM).
【0007】さて、送信装置11はデータ、書込タイミン
グ、図示しない送信クロックをそれぞれ対応する線路を
介して受信装置に送出する。受信装置は、入力したデー
タを送信側クロックと書込タイミングを用いてESM12に
書き込み、書き込んだデータをクロック供給回路14から
の読出タイミングと図示しない受信側クロックを用いて
並列に読み出して時間スイッチ13の中のSPMに加える。The transmitter 11 sends data, write timing, and a transmission clock (not shown) to the receiver via the corresponding lines. The receiving device writes the input data to the ESM 12 using the transmitting side clock and the writing timing, reads the written data in parallel using the reading timing from the clock supply circuit 14 and the receiving side clock (not shown), and outputs the time switch 13 Add to SPM in.
【0008】SPM への書込は基準タイミング(以下、基
準フレームと云う)を用いて先頭アドレスから順番に行
なわれるが、SPM からの読出は上位装置15からの読出順
序が格納されたSCM を用いて対応するデータを順次、読
み出して出力データとする。Writing to the SPM is performed in order from the start address using a reference timing (hereinafter referred to as a reference frame), but reading from the SPM uses an SCM in which the reading order from the host device 15 is stored. Corresponding data is sequentially read and used as output data.
【0009】なお、時間スイッチ13から送出するフレー
ムは、基準フレーム( データの先頭を示すパルス) を用
いて時間スイッチ内部で生成したもので、時間スイッチ
からの出力データの先頭位置でフレームを送出する。The frame transmitted from the time switch 13 is generated inside the time switch using a reference frame (pulse indicating the head of data), and the frame is transmitted at the head position of the output data from the time switch. .
【0010】次に、送信装置と受信装置を接続するケー
ブル長が、例えば、20m位になると、送信装置が送出し
たデータは100ns 程度遅れる。この遅れが図2に示す様
に20ビット分に相当する場合、これだけの遅延量をESM
で吸収すると、ESM は20ビット分のメモリサイズ( 深
さ) が必要となる。Next, when the length of the cable connecting the transmitter and the receiver reaches, for example, about 20 m, the data sent by the transmitter is delayed by about 100 ns. If this delay is equivalent to 20 bits as shown in Fig. 2, the amount of delay is ESM.
If absorbed by, ESM requires memory size (depth) of 20 bits.
【0011】ここで、ESM のメモリサイズはケーブル長
( 最長時) を考慮して設計当初から決定しているが、回
路規模の制限などからケーブル長に対する制限が必要と
なる場合がでてくる。しかし、極端に長いケーブルを考
慮しなければならない場合、ESM のメモリサイズが格段
に大きくなる。Here, the ESM memory size is the cable length.
It was decided from the beginning of the design in consideration of (at the longest time), but there are cases where the limitation on the cable length is necessary due to the limitation of the circuit scale. However, if you have to consider extremely long cables, the memory size of the ESM will be significantly larger.
【0012】一方、回線増設時に位相吸収しなければな
らない量がESM のメモリサイズよりも越えてしまう場
合、メモリサイズの切替えスイッチ等により位相吸収量
の拡張を行なう必要がある。また、オンライン状態での
回線増設は片系をオフライン状態にしてから回線増設を
行い、増設終了後に再びオンライン状態に戻している。On the other hand, when the amount of phase absorption required when the line is expanded exceeds the memory size of the ESM, it is necessary to expand the amount of phase absorption by a memory size changeover switch or the like. In addition, when adding a line in the online state, one line is placed in the offline state before the line is added. After the addition is completed, the line is returned to the online state.
【0013】[0013]
【発明が解決しようとする課題】上記の様に、伝送路が
長くなればなる程( 特に、光ケーブルによる長距離伝送
の場合) 、ESM は全ての位相量を吸収しなければならな
い為に回路規模が大きくなり、信頼度の低下、消費電力
の増大になる。As described above, as the transmission path becomes longer (especially in the case of long-distance transmission by the optical cable), the ESM must absorb all the phase amounts, so that the circuit scale is large. Becomes larger, the reliability is lowered, and the power consumption is increased.
【0014】また、増設回線の位相吸収量が規定値より
越えてしまう場合には位相吸収量の変更を行なう為、オ
フライン状態にしてからメモリ容量切り換えスイッチ等
により位相吸収量の拡張を行なうが、増設中、瞬断など
が発生する可能性がある。Further, when the phase absorption amount of the extension line exceeds the specified value, the phase absorption amount is changed. Therefore, the phase absorption amount is expanded by the memory capacity changeover switch or the like after the offline state. There may be a momentary interruption during expansion.
【0015】本発明は回路規模の縮小化とメモリサイズ
の無瞬断切り換えを図ることを目的とする。An object of the present invention is to reduce the circuit scale and to switch the memory size without interruption.
【0016】[0016]
【課題を解決するための手段】第1の本発明は、送信側
で生成した書込タイミングと基準タイミングの位相を比
較して得られた位相差を、タイムスロット単位の位相差
と剰余の位相差に分割する。そして、第1のメモリが剰
余の位相差を、第2のメモリがタイムスロット単位の位
相差をそれそれ分担して吸収する様にした。According to a first aspect of the present invention, a phase difference obtained by comparing the phases of a write timing and a reference timing generated on the transmission side is compared with a phase difference of a time slot unit and a residue position. Divide into phase differences. Then, the first memory absorbs the phase difference of the surplus, and the second memory absorbs the phase difference of each time slot unit so as to be absorbed.
【0017】第2の本発明は、受信側に、送信側で生成
した書込タイミングと基準タイミングの位相とを比較し
て得られた位相差を、タイムスロット単位の位相差と剰
余の位相差に分割して送出する位相比較・吸収量計算部
分と、読出タイミング生成部分とからなる第1の位相監
視回路を設ける。According to a second aspect of the present invention, the phase difference obtained by comparing the writing timing generated on the transmitting side and the phase of the reference timing on the receiving side is used as the phase difference of the time slot unit and the phase difference of the remainder. There is provided a first phase monitoring circuit including a phase comparison / absorption amount calculation part which is divided into two parts and sent out, and a read timing generation part.
【0018】そして、読出タイミング生成部分は、入力
する剰余の位相差が吸収できる様な読出タイミングを生
成して該第1のメモリに送出し、制御部分は入力するタ
イムスロット単位の位相差が吸収できる様に第2のメモ
リの読出制御を行なう構成にした。Then, the read timing generation section generates the read timing so that the phase difference of the input remainder can be absorbed and sends it to the first memory, and the control section absorbs the phase difference of the input time slot unit. The configuration is such that read control of the second memory is performed so as to be possible.
【0019】第3の本発明は、位相監視回路と位相監視
回路が検出した位相差を保持する位相保持回路と位相保
持回路が保持している位相差と上記位相監視回路が出力
する位相差とを比較し、比較結果が許容範囲外であるこ
とを検出した時、上記制御手段に障害通知を送出すると
共に、障害通知が送出されたフレームに空情報を挿入す
る位相比較回路とを設ける。According to a third aspect of the present invention, a phase monitor circuit holds a phase difference detected by the phase monitor circuit, a phase difference held by the phase hold circuit, and a phase difference output by the phase monitor circuit. And a phase comparison circuit that sends a fault notification to the control means and inserts null information into the frame to which the fault notification is sent when it is detected that the comparison result is outside the allowable range.
【0020】第4の本発明は、位相保持回路と制御手段
とを接続する線路を設ける。制御手段は障害通知を検出
した時、線路を介して上記位相保持回路に位相再設定指
示を送出する。そして、位相保持回路は保持している位
相差を上記位相監視回路が送出した位相差に更新する構
成にした。According to a fourth aspect of the present invention, a line connecting the phase holding circuit and the control means is provided. When the control means detects the failure notification, it sends a phase reset instruction to the phase holding circuit via the line. The phase holding circuit updates the held phase difference to the phase difference sent by the phase monitoring circuit.
【0021】第5の本発明は、送信側に、第2のメモ
リ、制御手段、基準タイミングを生成して供給する送信
側クロック供給回路、基準タイミングと受信側より送出
された読出タイミングの位相を比較して得られた位相差
のうち、タイムスロット単位の位相差を送出する位相比
較・吸収量計算部分を有する第2の位相監視回路を設け
る。According to a fifth aspect of the present invention, the transmitting side is provided with the second memory, the control means, the transmitting side clock supply circuit for generating and supplying the reference timing, and the phase of the reference timing and the read timing sent from the receiving side. There is provided a second phase monitoring circuit having a phase comparison / absorption amount calculation part for transmitting the phase difference in time slot units among the phase differences obtained by comparison.
【0022】また、受信側に、該第2のメモリから読み
出されたデータが書き込まれ、読み出される第1のメモ
リ、該読出タイミングを生成して供給する受信側クロッ
ク供給回路を設ける。Further, the receiving side is provided with a first memory to which the data read from the second memory is written and read, and a receiving side clock supply circuit for generating and supplying the read timing.
【0023】そして、制御部分は入力するタイムスロッ
ト単位の位相差が吸収できる様に第2のメモリの読出制
御を行ない、受信側は該読出タイミングで残りの位相差
を吸収する構成にした。Then, the control portion controls the reading of the second memory so that the phase difference of the input time slot unit can be absorbed, and the receiving side absorbs the remaining phase difference at the read timing.
【0024】第6の本発明は、3種類の線路からなる回
線を複数、収容できるメモリサイズを有する第1のメモ
リと、入力した書込タイミングと読出タイミングの位相
を比較して得た位相比較結果が保持している許容位相差
範囲内か否かを識別し、許容位相差範囲外であれば識別
結果を送出する位相比較回路と、識別結果が印加した
時、許容位相差範囲からのズレを検出して内蔵のテーブ
ルを用いて適切なメモリサイズを決定し、書込タイミン
グと読出タイミングを用いて書込側切り換えタイミング
と読出側切り換えタイミングを生成して該第1のメモリ
に送出するタイミング生成回路とを設ける。A sixth aspect of the present invention is a phase comparison obtained by comparing the phases of input write timing and read timing with the first memory having a memory size capable of accommodating a plurality of lines each consisting of three types of lines. A phase comparator circuit that discriminates whether or not the result is within the allowable phase difference range that is held, and sends a discrimination result if it is outside the allowable phase difference range, and a deviation from the allowable phase difference range when the discrimination result is applied. Timing to detect an appropriate memory size using a built-in table, generate write side switching timing and read side switching timing using write timing and read timing, and send them to the first memory. And a generation circuit.
【0025】そして、第1のメモリは、書込側切り換え
タイミング、読出側切り換えタイミングが印加した時、
書込アドレス、読出アドレスを拡張または縮小して決定
されたメモリサイズに切り換える構成にした。When the write side switching timing and the read side switching timing are applied to the first memory,
The write address and the read address are expanded or reduced to switch to the determined memory size.
【0026】[0026]
【作用】第1の本発明は、吸収すべき全位相量がnビッ
トの場合、第1のメモリ(図1中のESM が対応) に位相
量(n−am)を、第2のメモリ(図1中のSPM が対
応) に残りの位相量amビットを分担させる( a,mは
正の整数)。In the first aspect of the present invention, when the total amount of phase to be absorbed is n bits, the phase amount (n-am) is stored in the first memory (ESM in FIG. 1) and the second memory ( SPM in FIG. 1 corresponds to) and the remaining phase amount am bits are shared (a and m are positive integers).
【0027】例えば、n=20ビット、a=8ビットの場
合、m=2の為に第1のメモリの位相吸収量量は4ビッ
ト、第2のメモリの位相吸収量は16ビットとなる。第2
の本発明は、受信側で、送信側で生成した書込タイミン
グと基準タイミング(基準フレームと同じ)を位相監視
回路が取込み、第1のメモリが吸収すべき位相量を計算
して(上記の様に、例えば、4ビット)読出タイミング
を設定して第1のメモリに送出する。For example, in the case of n = 20 bits and a = 8 bits, the phase absorption amount of the first memory is 4 bits and the phase absorption amount of the second memory is 16 bits because m = 2. Second
According to the present invention, in the receiving side, the phase monitoring circuit takes in the write timing and the reference timing (same as the reference frame) generated in the transmitting side, and calculates the phase amount to be absorbed by the first memory (the above-mentioned Similarly, the read timing is set to 4 bits and the read timing is sent to the first memory.
【0028】第1のメモリは、書込タイミングを用いて
入力データの先頭から書き込み、位相監視回路から送ら
れてくる読出タイミングを用いて、第1のメモリ内のデ
ータを先頭から読み出して時間スイッチ内の第2のメモ
リに加える。The first memory writes the input data from the beginning using the write timing, reads the data in the first memory from the beginning using the read timing sent from the phase monitoring circuit, and switches the time. To the second memory within.
【0029】この時、時間スイッチの入力フレームは基
準タイミングを用いて生成される為、タイムスロットの
先頭とはタイムスロット単位の位相ズレ(例えば、上記
の様に、16ビット) が発生している。At this time, since the input frame of the time switch is generated using the reference timing, a phase shift (for example, 16 bits as described above) occurs in time slot units from the beginning of the time slot. .
【0030】位相監視回路は設定した読出タイミングと
基準タイミングの位相差情報を制御手段( 図1中の上位
装置とSCM が対応) に送る。制御手段は送られた情報を
基に、第2のメモリで残りの位相量が吸収できる様にア
ドレス変換を行い第2のメモリの読出制御を行なう。The phase monitoring circuit sends the set phase difference information between the read timing and the reference timing to the control means (the upper device in FIG. 1 corresponds to the SCM). The control means performs address conversion based on the sent information so that the remaining phase amount can be absorbed by the second memory, and controls reading of the second memory.
【0031】第3の本発明は、書込タイミングと基準タ
イミングを位相監視回路が取込み、双方の位相差を位相
保持回路に送り、位相保持回路でその値を記憶する。そ
して、位相保持回路で記憶している値と、位相監視回路
で常時、監視している書込タイミングと基準タイミング
の位相差を位相比較回路に取り込んで双方の値を比較
し、比較結果が許容範囲外であれば制御手段に障害通知
をして、データに空情報を挿入する。In the third aspect of the present invention, the phase monitoring circuit takes in the write timing and the reference timing, sends the phase difference between the two to the phase holding circuit, and the phase holding circuit stores the values. Then, the value stored in the phase holding circuit and the phase difference between the write timing and the reference timing constantly monitored by the phase monitoring circuit are fetched into the phase comparison circuit and the two values are compared. If it is out of the range, the control means is notified of a failure and blank information is inserted into the data.
【0032】第4の本発明は、制御手段は位相比較回路
からの障害通知を受けると位相保持回路に対して位相再
設定指示をする。位相保持回路は位相再設定指示を受信
すると、位相監視回路から書込タイミングと基準タイミ
ングの位相差を取込み、その値を記憶する。これによ
り、データに空情報が挿入されない。In the fourth aspect of the present invention, the control means instructs the phase holding circuit to reset the phase upon receipt of the fault notification from the phase comparison circuit. When the phase holding circuit receives the phase reset instruction, it takes in the phase difference between the write timing and the reference timing from the phase monitoring circuit and stores the value. As a result, no blank information is inserted in the data.
【0033】第5の本発明は、送信側に対して、受信側
から読出タイミングを送出してもらい、この読出タイミ
ングと基準タイミングを位相監視回路が取込み、第2の
メモリ(時間スイッチ内のSPM ) が吸収すべき位相量(
上記の様に、例えば、16ビットである) を計算して、入
力フレームを設定して時間スイッチに送る。According to a fifth aspect of the present invention, the receiving side sends the read timing to the transmitting side, and the phase monitoring circuit fetches the read timing and the reference timing, and the second memory (SPM in the time switch). ) Is the amount of phase that should be absorbed (
As above, calculate (for example, 16 bits), set the input frame and send it to the time switch.
【0034】位相監視回路は基準タイミングと設定した
入力フレームの位相差情報(16 ビット遅れていると云う
情報) を制御手段に送出する。そこで、制御手段は送ら
れてきた情報を基に、時間スイッチで16ビットの位相量
が吸収できる様にアドレス変換して第2のメモリの読出
制御を行なう。The phase monitoring circuit sends the phase difference information (that is, 16-bit delay) of the input frame set as the reference timing to the control means. Therefore, the control means performs address conversion on the basis of the sent information so that the time switch can absorb the 16-bit phase amount and controls the reading of the second memory.
【0035】つまり、従来は第1のメモリで書込タイミ
ングと読出タイミングの位相差の全部を吸収していた
が、上記の様に、第1〜第5の本発明では吸収すべき位
相量を第1のメモリと第2のメモリで分担して処理させ
るが、第1のメモリに対しては位相吸収量の減少に伴っ
て回路規模も小さくなる。In other words, conventionally, the first memory absorbs the entire phase difference between the write timing and the read timing, but as described above, in the first to fifth inventions, the phase amount to be absorbed is set. Although the first memory and the second memory share the processing, the circuit scale of the first memory also decreases as the amount of phase absorption decreases.
【0036】第6の本発明は、書込タイミングと読出タ
イミングを位相比較回路により位相の比較を行なう。こ
の時、第1のメモリのメモリサイズの拡張が必要な時
は、内蔵するテーブルを利用して、適切なメモリサイズ
を決定し、タイミング生成回路にその情報を送出する。According to a sixth aspect of the present invention, the phase comparison circuit compares the write timing and the read timing with each other. At this time, when it is necessary to expand the memory size of the first memory, an internal table is used to determine an appropriate memory size and the information is sent to the timing generation circuit.
【0037】タイミング生成回路は、読出タイミングに
よりメモリサイズ指示信号を生成して第1のメモリに送
出する。第1のメモリはアドレス0にアクセスする際、
この指示信号により書込/読出アドレスを拡張するの
で、瞬断なくメモリサイズを増減できる。The timing generation circuit generates a memory size instruction signal at the read timing and sends it to the first memory. When the first memory accesses address 0,
Since the write / read address is expanded by this instruction signal, the memory size can be increased or decreased without instantaneous interruption.
【0038】[0038]
【実施例】図1は第1,第2の本発明の実施例の要部構
成図、図2は図1の動作説明図、図3は第2の本発明の
別の実施例の要部構成図、図4は第3の本発明の実施例
の要部構成図、図5は第4の本発明の実施例の要部構成
図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing the essential parts of the first and second embodiments of the present invention, FIG. 2 is an explanatory view of the operation of FIG. 1, and FIG. 3 is a essential part of another embodiment of the second present invention. FIG. 4 is a configuration diagram of a main part of the third embodiment of the present invention, and FIG. 5 is a configuration diagram of a main part of the fourth embodiment of the present invention.
【0039】図6は第5の本発明の実施例の要部構成
図、図7は図6の動作説明図、図8は第5の本発明の別
の実施例の要部構成図、図9は第6の本発明の実施例の
要部構成図、図10は図9の動作説明図である。FIG. 6 is a schematic view of the essential parts of the fifth embodiment of the present invention, FIG. 7 is an explanatory view of the operation of FIG. 6, and FIG. 8 is a schematic view of the essential parts of another embodiment of the fifth present invention. 9 is a configuration diagram of a main part of the sixth embodiment of the present invention, and FIG. 10 is an operation explanatory diagram of FIG.
【0040】ここで、全図を通じて同一符号は同一対象
物を示す。また、請求項中の第1のメモリ、第2のメモ
リは図1、図3〜図6、図8中のESM, SPMに、制御手段
は上位装置とSCM に、基準タイミングは基準フレームに
それぞれ対応する。Here, the same reference numerals denote the same objects throughout the drawings. Further, the first memory and the second memory in the claims are the ESM and SPM in FIGS. 1, 3 to 6 and 8, the control means is the host device and the SCM, and the reference timing is the reference frame. Correspond.
【0041】以下、書込タイミングと基準フレームとの
位相差は従来例と同様に20ビットとして、図1〜図10を
説明する。なお、図中のESM はエラスティック・ストア
・メモリ、SPM は通話路メモリ、SCM は通話路制御メモ
リをそれぞれ示すが、下記の説明では略字を使用する。The phase difference between the write timing and the reference frame is assumed to be 20 bits as in the conventional example, and FIGS. 1 to 10 will be described below. In the figure, ESM is an elastic store memory, SPM is a speech path memory, and SCM is a speech path control memory. In the following description, abbreviations are used.
【0042】先ず、図1は時間スイッチ13の入力側で位
相を吸収する場合の構成で、図中の送信装置11からデー
タと書込タイミング( データの先頭を示すタイミングパ
ルス) と図示しない送信側クロックが受信側に入力する
と、受信側は書込タイミングを用いて入力データをESM
12に書き込む。First, FIG. 1 shows a configuration in which a phase is absorbed at the input side of the time switch 13. Data and write timing (timing pulse indicating the beginning of data) from the transmitter 11 in the figure and a transmitter not shown When the clock is input to the receiving side, the receiving side uses the write timing to transfer the input data to the ESM.
Write to 12.
【0043】一方、位相監視回路2aの中の位相比較部分
21a は、基準フレームと書込タイミングの位相を比較
し、比較結果を位相吸収量計算部分22a に送出する。位
相吸収量計算部分22a は、印加した比較結果から書込タ
イミングが基準フレームより20ビット進んでいると判断
し、上記の位相量分担式を用いて読出タイミング生成部
分23a にはESM が吸収すべき位相量は4ビットであると
云う情報、上位装置15には書込タイミングが基準フレー
ムより16ビット進んでいると云う位相差情報をそれぞれ
送出する(図2参照)。On the other hand, the phase comparison part in the phase monitoring circuit 2a
21a compares the phase of the write timing with the reference frame and sends the comparison result to the phase absorption amount calculation part 22a. The phase absorption amount calculation part 22a judges that the write timing is advanced by 20 bits from the reference frame based on the applied comparison result, and the ESM should be absorbed in the read timing generation part 23a by using the above phase amount sharing formula. The information that the phase amount is 4 bits and the phase difference information that the writing timing is 16 bits ahead of the reference frame are sent to the host device 15 (see FIG. 2).
【0044】そこで、読出タイミング生成部分23a は情
報に対応する読出タイミングを生成してESM 12に送出す
るので、ESM 12から書込タイミングに対して4ビット遅
れたデータが読み出されて時間スイッチ13の中の通話路
メモリ(SPM) に印加する。Therefore, the read timing generation portion 23a generates the read timing corresponding to the information and sends it to the ESM 12, so that data delayed by 4 bits from the write timing is read from the ESM 12 and the time switch 13 is read. Apply to the channel memory (SPM) in the.
【0045】一方、上位装置15は、送られてきた位相差
情報を基にSPM で16ビットの位相量が吸収できる様にア
ドレス変換を行なって通話路制御メモリ(SCM) に送出す
るので、SCM はこの情報によりタイムスロットのズレを
吸収するSPM 制御を行なって時間スイッチからデータを
読み出す。On the other hand, the host device 15 performs address conversion based on the sent phase difference information so that the SPM can absorb the 16-bit phase amount and sends it to the speech path control memory (SCM). By this information, SPM control that absorbs the deviation of the time slot is performed and the data is read from the time switch.
【0046】これにより、時間スイッチが送出する出力
データはフレームの先頭が一致し、遅延はなくなる。な
お、このフレームは、印加した基準フレームを用いて時
間スイッチが生成したものである。As a result, the heads of the frames of the output data sent by the time switch coincide, and the delay is eliminated. It should be noted that this frame was generated by the time switch using the applied reference frame.
【0047】図3は時間スイッチ13の出力側で位相を吸
収する制御を行なう場合で、構成は図1とほぼ同一であ
るが接続が多少異なっている。例えば、基準フレームは
位相監視回路2aのみに送り、時間スイッチ13へのフレー
ムはESM の出力データの先頭を示す信号をフレームとし
て送る。また、位相吸収量計算部分の出力をクロック供
給回路14にも送るなどである。FIG. 3 shows a case in which the output side of the time switch 13 is controlled to absorb the phase. The configuration is almost the same as that in FIG. 1, but the connection is slightly different. For example, the reference frame is sent only to the phase monitoring circuit 2a, and the frame to the time switch 13 is sent as a frame a signal indicating the head of the ESM output data. Further, the output of the phase absorption amount calculation portion is also sent to the clock supply circuit 14.
【0048】さて、図3の動作説明をするが、図1で詳
細説明した部分については概略説明する。位相監視回路
2aは、上記と同様に、入力した書込タイミングと基準フ
レームから、ESM が吸収すべき位相量を4ビットと計算
して読出タイミングを設定してESM に送出する。Now, the operation of FIG. 3 will be described, but the parts described in detail in FIG. 1 will be briefly described. Phase monitor circuit
Similarly to the above, 2a calculates the phase amount to be absorbed by the ESM as 4 bits from the input write timing and the reference frame, sets the read timing, and sends it to the ESM.
【0049】そこで、ESM 12に書込タイミングを用いて
書き込まれたデータは、位相監視回路からの読出タイミ
ング( 書込タイミングよりも4ビット遅れている)によ
り読み出されて時間スイッチ内のSPM に加えられる。な
お、フレームもESM から時間スイッチに加えられるが、
フレームと先頭データは時間的に一致している。Therefore, the data written to the ESM 12 at the write timing is read at the read timing from the phase monitoring circuit (four bits behind the write timing) and written to the SPM in the time switch. Added. The frame is also added from the ESM to the time switch,
The frame and the head data temporally match each other.
【0050】また、位相監視回路2aは、ESM の出力デー
タが基準フレームに対して16ビット進んでいると云う情
報を、上位装置15とクロック供給回路14に送るので、上
位装置は送られた情報を基に時間スイッチ13で16ビット
遅れて読み出す読出命令( 即ち、16ビットが吸収できる
様に変換した読出アドレス) をSCM に送る。Further, the phase monitor circuit 2a sends the information that the output data of the ESM is 16 bits ahead of the reference frame to the host device 15 and the clock supply circuit 14, so that the host device sends the sent information. Based on, the time switch 13 sends a read command to read with a delay of 16 bits (that is, a read address converted so that 16 bits can be absorbed) to the SCM.
【0051】そこで、SCM はこの命令に従ってSPM の読
出制御を行なうので、時間スイッチ13の出力データは基
準フレーム対して16ビット遅れたものとなる。一方、ク
ロック供給回路は16ビット遅れたパルスをフレームとし
て送出するので、時間スイッチの出力データとフレーム
が一致したものが外部に送出される。Therefore, the SCM controls the reading of the SPM in accordance with this instruction, so that the output data of the time switch 13 is delayed by 16 bits with respect to the reference frame. On the other hand, the clock supply circuit sends a pulse delayed by 16 bits as a frame, so that the data whose frame coincides with the output data of the time switch is sent to the outside.
【0052】図4は、図1に示す構成に位相比較回路4
a、位相保持回路3、セレクタSEL を設けたもので、位
相監視回路2aは入力した書込タイミングと基準フレーム
の位相を比較して比較結果を位相差比較部分41a に加え
る。一方、位相保持回路3は保持している比較結果( 保
持比較結果と云う) を位相比較部分41a に加える。な
お、通常、セレクタSEL はESM 側を選択している。FIG. 4 shows a phase comparison circuit 4 having the same structure as that shown in FIG.
The phase monitor circuit 2a compares the input write timing with the phase of the reference frame and adds the comparison result to the phase difference comparison portion 41a. On the other hand, the phase holding circuit 3 adds the held comparison result (called a holding comparison result) to the phase comparison part 41a. The selector SEL normally selects the ESM side.
【0053】位相差比較部分41a は、保持比較結果と比
較結果の値を比較し、比較値が許容範囲内であればセレ
クタSEL への駆動信号を送出しないのでESM の出力デー
タはセレクタを介して時間スイッチに印加する。The phase difference comparing portion 41a compares the values of the holding comparison result and the comparison result, and if the comparison value is within the allowable range, it does not send the drive signal to the selector SEL, so the output data of the ESM is sent through the selector. Apply to time switch.
【0054】しかし、比較値が許容範囲外であれば、位
相差比較部分41a が障害通知を空情報送出部分43a と障
害情報送出部分42a を介して上位装置に送出するので、
空情報送出部分は駆動信号を送出してセレクタSEL を位
相比較回路側に切り替えて、障害と判定したフレームの
データに空情報を挿入して時間スイッチに送出する。However, if the comparison value is out of the allowable range, the phase difference comparison part 41a sends a failure notification to the higher-level device via the null information sending part 43a and the failure information sending part 42a.
The null information sending portion sends a drive signal to switch the selector SEL to the phase comparison circuit side, inserts null information into the data of the frame judged to be faulty, and sends it to the time switch.
【0055】一方、上位装置は、フレーム中に挿入した
空情報がSPM から読み出されて出力データとして送出さ
れない様に制御信号をSCM に送出する。これにより、通
話している人に雑音が送られない。On the other hand, the host device sends a control signal to the SCM so that the null information inserted in the frame is not read from the SPM and sent as output data. This ensures that no noise is sent to the person talking.
【0056】図5は、上位装置15と位相保持回路3との
間にバスを設ける。上位装置は、位相比較回路4aからの
障害通知が印加した時、バスを介して位相保持回路3の
中の位相差保持部分31に位相再設定指示を行なう。In FIG. 5, a bus is provided between the host device 15 and the phase holding circuit 3. When the fault notification from the phase comparison circuit 4a is applied, the host device issues a phase reset instruction to the phase difference holding portion 31 in the phase holding circuit 3 via the bus.
【0057】位相差保持部分31は位相再設定指示を受信
すると、位相監視回路2aから現時点の書込タイミングと
基準フレームの位相差を取込み、今までの保持比較結果
の更新を行なう。これにより、現位相差送出部分32から
更新された保持比較結果を位相比較回路に送出するの
で、比較値が許容範囲内となってデータ中に空情報が挿
入されず、上記の様な通話断は発生しない。Upon receipt of the phase reset instruction, the phase difference holding portion 31 fetches the phase difference between the current writing timing and the reference frame from the phase monitoring circuit 2a and updates the holding comparison result so far. As a result, the updated holding comparison result is sent from the current phase difference sending part 32 to the phase comparison circuit, so that the comparison value is within the allowable range and empty information is not inserted in the data, and the call disconnection as described above occurs. Does not occur.
【0058】図6は送信側装置の時間スイッチ13から出
力されたデータを受信側のESM 12に格納し、読み出す場
合で、時間スイッチの入力側で位相を吸収する方法であ
る。図6において、前段からのデータが時間スイッチ内
のSPM に印加する。FIG. 6 shows a method of absorbing the phase at the input side of the time switch when the data output from the time switch 13 of the transmission side device is stored in the ESM 12 at the reception side and read out. In FIG. 6, the data from the previous stage is applied to the SPM in the time switch.
【0059】一方、位相監視回路2bの中の位相差比較部
分21b は、送信側クロック供給回路14b からの基準フレ
ームと、受信側クロック供給回路14a からの読出タイミ
ングが印加した時、これらの位相を比較して、例えば、
位相差が20ビットの比較結果を吸収量算出部分22b に送
出する。On the other hand, the phase difference comparison portion 21b in the phase monitor circuit 2b compares the reference frame from the transmission side clock supply circuit 14b and the read timing from the reception side clock supply circuit 14a when these phases are applied. In comparison, for example,
The comparison result with a phase difference of 20 bits is sent to the absorption amount calculation part 22b.
【0060】吸収量算出部分22b は、上記と同様に時間
スイッチでの位相吸収量が16ビットと算出して入力フレ
ーム生成部分23b と上位装置15に送出する。入力フレー
ム生成部分23b は、基準フレーム( データの先頭を示す
パルス) に対して16ビット遅れたパルスをフレームとし
て時間スイッチ13に送出する。また、上位装置は送られ
てきた情報を用いて、時間スイッチで16ビット遅れて読
み出す読出命令(16 ビットの位相量が吸収できる様に変
換した読出アドレス) を時間スイッチ内のSCM に送出す
る( 図6参照)。Similarly to the above, the absorption amount calculation part 22b calculates the phase absorption amount in the time switch to be 16 bits and sends it to the input frame generation part 23b and the host device 15. The input frame generation part 23b sends a pulse delayed by 16 bits to the reference frame (pulse indicating the beginning of data) to the time switch 13 as a frame. The host device also uses the information sent to send a read command (read address converted so that the 16-bit phase amount can be absorbed) to be read 16 bits behind the time switch to the SCM in the time switch ( (See FIG. 6).
【0061】そこで、SCM は入力した読出命令に従って
SPMからデータを読み出して出力データとして受信側に
送出する。この時、出力データの先頭に合わせたパルス
も書込タイミングとして同様に受信側に送出する。Then, the SCM follows the input read command.
The data is read from the SPM and sent as output data to the receiving side. At this time, the pulse matched with the head of the output data is also sent to the receiving side as the write timing.
【0062】受信側では、送信側から送られた書込クロ
ック( 図示せず) と書込タイミングを用いてデータをES
M 12に書き込む。そして、受信側クロック供給回路14a
からの読出タイミング(入力した書き込みタイミングに
対して4ビット遅れている)を用いて、ESM 12に書き込
まれたデータを読み出すが、読み出されたデータは更に
4ビット遅れたデータである。On the receiving side, the data is ESed using the write clock (not shown) and the write timing sent from the transmitting side.
Write to M 12. Then, the receiving side clock supply circuit 14a
The data written in the ESM 12 is read using the read timing from (4 bits behind the input write timing), and the read data is data delayed by 4 more bits.
【0063】なお、ESM 12から送出されるフレームは、
読出タイミングを用いてESM で生成したものである。図
8は図6の構成とほぼ同一であるが、接続が多少異なっ
ている。例えば、基準フレームが位相監視回路2cと時間
スイッチ13に加えられ、受信側の書込タイミングは位相
監視回路で生成されたものを使用する。なお、基準フレ
ームは時間スイッチに印加するデータの先頭と一致して
いる。The frame transmitted from the ESM 12 is
It is generated by ESM using the read timing. 8 is almost the same as the configuration of FIG. 6, but the connection is slightly different. For example, the reference frame is added to the phase monitoring circuit 2c and the time switch 13, and the writing timing on the receiving side uses the one generated by the phase monitoring circuit. The reference frame coincides with the beginning of the data applied to the time switch.
【0064】さて、送信側装置の位相監視回路2cは、受
信側装置内のクロック供給回路14bからの読出タイミン
グと自装置内のクロック供給回路14a からの基準フレー
ムが印加すると内部の位相差比較部分21c で位相差を比
較し、吸収量算出部分22c で比較結果を用いて時間スイ
ッチ13が吸収すべき位相量( 上記と同様に16ビット)を
算出して上位装置( 例えば、プロセッサ等) 15に送る。Now, the phase monitor circuit 2c of the transmitting side device is arranged to receive the read timing from the clock supplying circuit 14b in the receiving side device and the reference frame from the clock supplying circuit 14a in the own device to apply the internal phase difference comparison part. 21c compares the phase difference, and the absorption amount calculation part 22c uses the comparison result to calculate the phase amount that should be absorbed by the time switch 13 (16 bits in the same manner as above), and the upper device (e.g., processor) 15 send.
【0065】上位装置15は、送られてきた情報を用いて
時間スイッチで16ビット遅れて読み出す読出命令を時間
スイッチ内のSCM に送る。そこで、SCM はこの読出命令
に従ってSPM からデータを読み出し、出力データとして
受信側装置に送出する。The host device 15 sends a read command to the SCM in the time switch by using the sent information to read the time switch with a 16-bit delay. Therefore, the SCM reads the data from the SPM according to this read command and sends it as output data to the receiving side device.
【0066】この時、時間スイッチが送出する出力フレ
ーム( 図示せず) は出力データの先頭と16ビットずれて
いる。そこで、この出力フレームは使用せず、位相監視
回路内の書込タイミング生成部分で、出力データの先頭
と一致する様に生成した書込タイミングを出力データと
共に受信側装置に送出する。At this time, the output frame (not shown) sent by the time switch is shifted by 16 bits from the head of the output data. Therefore, this output frame is not used, and the write timing generated in the write timing generation part in the phase monitoring circuit is sent to the receiving side device together with the output data, so that the write timing is generated.
【0067】受信側装置では、上記と同様に、ESM で吸
収すべき残りの位相量4ビットをESM で吸収して外部に
送出する。図9において、図中のESM 12のメモリサイズ
は8ビット以上あるが、送信装置1のみを使用する際に
はESM のメモリサイズを8ビットに設定してあるとす
る。また、図10中の細い右矢は書込/ 読出実行前を示
し、太い右矢は書込/ 読出実行後を示す。In the receiving side device, as in the above, the remaining phase amount of 4 bits to be absorbed by the ESM is absorbed by the ESM and sent out to the outside. In FIG. 9, the memory size of the ESM 12 in the figure is 8 bits or more, but when only the transmitter 1 is used, the memory size of the ESM is set to 8 bits. Further, the thin right arrow in FIG. 10 indicates before writing / reading is executed, and the thick right arrow indicates after writing / reading is executed.
【0068】さて、図9の位相比較回路内の位相比較部
分41b は、クロック供給装置14からの読出タイミングと
送信装置1 からの書込タイミングの位相を比較して比較
結果を位相差識別部分43b に送出する。ここで、図10
(a) の増設前( 送信装置1のみ) の場合、書込アドレス
は7ビットまで実行されたのに対し、読出アドレスは2
ビットまで実行されているので、アドレスの差(比較結
果)は5ビットとなる。Now, the phase comparison part 41b in the phase comparison circuit of FIG. 9 compares the read timing from the clock supply device 14 and the write timing from the transmission device 1 and outputs the comparison result to the phase difference identification part 43b. Send to. Where Figure 10
In the case of (a) before expansion (transmitter 1 only), the write address was executed up to 7 bits, while the read address was 2 bits.
Since up to bits have been executed, the address difference (comparison result) is 5 bits.
【0069】位相差識別部分43b は、位相差保持部分42
b からの許容位相差(例えば、8ビット)も加えられて
いるので比較結果と許容位相差を比較する。そして、比
較結果が許容範囲内に入っているので識別結果をタイミ
ング生成回路5の中の位相差比較結果識別部分52に送出
しない。The phase difference identifying portion 43b is the phase difference holding portion 42.
Since the allowable phase difference (for example, 8 bits) from b is also added, the comparison result is compared with the allowable phase difference. Since the comparison result is within the allowable range, the identification result is not sent to the phase difference comparison result identifying portion 52 in the timing generation circuit 5.
【0070】そこで、この生成回路から書込側切替タイ
ミング及び読出側切替タイミングがESM に送出されず、
ESM のメモリサイズの切替えは行なわれない( メモリサ
イズは8ビットのままである)。Therefore, the writing side switching timing and the reading side switching timing are not sent from the generating circuit to the ESM,
The ESM memory size is not switched (memory size remains 8 bits).
【0071】つまり、実行後の書込アドレスと読出アド
レスの差が5ビットの時は8ビットの許容範囲内にある
ので、メモリサイズの切替えは行なわれない。次に、送
信装置2の増設時、位相比較部分41b はクロック供給装
置14からの読出タイミングと送信装置2 からの書込タイ
ミングの位相を比較して、位相差を位相差識別部分43b
に送出する。例えば、図10(b) の場合は書込アドレスと
読出アドレスの差が11ビットとなる。That is, when the difference between the write address and the read address after execution is 5 bits, it is within the allowable range of 8 bits, so that the memory size is not switched. Next, when the transmitter 2 is added, the phase comparison part 41b compares the phase of the read timing from the clock supply device 14 and the phase of the write timing from the transmitter 2 to determine the phase difference.
Send to. For example, in the case of FIG. 10 (b), the difference between the write address and the read address is 11 bits.
【0072】位相差識別部分43b は、上記と同様に位相
差保持部分42b からの許容位相差8ビットと比較結果11
ビットを比較して、比較結果が許容範囲外にあることを
認識して識別結果をタイミング生成回路5の中の位相差
比較結果識別部分52に送出する。The phase difference identifying portion 43b has the allowable phase difference of 8 bits from the phase difference holding portion 42b and the comparison result 11 as described above.
The bits are compared, and it is recognized that the comparison result is out of the allowable range, and the identification result is sent to the phase difference comparison result identification portion 52 in the timing generation circuit 5.
【0073】位相差比較結果識別部分52は、差分が11ビ
ットであることを識別してESM のメモリサイズを16ビッ
トに設定する指令を書込/ 読出アドレス切替タイミング
生成部分51に送出する。The phase difference comparison result identifying part 52 sends a command to the write / read address switching timing generating part 51 to identify that the difference is 11 bits and set the memory size of the ESM to 16 bits.
【0074】この切替タイミング生成部分51は、様々な
差分に対応する適切なメモリサイズのテーブル(図示せ
ず)を持っているので、これを参照して書込/ 読出タイ
ミングが入力した時(0番地にデータの書込/読出を行
なう時)、 ESMのメモリサイズを8ビットから16ビット
に切り替える書込側切替タイミング/読出側切替タイミ
ングを送出する。Since the switching timing generation section 51 has a table (not shown) having an appropriate memory size corresponding to various differences, it is referred to when the write / read timing is input (0 When writing / reading data to / from an address), send the write-side switching timing / read-side switching timing that switches the ESM memory size from 8 bits to 16 bits.
【0075】これにより、、ESM のメモリサイズを瞬断
なく16ビットに切り替えてESM の拡張が行える( 図10
(c)参照) 。なお、メモリサイズを縮小する場合も上記
と同様である。As a result, the memory size of the ESM can be switched to 16 bits without interruption and the ESM can be expanded (see FIG. 10).
(See (c)). The same applies when reducing the memory size.
【0076】つまり、ESM のメモリサイズを小さく抑
え、ハード量の削減及びオンライン中に他の回線に影響
を与えることなく回線増設が可能である。That is, it is possible to reduce the memory size of the ESM, reduce the amount of hardware, and add lines without affecting other lines while online.
【0077】[0077]
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小を図ることができると云う効果があ
る。また、オンライン中に他の回線に影響を与えること
なく回線増設が可能である。As described in detail above, according to the present invention, there is an effect that the circuit scale can be reduced. In addition, it is possible to add lines without affecting other lines while online.
【図1】第1、第2の本発明の実施例の要部構成図であ
る。FIG. 1 is a main part configuration diagram of an embodiment of first and second aspects of the present invention.
【図2】図1の動作説明図である。FIG. 2 is an operation explanatory diagram of FIG. 1;
【図3】第2の本発明の別の実施例の要部構成図であ
る。FIG. 3 is a main part configuration diagram of another embodiment of the second invention.
【図4】第3の本発明の実施例の要部構成図である。FIG. 4 is a configuration diagram of a main part of the third embodiment of the present invention.
【図5】第4の本発明の実施例の要部構成図である。FIG. 5 is a configuration diagram of main parts of an embodiment of the fourth present invention.
【図6】第5の本発明の実施例の要部構成図である。FIG. 6 is a main part configuration diagram of a fifth embodiment of the present invention.
【図7】図6の動作説明図である。FIG. 7 is an operation explanatory diagram of FIG. 6;
【図8】第5の本発明の別の実施例の要部構成図であ
る。FIG. 8 is a configuration diagram of a main part of another embodiment of the fifth invention.
【図9】第6の本発明の実施例の要部構成図である。FIG. 9 is a main part configuration diagram of a sixth embodiment of the present invention.
【図10】図9の動作説明図である。10 is an explanatory diagram of the operation of FIG.
【図11】従来例の要部構成図である。FIG. 11 is a main part configuration diagram of a conventional example.
【図12】図11の動作説明図である。12 is an explanatory diagram of the operation of FIG.
2a, 2b, 2c 位相監視回路 3 位相保持
回路 4a 位相比較回路 5 タイミン
グ生成回路 11 送信装置 12 ESM 13 時間スイッチ 14 クロック
供給回路 15 上位装置2a, 2b, 2c Phase monitoring circuit 3 Phase holding circuit 4a Phase comparison circuit 5 Timing generation circuit 11 Transmitter 12 ESM 13 Time switch 14 Clock supply circuit 15 Host device
フロントページの続き (72)発明者 田近 信治 神奈川県横浜市港北区新横浜3丁目9番18 号 富士通コミュニケーション・システム ズ株式会社内 (72)発明者 浅田 裕 神奈川県横浜市港北区新横浜3丁目9番18 号 富士通コミュニケーション・システム ズ株式会社内 (72)発明者 藤居 淳一 神奈川県横浜市港北区新横浜3丁目9番18 号 富士通コミュニケーション・システム ズ株式会社内Front page continuation (72) Inventor Shinji Tajika 3-9-18 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa Fujitsu Communication Systems Ltd. (72) Yutaka Asada 3-9 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa No. 18 Fujitsu Communication Systems Limited (72) Inventor Junichi Fujii 3-9-18 Shin-Yokohama, Kohoku Ward, Yokohama City, Kanagawa Prefecture Fujitsu Communication Systems Limited
Claims (6)
れぞれ対応する線路を介して送受信され、受信側に、基
準フレームを生成して供給する受信側クロック供給回
路、第1のメモリ、該第1のメモリから読み出されたデ
ータが書き込まれる第2のメモリ及び制御手段を設けた
ディジタル通信装置において、 送信側で生成した書込タイミングと該基準タイミングの
位相を比較して得られた位相差を、タイムスロット単位
の位相差と剰余の位相差に分割し、該第1のメモリが剰
余の位相差を、該第2のメモリがタイムスロット単位の
位相差をそれそれ分担して吸収する様にしたことを特徴
とする位相差吸収方法。1. A reception side clock supply circuit, a first memory, and a first memory, wherein clocks, data, and write timings are transmitted and received through corresponding lines, and a reference frame is generated and supplied to a reception side. In the digital communication device provided with the second memory to which the data read from the memory is written and the control means, the phase difference obtained by comparing the phase of the write timing generated on the transmission side with the phase of the reference timing is The phase difference is divided into a time slot unit phase difference and a remainder phase difference, and the first memory absorbs the phase difference in the remainder and the second memory absorbs the phase difference in the time slot unit. A phase difference absorption method characterized by the above.
イミングの位相とを比較して得られた位相差を、タイム
スロット単位の位相差と剰余の位相差に分割して送出す
る位相比較・吸収量計算部分と、読出タイミング生成部
分とからなる第1の位相監視回路を設け、 該読出タイミング生成部分は、入力する剰余の位相差が
吸収できる様な読出タイミングを生成して該第1のメモ
リに送出し、該制御部分は入力するタイムスロット単位
の位相差が吸収できる様に該第2のメモリの読出制御を
行なう構成にしたことを特徴とするディジタル通信装
置。2. In the digital communication device, the phase difference obtained by comparing the write timing generated on the transmission side and the phase of the reference timing on the receiving side is calculated as a phase difference for each time slot and a remainder. A first phase monitoring circuit including a phase comparison / absorption amount calculation portion for dividing and transmitting the phase difference and a read timing generation portion is provided, and the read timing generation portion can absorb the residual phase difference input. A read timing of the second memory is generated so as to be transmitted to the first memory, and the control portion controls the read of the second memory so that the phase difference of the input time slot unit can be absorbed. Digital communication equipment.
差を保持する位相保持回路と、該位相保持回路が保持し
ている位相差と上記位相監視回路が出力する位相差とを
比較し、比較結果が許容範囲外であることを検出した
時、上記制御手段に障害通知を送出すると共に、障害通
知が送出されたフレームに空情報を挿入する位相比較回
路とを設けたことを特徴とする請求項2のディジタル通
信装置。3. In the digital communication device, the phase monitoring circuit, a phase holding circuit that holds the phase difference detected by the phase monitoring circuit, the phase difference held by the phase holding circuit, and the phase monitoring circuit. When the comparison result is out of the allowable range, it sends a failure notification to the control means and also inserts null information into the frame where the failure notification is sent. 3. The digital communication device according to claim 2, further comprising a circuit.
る線路を設け、 上記制御手段は障害通知を検出した時、該線路を介して
上記位相保持回路に位相再設定指示を送出し、上記位相
保持回路は保持している位相差を上記位相監視回路が送
出した位相差に更新する構成にしたことを特徴とする請
求項3のディジタル通信装置。4. A line connecting the phase holding circuit and the control means is provided, and when the control means detects a failure notification, it sends a phase reset instruction to the phase holding circuit via the line, 4. The digital communication device according to claim 3, wherein the phase holding circuit updates the held phase difference to the phase difference sent by the phase monitoring circuit.
れぞれ対応する線路を介して送受信する際、 送信側に、第2のメモリ、制御手段、基準タイミングを
生成して供給する送信側クロック供給回路、該基準タイ
ミングと受信側より送出された読出タイミングの位相を
比較して得られた位相差のうち、タイムスロット単位の
位相差を送出する位相比較・吸収量計算部分を有する第
2の位相監視回路を、 受信側に、該第2のメモリから読み出されたデータが書
き込まれ、読み出される第1のメモリ、該読出タイミン
グを生成して供給する受信側クロック供給回路をそれぞ
れ設け、 該制御部分は入力するタイムスロット単位の位相差が吸
収できる様に第2のメモリの読出制御を行ない、受信側
は該読出タイミングで残りの位相差を吸収する構成にし
たことを特徴とするディジタル通信装置。5. A transmission side clock supply circuit for generating and supplying a second memory, control means, and reference timing to a transmission side when transmitting and receiving via lines corresponding to clock, data, and write timing, A second phase monitoring circuit having a phase comparison / absorption amount calculation part for transmitting the phase difference in time slot units among the phase differences obtained by comparing the phases of the reference timing and the read timing transmitted from the receiving side. The receiving side is provided with a first memory to which the data read from the second memory is written and read, and a receiving side clock supply circuit that generates and supplies the read timing, and the control unit The reading control of the second memory is performed so that the phase difference in the input time slot unit can be absorbed, and the receiving side is configured to absorb the remaining phase difference at the read timing. A digital communication device characterized by the above.
れぞれ対応する線路を介して送受信され、受信側に、読
出タイミングとクロックを生成して供給するクロック供
給回路を有するディジタル通信装置において、 3種類の線路からなる回線を複数、収容できるメモリサ
イズを有する第1のメモリと、入力した書込タイミング
と読出タイミングの位相を比較して得た位相比較結果が
保持している許容位相差範囲内か否かを識別し、該許容
位相差範囲外であれば識別結果を送出する位相比較回路
と、 該識別結果が印加した時、許容位相差範囲からのズレを
検出して内蔵のテーブルを用いて適切なメモリサイズを
決定し、該書込タイミングと読出タイミングを用いて書
込側切り換えタイミングと読出側切り換えタイミングを
生成して該第1のメモリに送出するタイミング生成回路
とを設け、 該第1のメモリは、書込側切り換えタイミング、読出側
切り換えタイミングが印加した時、書込アドレス、読出
アドレスを拡張または縮小して決定されたメモリサイズ
に切り換える構成にしたことを特徴とするディジタル通
信装置。6. A digital communication device having a clock supply circuit for transmitting and receiving clock, data, and write timing through corresponding lines, and having a clock supply circuit for generating and supplying read timing and clock on the receiving side. Whether or not the phase comparison result obtained by comparing the phases of the input write timing and the read timing with the first memory having a memory size capable of accommodating a plurality of lines made of lines is within the allowable phase difference range And a phase comparison circuit that sends out an identification result if it is outside the permissible phase difference range, and when the discrimination result is applied, a deviation from the permissible phase difference range is detected and an appropriate built-in table is used. Memory size is determined, and the write side switching timing and the read side switching timing are generated using the write timing and the read timing to generate the first memo. And a timing generation circuit for transmitting the same to the first memory. When the write side switching timing and the read side switching timing are applied, the first memory has a memory size determined by expanding or reducing the write address and the read address. A digital communication device having a switching configuration.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28537494A JPH08149100A (en) | 1994-11-18 | 1994-11-18 | Phase difference absorbing method and digital communication equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28537494A JPH08149100A (en) | 1994-11-18 | 1994-11-18 | Phase difference absorbing method and digital communication equipment |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08149100A true JPH08149100A (en) | 1996-06-07 |
Family
ID=17690727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28537494A Withdrawn JPH08149100A (en) | 1994-11-18 | 1994-11-18 | Phase difference absorbing method and digital communication equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08149100A (en) |
-
1994
- 1994-11-18 JP JP28537494A patent/JPH08149100A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5452443A (en) | Multi-processor system with fault detection | |
KR19990050357A (en) | Simultaneous write redundancy by memory bus expansion in tightly coupled fault-tolerant systems | |
KR20110056124A (en) | Memory controller, memory device and memory system capable of reducing a power consumption | |
US7694176B2 (en) | Fault-tolerant computer and method of controlling same | |
US6438143B1 (en) | Image packet communications system | |
JPH08149100A (en) | Phase difference absorbing method and digital communication equipment | |
US20020174282A1 (en) | Multiprocessor system | |
US6418116B1 (en) | Transmission system having an uninterrupted switchover function for a plurality of lines | |
JP2894435B2 (en) | Phase adjustment circuit of non-stop switching system | |
JP4423402B2 (en) | Redundant transmission device | |
JPH10257034A (en) | Unit for switching without short break | |
JP2773761B2 (en) | Transmission line non-stop switching method | |
KR100439148B1 (en) | Frame Synchronous Signal Output Apparatus And Method In Multi System | |
JP2581449B2 (en) | Instantaneous interruption switching method | |
JPH04156022A (en) | Frame phase synchronizing circuit | |
JP2793456B2 (en) | Transmission line switching method | |
JP2000013346A (en) | Uninterruptible switch circuit and method therefor | |
JP2746203B2 (en) | Transmission path non-stop switching system and method | |
KR970004890B1 (en) | Circuit for preventing slip in light data link apparatus | |
JP2701741B2 (en) | Redundant / single switching mode | |
JP2900878B2 (en) | Cell buffer control method | |
JPH09311811A (en) | Bidirectional access circuit for single port ram | |
JP3040316B2 (en) | Termination circuit of redundant transmission line | |
JP3388335B2 (en) | Multi-frame phase matching circuit | |
JPH10294722A (en) | Transmission line changeover system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |