JPH08140009A - ディスプレイ装置 - Google Patents
ディスプレイ装置Info
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- JPH08140009A JPH08140009A JP6297929A JP29792994A JPH08140009A JP H08140009 A JPH08140009 A JP H08140009A JP 6297929 A JP6297929 A JP 6297929A JP 29792994 A JP29792994 A JP 29792994A JP H08140009 A JPH08140009 A JP H08140009A
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- Japan
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- display
- current
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- Television Receiver Circuits (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
(57)【要約】
【目的】 非走査期間の画素の発光を可能として、高輝
度表示を実現できるＦＥＡを用いたディスプレイ装置を
提供する。 【構成】 ＦＥＡ基板１０には、それぞれ画素に対応す
るｎ×ｎ個のＦＥＡ１ｉｊがマトリクス配列されてい
る。各画素のＦＥＡ１ｉｊの電流路には電流制御用ＦＥ
Ｔ−Ｑ１ｉｊが介挿され、そのゲートには電圧保持用キ
ャパシタＣｉｊが設けられている。電流制御用ＦＥＴ−
Ｑ１ｉｊのゲートにはスイッチング用ＦＥＴ−Ｑ２ｉｊ
が設けられ、そのゲートは行方向に共通に走査線Ｙｊに
接続され、ドレインはトレイン列方向に共通にデータ線
Ｘｉに接続されている。
度表示を実現できるＦＥＡを用いたディスプレイ装置を
提供する。 【構成】 ＦＥＡ基板１０には、それぞれ画素に対応す
るｎ×ｎ個のＦＥＡ１ｉｊがマトリクス配列されてい
る。各画素のＦＥＡ１ｉｊの電流路には電流制御用ＦＥ
Ｔ−Ｑ１ｉｊが介挿され、そのゲートには電圧保持用キ
ャパシタＣｉｊが設けられている。電流制御用ＦＥＴ−
Ｑ１ｉｊのゲートにはスイッチング用ＦＥＴ−Ｑ２ｉｊ
が設けられ、そのゲートは行方向に共通に走査線Ｙｊに
接続され、ドレインはトレイン列方向に共通にデータ線
Ｘｉに接続されている。
Description
【０００１】
【産業上の利用分野】この発明は、電界放射型電子源を
用いたディスプレイ装置に関する。
用いたディスプレイ装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な電界放射型電子源（Field Emitter Arra
y 、以下ＦＥＡと略称する）を作り、これを超小型真空
増幅素子や集積回路、ディスプレイ等に利用する真空マ
イクロデバイス技術が注目されている。特にディスプレ
イ応用においては、ＦＥＡ基板に対して、蛍光体膜と透
明アノード電極を形成した対向基板を配置して真空封止
することより、薄型の平面型ディスプレイが構成できる
ため、各所で実用化研究がなされている。
利用して微小な電界放射型電子源（Field Emitter Arra
y 、以下ＦＥＡと略称する）を作り、これを超小型真空
増幅素子や集積回路、ディスプレイ等に利用する真空マ
イクロデバイス技術が注目されている。特にディスプレ
イ応用においては、ＦＥＡ基板に対して、蛍光体膜と透
明アノード電極を形成した対向基板を配置して真空封止
することより、薄型の平面型ディスプレイが構成できる
ため、各所で実用化研究がなされている。
【０００３】
【発明が解決しようとする課題】複数画素に対応して複
数のＦＥＡを用いた単純マトリクス型のディスプレイで
は、各画素はその画素に対応するＦＥＡが駆動されて電
子流が放射される瞬間のみ発光する。従って画素数が多
くなって走査周期が長くなる程、走査一周期内の各画素
の発光時間が相対的に短くなる。この場合、ディスプレ
イの明るさを充分確保するには、ＦＥＡのピーク電流値
を大きくして瞬間の発光強度を上げることが必要にな
り、またそのためにはゲート電圧を上げることが必要に
なる。しかし、蛍光体には輝度飽和があるため、余り高
い電子電流密度で蛍光体を照射してもディスプレイの輝
度はそれ程向上しない。
数のＦＥＡを用いた単純マトリクス型のディスプレイで
は、各画素はその画素に対応するＦＥＡが駆動されて電
子流が放射される瞬間のみ発光する。従って画素数が多
くなって走査周期が長くなる程、走査一周期内の各画素
の発光時間が相対的に短くなる。この場合、ディスプレ
イの明るさを充分確保するには、ＦＥＡのピーク電流値
を大きくして瞬間の発光強度を上げることが必要にな
り、またそのためにはゲート電圧を上げることが必要に
なる。しかし、蛍光体には輝度飽和があるため、余り高
い電子電流密度で蛍光体を照射してもディスプレイの輝
度はそれ程向上しない。
【０００４】この発明は、上記事情を考慮してなされた
もので、非走査期間の画素の発光を可能として、高輝度
表示を実現できるＦＥＡを用いたディスプレイ装置を提
供することを目的としている。
もので、非走査期間の画素の発光を可能として、高輝度
表示を実現できるＦＥＡを用いたディスプレイ装置を提
供することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、複数の画素
に対応する複数の電界放射型電子源を有するディスプレ
イ装置において、前記電界放射型電子源の電流路に直列
に介挿された電流制御素子と、この電流制御素子の制御
端子に外部から供給された制御電圧を所定時間保持する
電圧保持手段とを有することを特徴としている。
に対応する複数の電界放射型電子源を有するディスプレ
イ装置において、前記電界放射型電子源の電流路に直列
に介挿された電流制御素子と、この電流制御素子の制御
端子に外部から供給された制御電圧を所定時間保持する
電圧保持手段とを有することを特徴としている。
【０００６】この発明はまた、複数の画素に対応してマ
トリクス配列された複数の電界放射型電子源を有するデ
ィスプレイ装置において、各画素毎に前記電界放射型電
子源の電流路に直列に介挿された電流制御用ＦＥＴと、
各電流制御用ＦＥＴのゲート端子に接続された外部から
の制御電圧を供給するための所定周期でオンオフされる
スイッチング用ＦＥＴと、前記電流制御用ＦＥＴのゲー
ト端子に接続されて、前記スイッチング用ＦＥＴがオン
して前記ゲート端子に供給された制御電圧を次にスイッ
チング用ＦＥＴがオンするまで保持するキャパシタとを
有することを特徴としている。
トリクス配列された複数の電界放射型電子源を有するデ
ィスプレイ装置において、各画素毎に前記電界放射型電
子源の電流路に直列に介挿された電流制御用ＦＥＴと、
各電流制御用ＦＥＴのゲート端子に接続された外部から
の制御電圧を供給するための所定周期でオンオフされる
スイッチング用ＦＥＴと、前記電流制御用ＦＥＴのゲー
ト端子に接続されて、前記スイッチング用ＦＥＴがオン
して前記ゲート端子に供給された制御電圧を次にスイッ
チング用ＦＥＴがオンするまで保持するキャパシタとを
有することを特徴としている。
【０００７】
【作用】この発明によると、ＦＥＡの電流路に介挿され
たＦＥＴ等の電流制御素子の制御端子に電圧保持手段を
設けることによって、電流制御素子に与えられる外部制
御電圧が所定時間保持されて、各画素は非走査期間にも
ＦＥＡが駆動された状態、即ち発光状態に保たれる。従
って、電圧保持手段がない単純マトリクス方式の場合と
比較して、ＦＥＡの駆動に大きな電流密度を要せず、充
分大きな輝度が得られる。従ってまた、蛍光体の輝度飽
和を生じることもない。具体的に例えば、電流制御素子
としてＦＥＴを用い、そのゲート端子にキャパシタを接
続すると共に、所定周期でオンオフされるスイッチング
用ＦＥＴを接続する。この様な構成とすれば、スイッチ
ング用ＦＥＴがオンの期間に電流制御用ＦＥＴのゲート
端子に与えられる制御電圧が、スイッチング用ＦＥＴが
オフになって次にオンするまでの間キャパシタに保持さ
れ、各画素は走査周期の全期間にわたって発光状態を保
持することができ、高輝度表示が可能なる。また、ディ
スプレイの駆動信号は短パルス信号となり、所定時間内
に多数の画素を駆動することができるので、フルカラー
画像表示等が容易になる。
たＦＥＴ等の電流制御素子の制御端子に電圧保持手段を
設けることによって、電流制御素子に与えられる外部制
御電圧が所定時間保持されて、各画素は非走査期間にも
ＦＥＡが駆動された状態、即ち発光状態に保たれる。従
って、電圧保持手段がない単純マトリクス方式の場合と
比較して、ＦＥＡの駆動に大きな電流密度を要せず、充
分大きな輝度が得られる。従ってまた、蛍光体の輝度飽
和を生じることもない。具体的に例えば、電流制御素子
としてＦＥＴを用い、そのゲート端子にキャパシタを接
続すると共に、所定周期でオンオフされるスイッチング
用ＦＥＴを接続する。この様な構成とすれば、スイッチ
ング用ＦＥＴがオンの期間に電流制御用ＦＥＴのゲート
端子に与えられる制御電圧が、スイッチング用ＦＥＴが
オフになって次にオンするまでの間キャパシタに保持さ
れ、各画素は走査周期の全期間にわたって発光状態を保
持することができ、高輝度表示が可能なる。また、ディ
スプレイの駆動信号は短パルス信号となり、所定時間内
に多数の画素を駆動することができるので、フルカラー
画像表示等が容易になる。
【０００８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１はこの発明の一実施例に係るディスプレ
イのＦＥＡ基板１０の等価回路である。ＦＥＡ基板１０
にはこの実施例では、ｎ×ｎ個の画素に対応して、ｎ×
ｎ個のＦＥＡ１ｉｊ（ｉ＝１，２，…，ｎ、ｊ＝１，
２，…，ｎ）がマトリクス配列されている。一画素を構
成するＦＥＡは複数個（例えば１０〜１００個）のエミ
ッタにより構成されている。これらＦＥＡｉｊはゲート
は共通接続されてゲート端子Ｇが設けられている。複数
エミッタにより一画素を構成するのは、微細エミッタの
先端形状のばらつきの影響を低減して、電流や駆動電圧
の安定化と均一化を図るためである。
説明する。図１はこの発明の一実施例に係るディスプレ
イのＦＥＡ基板１０の等価回路である。ＦＥＡ基板１０
にはこの実施例では、ｎ×ｎ個の画素に対応して、ｎ×
ｎ個のＦＥＡ１ｉｊ（ｉ＝１，２，…，ｎ、ｊ＝１，
２，…，ｎ）がマトリクス配列されている。一画素を構
成するＦＥＡは複数個（例えば１０〜１００個）のエミ
ッタにより構成されている。これらＦＥＡｉｊはゲート
は共通接続されてゲート端子Ｇが設けられている。複数
エミッタにより一画素を構成するのは、微細エミッタの
先端形状のばらつきの影響を低減して、電流や駆動電圧
の安定化と均一化を図るためである。
【０００９】各画素のＦＥＡ１ｉｊの各エミッタにつな
がる電流路には、電流制御素子であるＦＥＴ−Ｑ１ｉｊ
と電流制限用抵抗Ｒｉｊが介挿されている。各電流制御
用ＦＥＴ−Ｑ１ｉｊのゲートと基準電位端子間にはそれ
ぞれ、電圧保持用のキャパシタＣｉｊが接続されてい
る。キャパシタＣｉｊの容量は、表示走査の１周期の間
電圧を保持するに必要な値に設定される。これは、エミ
ッタ電流路のインピーダンスにもよるが、例えば数ｐＦ
である。各画素の一つのエミッタ電流は０．０１〜０．
２μＡであり、したがって電流制御用ＦＥＴ−Ｑ１ｉｊ
の制御電流値は、１．０〜２０μＡとなる。なおキャパ
シタＣｉｊとしては、格別に面積を確保して設けること
なく、電流制御用ＦＥＴ−Ｑ１ｉｊのゲート浮遊容量を
そのまま用いることもできる。
がる電流路には、電流制御素子であるＦＥＴ−Ｑ１ｉｊ
と電流制限用抵抗Ｒｉｊが介挿されている。各電流制御
用ＦＥＴ−Ｑ１ｉｊのゲートと基準電位端子間にはそれ
ぞれ、電圧保持用のキャパシタＣｉｊが接続されてい
る。キャパシタＣｉｊの容量は、表示走査の１周期の間
電圧を保持するに必要な値に設定される。これは、エミ
ッタ電流路のインピーダンスにもよるが、例えば数ｐＦ
である。各画素の一つのエミッタ電流は０．０１〜０．
２μＡであり、したがって電流制御用ＦＥＴ−Ｑ１ｉｊ
の制御電流値は、１．０〜２０μＡとなる。なおキャパ
シタＣｉｊとしては、格別に面積を確保して設けること
なく、電流制御用ＦＥＴ−Ｑ１ｉｊのゲート浮遊容量を
そのまま用いることもできる。
【００１０】各電流制御用ＦＥＴ−Ｑ１ｉｊのゲートに
は、スイッチング用ＦＥＴ−Ｑ２ｉｊが接続されてい
る。スイッチング用ＦＥＴ−Ｑ２ｉｊのドレインは、列
方向の複数画素について共通に画像データ線Ｘｉに接続
され、ゲートは行方向の複数画素について共通に走査線
Ｙｊに接続されている。
は、スイッチング用ＦＥＴ−Ｑ２ｉｊが接続されてい
る。スイッチング用ＦＥＴ−Ｑ２ｉｊのドレインは、列
方向の複数画素について共通に画像データ線Ｘｉに接続
され、ゲートは行方向の複数画素について共通に走査線
Ｙｊに接続されている。
【００１１】図２は、図１に示すＦＥＡ基板１０を用い
たフラットディスプレイの断面構造を示している。ＦＥ
Ａ基板１０は図示のようにこの実施例では、ｐ型シリコ
ン基板１１を用いて、これにＦＥＡ１ｉｊ、電流制御用
ＦＥＴ−Ｑ１ｉｊ、スイッチング用ＦＥＴ−Ｑ２ｉｊ、
及びキャパシタＣｉｊを集積形成して、構成されてい
る。
たフラットディスプレイの断面構造を示している。ＦＥ
Ａ基板１０は図示のようにこの実施例では、ｐ型シリコ
ン基板１１を用いて、これにＦＥＡ１ｉｊ、電流制御用
ＦＥＴ−Ｑ１ｉｊ、スイッチング用ＦＥＴ−Ｑ２ｉｊ、
及びキャパシタＣｉｊを集積形成して、構成されてい
る。
【００１２】ＦＥＡ１ｉｊは、図の場合、基板１１に形
成されたｎ型層１２1 に連続する円錐状エミッタを一つ
だけ例示している。エミッタの先端は曲率半径１０ｎｍ
程度の先鋭なものとし、その周囲はゲート電極１３によ
り取り囲まれている。ｎ型層１２1 をドレインとし、こ
れに隣接するｎ型層１２2 をソースとして、これらの間
にゲート酸化膜１５を介してゲート電極１６を形成して
電流制御用ＦＥＴ−Ｑ１ｉｊが構成されている。電流制
御用ＦＥＴ−Ｑ１ｉｊのソースとなるｎ型層１２2 とソ
ース電極１７の間には抵抗体膜１８を挟んでいる。この
抵抗体膜１８が図１の抵抗Ｒｉｊである。
成されたｎ型層１２1 に連続する円錐状エミッタを一つ
だけ例示している。エミッタの先端は曲率半径１０ｎｍ
程度の先鋭なものとし、その周囲はゲート電極１３によ
り取り囲まれている。ｎ型層１２1 をドレインとし、こ
れに隣接するｎ型層１２2 をソースとして、これらの間
にゲート酸化膜１５を介してゲート電極１６を形成して
電流制御用ＦＥＴ−Ｑ１ｉｊが構成されている。電流制
御用ＦＥＴ−Ｑ１ｉｊのソースとなるｎ型層１２2 とソ
ース電極１７の間には抵抗体膜１８を挟んでいる。この
抵抗体膜１８が図１の抵抗Ｒｉｊである。
【００１３】ＦＥＡのエミッタは例えば、シリコンのエ
ッチング加工により形成されるが、これに限られるわけ
ではない。Ｍｏ，Ｗ等の仕事関数の大きな金属材料を孔
の中ら蒸着するいわゆるスピント法によるものでもよ
い。あるいはシリコンの異方性エッチングを利用して四
角錘の孔を加工しここにエミッタ材を埋め込んで基板に
転写するといった方法を用いることができる。
ッチング加工により形成されるが、これに限られるわけ
ではない。Ｍｏ，Ｗ等の仕事関数の大きな金属材料を孔
の中ら蒸着するいわゆるスピント法によるものでもよ
い。あるいはシリコンの異方性エッチングを利用して四
角錘の孔を加工しここにエミッタ材を埋め込んで基板に
転写するといった方法を用いることができる。
【００１４】ｎ型層１２3 とその上にキャパシタ絶縁膜
１９を介して形成されたキャパシタ電極２０とにより、
キャパシタＣｉｊが構成されている。更にｎ型層１２4
，１２5 とこれらの間に設けられたゲート酸化膜２１
及びゲート電極２２により、スイッチング用ＦＥＴ−Ｑ
２ｉｊが構成されている。スイッチング用ＦＥＴ−Ｑ２
ｉｊのドレイン電極２５は、図１の画像データ線Ｘｉに
つながる。スイッチング用ＦＥＴ−Ｑ２ｉｊのソース電
極２３は、キャパシタ電極２０及び電流制御用ＦＥＴ−
Ｑ１ｉｊのゲート電極１６につながる。
１９を介して形成されたキャパシタ電極２０とにより、
キャパシタＣｉｊが構成されている。更にｎ型層１２4
，１２5 とこれらの間に設けられたゲート酸化膜２１
及びゲート電極２２により、スイッチング用ＦＥＴ−Ｑ
２ｉｊが構成されている。スイッチング用ＦＥＴ−Ｑ２
ｉｊのドレイン電極２５は、図１の画像データ線Ｘｉに
つながる。スイッチング用ＦＥＴ−Ｑ２ｉｊのソース電
極２３は、キャパシタ電極２０及び電流制御用ＦＥＴ−
Ｑ１ｉｊのゲート電極１６につながる。
【００１５】このＦＥＡ基板１０に対してスペーサ（図
示しない）を介して対向基板３０が対向配置され、その
間が真空排気されて封止されて、ディスプレイが構成さ
れている。対向基板３０は例えばガラス基板３１に、Ｆ
ＥＡのアノード電極となるＩＴＯ等の透明電極３３と蛍
光体膜３２が形成されて構成されている。
示しない）を介して対向基板３０が対向配置され、その
間が真空排気されて封止されて、ディスプレイが構成さ
れている。対向基板３０は例えばガラス基板３１に、Ｆ
ＥＡのアノード電極となるＩＴＯ等の透明電極３３と蛍
光体膜３２が形成されて構成されている。
【００１６】図３は、一つの表示画素部の等価回路であ
る。各表示画素部は蛍光面をアノード、ゲート電極をグ
リッドとする３極管動作になるから、図示のように３極
管表示としている。走査線Ｙｊに走査信号が入ると、ス
イッチング用ＦＥＴ−Ｑ２ｉｊがオンし、そのときのデ
ータ線Ｘｉの制御電圧が電流制御用ＦＥＴ−Ｑ１ｉｊの
ゲートに伝達されて、キャパシタＣｉｊに保持される。
この制御電圧により電流制御用ＦＥＴ−Ｑ１ｉｊがオン
になると、数１００Ｖ〜数１００Ｖの加速電圧でＦＥＡ
のエミッタから電子流が電界放射され、アノード側の蛍
光面に当たって発光する。スイッチング用ＦＥＴ−Ｑ２
ｉｊがオフになると、キャパシタＣｉｊの電圧はそのま
ま、次の周期の走査信号が走査線Ｙｊに入るまで保持さ
れる。
る。各表示画素部は蛍光面をアノード、ゲート電極をグ
リッドとする３極管動作になるから、図示のように３極
管表示としている。走査線Ｙｊに走査信号が入ると、ス
イッチング用ＦＥＴ−Ｑ２ｉｊがオンし、そのときのデ
ータ線Ｘｉの制御電圧が電流制御用ＦＥＴ−Ｑ１ｉｊの
ゲートに伝達されて、キャパシタＣｉｊに保持される。
この制御電圧により電流制御用ＦＥＴ−Ｑ１ｉｊがオン
になると、数１００Ｖ〜数１００Ｖの加速電圧でＦＥＡ
のエミッタから電子流が電界放射され、アノード側の蛍
光面に当たって発光する。スイッチング用ＦＥＴ−Ｑ２
ｉｊがオフになると、キャパシタＣｉｊの電圧はそのま
ま、次の周期の走査信号が走査線Ｙｊに入るまで保持さ
れる。
【００１７】図４は、この実施例のディスプレイの表示
動作タイミング図である。走査線Ｙｊには例えば１０μ
Ｓの周期で順次走査パルスが与えられる。走査パルス幅
は例えば画素数が１２８×１２８であれば、約７８ｎＳ
となる。走査線Ｙｊに走査パルスが入ると、そのときの
データ線Ｘｉの画像データ信号電圧が走査線Ｙｊに沿う
電流制御用ＦＥＴ−Ｑ１ｉｊのゲートに制御電圧として
供給される。走査線Ｙ１とデータ線ＸＩに着目すると、
図の最初の走査パルスで信号電圧Ｖ１が取り込まれ、こ
れが次の周期の走査パルスで次の信号電圧Ｖ２が取り込
まれるまで保持される。同様に、走査線Ｙ２とデータ線
Ｘ２に着目すれば、最初の走査パルスで信号電圧Ｖ３が
取り込まれ、次の周期の走査パルスで信号電圧Ｖ４が取
り込まれるまでの間保持される。以下、同様にして、線
順次による画像データの走査表示が行われる。
動作タイミング図である。走査線Ｙｊには例えば１０μ
Ｓの周期で順次走査パルスが与えられる。走査パルス幅
は例えば画素数が１２８×１２８であれば、約７８ｎＳ
となる。走査線Ｙｊに走査パルスが入ると、そのときの
データ線Ｘｉの画像データ信号電圧が走査線Ｙｊに沿う
電流制御用ＦＥＴ−Ｑ１ｉｊのゲートに制御電圧として
供給される。走査線Ｙ１とデータ線ＸＩに着目すると、
図の最初の走査パルスで信号電圧Ｖ１が取り込まれ、こ
れが次の周期の走査パルスで次の信号電圧Ｖ２が取り込
まれるまで保持される。同様に、走査線Ｙ２とデータ線
Ｘ２に着目すれば、最初の走査パルスで信号電圧Ｖ３が
取り込まれ、次の周期の走査パルスで信号電圧Ｖ４が取
り込まれるまでの間保持される。以下、同様にして、線
順次による画像データの走査表示が行われる。
【００１８】この実施例によれば、線順次による走査の
全期間にわたって発光が持続することになる。したがっ
て、単純マトリクス方式の場合と異なり、ＦＥＡの電流
密度をそれ程大きくすることなく、また蛍光体膜の輝度
飽和を招来することなく、充分な高輝度表示が可能にな
る。
全期間にわたって発光が持続することになる。したがっ
て、単純マトリクス方式の場合と異なり、ＦＥＡの電流
密度をそれ程大きくすることなく、また蛍光体膜の輝度
飽和を招来することなく、充分な高輝度表示が可能にな
る。
【００１９】この発明はフルカラー表示にも適用するこ
とができる。この場合、１画素当たりＲ，Ｇ，Ｂ用の３
個のＦＥＡを用意してもよいし、１個のＦＥＡで３色表
示するようにしてもよい。後者の場合、蛍光面にかかる
電圧をスキャンすることにより、３色表示を行う。その
場合の対向基板を図５に示す。図示のようにガラス基板
５０上の透明電極５２をＲ，Ｇ，Ｂ用の３本にパターニ
ングしてそれぞれにＲ，Ｇ，Ｂ用蛍光体膜５３Ｒ，５３
Ｇ，５３Ｂを塗布して、これらの蛍光体膜に印加する電
圧を図６に示すようにスキャンする。電子線は電位の高
いところに引かれるから、エミッタがアノード電極直下
になくても３色発光が可能になる。
とができる。この場合、１画素当たりＲ，Ｇ，Ｂ用の３
個のＦＥＡを用意してもよいし、１個のＦＥＡで３色表
示するようにしてもよい。後者の場合、蛍光面にかかる
電圧をスキャンすることにより、３色表示を行う。その
場合の対向基板を図５に示す。図示のようにガラス基板
５０上の透明電極５２をＲ，Ｇ，Ｂ用の３本にパターニ
ングしてそれぞれにＲ，Ｇ，Ｂ用蛍光体膜５３Ｒ，５３
Ｇ，５３Ｂを塗布して、これらの蛍光体膜に印加する電
圧を図６に示すようにスキャンする。電子線は電位の高
いところに引かれるから、エミッタがアノード電極直下
になくても３色発光が可能になる。
【００２０】Ｒ，Ｇ，Ｂ用蛍光体膜５３Ｒ，５３Ｇ，５
３Ｂとしてはそれぞれ、ＺｎＳ：Ａｇ，Ｃｌ（青）、Ｚ
ｎＳ：Ｃｕ，Ａｌ（緑）又はＹ2 Ｏ2 Ｓ：Ｔｂ（緑）、
Ｙ2Ｏ2 Ｓ：Ｅｕ（赤）の粉末を用いることができる。
これらはＴＶ用として知られているが、数百Ｖの低加速
度電子線では効率が低い。高効率発光を実現するにはこ
れらの蛍光材料に、Ｉｎ2 Ｏ3 粉末を混合することが好
ましい。
３Ｂとしてはそれぞれ、ＺｎＳ：Ａｇ，Ｃｌ（青）、Ｚ
ｎＳ：Ｃｕ，Ａｌ（緑）又はＹ2 Ｏ2 Ｓ：Ｔｂ（緑）、
Ｙ2Ｏ2 Ｓ：Ｅｕ（赤）の粉末を用いることができる。
これらはＴＶ用として知られているが、数百Ｖの低加速
度電子線では効率が低い。高効率発光を実現するにはこ
れらの蛍光材料に、Ｉｎ2 Ｏ3 粉末を混合することが好
ましい。
【００２１】上述した実施例では、非走査期間における
ＦＥＡの画素の発光を電圧保持手段により駆動電圧を保
持することで行ったが、駆動パルス幅と周期を調整して
蛍光体の残光を利用すれば、電圧保持手段のコンデンサ
の容量をより小さくしたり、走査周期を長くしてディス
プレイの駆動をより容易にすることができる。例えば、
蛍光材料に希土類を用いた場合、１０％残光時間（発光
強度が１０％まで減衰する時間）は１ｍｓｅｃと長く、
例えば１０μｓｅｃ駆動電流を保持すれば、１００μｓ
ｅｃ程度は発光を保持できる。このため残光を利用しな
い場合に比べ、電圧保持手段のコンデンサ容量を１０分
の１にすること、又は走査周期を１０倍にする事と同様
の効果が得られる。
ＦＥＡの画素の発光を電圧保持手段により駆動電圧を保
持することで行ったが、駆動パルス幅と周期を調整して
蛍光体の残光を利用すれば、電圧保持手段のコンデンサ
の容量をより小さくしたり、走査周期を長くしてディス
プレイの駆動をより容易にすることができる。例えば、
蛍光材料に希土類を用いた場合、１０％残光時間（発光
強度が１０％まで減衰する時間）は１ｍｓｅｃと長く、
例えば１０μｓｅｃ駆動電流を保持すれば、１００μｓ
ｅｃ程度は発光を保持できる。このため残光を利用しな
い場合に比べ、電圧保持手段のコンデンサ容量を１０分
の１にすること、又は走査周期を１０倍にする事と同様
の効果が得られる。
【００２２】
【発明の効果】以上述べたようにこの発明によれば、Ｆ
ＥＡの電流路に介挿されたＦＥＴ等の電流制御素子の制
御端子に電圧保持手段を設けることによって、電流制御
素子に与えられる外部制御電圧が所定時間保持されて、
各画素は非走査期間にもＦＥＡが駆動された発光状態に
保たれ、従って、ＦＥＡの駆動に大きな電流密度を要せ
ず、また蛍光体の輝度飽和を生じることなく充分大きな
輝度が得られるディスプレイが得られる。またディスプ
レイの駆動信号が短パルス信号となるので、所定時間に
多数の画素を駆動することが可能になり、フルカラー表
示等に効果的である。
ＥＡの電流路に介挿されたＦＥＴ等の電流制御素子の制
御端子に電圧保持手段を設けることによって、電流制御
素子に与えられる外部制御電圧が所定時間保持されて、
各画素は非走査期間にもＦＥＡが駆動された発光状態に
保たれ、従って、ＦＥＡの駆動に大きな電流密度を要せ
ず、また蛍光体の輝度飽和を生じることなく充分大きな
輝度が得られるディスプレイが得られる。またディスプ
レイの駆動信号が短パルス信号となるので、所定時間に
多数の画素を駆動することが可能になり、フルカラー表
示等に効果的である。
【図１】 この発明の一実施例によるＦＥＡ基板の等価
回路図である。
回路図である。
【図２】 同実施例のディスプレイの断面図である。
【図３】 同実施例の一表示画素部の等価回路図であ
る。
る。
【図４】 同実施例の表示動作タイミング図である。
【図５】 カラー表示の実施例の対向基板構造例であ
る。
る。
【図６】 同実施例の印加電圧を示す。
１…ＦＥＡ、Ｑ１ｉｊ…電流制御用ＦＥＴ、Ｃｉｊ…キ
ャパシタ、Ｒｉｊ…電流制限抵抗、Ｑ２ｉｊ…スイッチ
ング用ＦＥＴ。１０…ＦＥＡ基板、３０…対向基板、３
１…ガラス基板、３２…蛍光体膜、３３…透明電極。
ャパシタ、Ｒｉｊ…電流制限抵抗、Ｑ２ｉｊ…スイッチ
ング用ＦＥＴ。１０…ＦＥＡ基板、３０…対向基板、３
１…ガラス基板、３２…蛍光体膜、３３…透明電極。
Claims (2)
- 【請求項１】 複数の画素に対応する複数の電界放射型
電子源を有するディスプレイ装置において、 前記電界放射型電子源の電流路に直列に介挿された電流
制御素子と、 この電流制御素子の制御端子に外部から供給された制御
電圧を所定時間保持する電圧保持手段とを有することを
特徴とするディスプレイ装置。 - 【請求項２】 複数の画素に対応してマトリクス配列さ
れた複数の電界放射型電子源を有するディスプレイ装置
において、 各画素毎に前記各電界放射型電子源の電流路に直列に介
挿された電流制御用ＦＥＴと、 各電流制御用ＦＥＴのゲート端子に接続された外部から
の制御電圧を供給するための所定周期でオンオフされる
スイッチング用ＦＥＴと、 前記電流制御用ＦＥＴのゲート端子に接続されて、前記
スイッチング用ＦＥＴがオンして前記ゲート端子に供給
された制御電圧を次にスイッチング用ＦＥＴがオンする
まで保持するキャパシタとを有することを特徴とするデ
ィスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297929A JPH08140009A (ja) | 1994-11-07 | 1994-11-07 | ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297929A JPH08140009A (ja) | 1994-11-07 | 1994-11-07 | ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08140009A true JPH08140009A (ja) | 1996-05-31 |
Family
ID=17852923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297929A Pending JPH08140009A (ja) | 1994-11-07 | 1994-11-07 | ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08140009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204608B1 (en) | 1998-11-30 | 2001-03-20 | Electronics And Telecommunications Research Institute | Field emission display device |
| JP2010045039A (ja) * | 2004-12-01 | 2010-02-25 | Nanopacific Inc | 両極型パルス電源によって駆動される電界放出装置 |
-
1994
- 1994-11-07 JP JP6297929A patent/JPH08140009A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204608B1 (en) | 1998-11-30 | 2001-03-20 | Electronics And Telecommunications Research Institute | Field emission display device |
| JP2010045039A (ja) * | 2004-12-01 | 2010-02-25 | Nanopacific Inc | 両極型パルス電源によって駆動される電界放出装置 |
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