JPH08138380A - レジスタ - Google Patents
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- JPH08138380A JPH08138380A JP6276257A JP27625794A JPH08138380A JP H08138380 A JPH08138380 A JP H08138380A JP 6276257 A JP6276257 A JP 6276257A JP 27625794 A JP27625794 A JP 27625794A JP H08138380 A JPH08138380 A JP H08138380A
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Abstract
(57)【要約】
【構成】 本発明においては、従来用いられていた固定
値セルを物理的に削除し、その役割を、ビット線に接続
された電圧を反転して出力する電位反転手段１４、１５
と、レジスタセル１２で行わせ、電力の無駄な消費とセ
ルへの貫通電流の防止及びレジスタの占有面積を削減し
た構成とする。 【効果】 本発明のゼロレジスタによれば、ビット線に
チャージされた電荷を無駄に消費することなく、また固
定値セルへの貫通電流を防ぐことができ、さらにワード
線の配線スペースや固定値セルのためのスペースを削減
することができ、チップ内におけるゼロレジスタの占有
面積を削減することができる。
値セルを物理的に削除し、その役割を、ビット線に接続
された電圧を反転して出力する電位反転手段１４、１５
と、レジスタセル１２で行わせ、電力の無駄な消費とセ
ルへの貫通電流の防止及びレジスタの占有面積を削減し
た構成とする。 【効果】 本発明のゼロレジスタによれば、ビット線に
チャージされた電荷を無駄に消費することなく、また固
定値セルへの貫通電流を防ぐことができ、さらにワード
線の配線スペースや固定値セルのためのスペースを削減
することができ、チップ内におけるゼロレジスタの占有
面積を削減することができる。
Description
【０００１】
【産業上の利用分野】本発明は各種プロセッサに用いら
れるレジスタ、特にレジスタが保持するデータに関わら
ず固定値を出力するレジスタに関する。
れるレジスタ、特にレジスタが保持するデータに関わら
ず固定値を出力するレジスタに関する。
【０００２】
【従来の技術】従来の技術によるレジスタについて図２
及び図３を用いて説明する。尚、本発明はレジスタのう
ち、リードするとセル内のデータに関わらず固定値を出
力するレジスタについてのものであり、本明細書中にお
いてはこれをゼロレジスタと称する。通常このゼロレジ
スタは、ビット線をプリチャージするプリチャージ回路
と、固定値を出力する読み出し用の固定値セルと、読み
出し、書き込み用のレジスタセルがそれぞれビット線に
接続された構成よりなっている。
及び図３を用いて説明する。尚、本発明はレジスタのう
ち、リードするとセル内のデータに関わらず固定値を出
力するレジスタについてのものであり、本明細書中にお
いてはこれをゼロレジスタと称する。通常このゼロレジ
スタは、ビット線をプリチャージするプリチャージ回路
と、固定値を出力する読み出し用の固定値セルと、読み
出し、書き込み用のレジスタセルがそれぞれビット線に
接続された構成よりなっている。
【０００３】まず図２に示すゼロレジスタについて説明
する。このゼロレジスタは２ポート型のメモリーセルで
あり、出力Ａ、／Ａ（以下／Ａは信号Ａの反転信号を示
す。）は読み出し用のポート、入出力Ｂ、／Ｂは読み出
し及び書き込み用のポートであり、ビット線Ａと／Ａ、
Ｂと／Ｂはそれぞれ相補関係にある。
する。このゼロレジスタは２ポート型のメモリーセルで
あり、出力Ａ、／Ａ（以下／Ａは信号Ａの反転信号を示
す。）は読み出し用のポート、入出力Ｂ、／Ｂは読み出
し及び書き込み用のポートであり、ビット線Ａと／Ａ、
Ｂと／Ｂはそれぞれ相補関係にある。
【０００４】このゼロレジスタのプリチャージ回路２１
は、ゲートがプリチャージ信号線ＰＲＥに接続され、両
端が各ビット線と電源との間に接続されたＰチャネル型
ＭＯＳトランジスタ間Ｑ1 からＱ4 と、ゲートがプリチ
ャージ信号線ＰＲＥに接続され、両端が相補関係にある
ビット線間に接続されたＰチャネル型ＭＯＳトランジス
タＱ5 とＱ6 とを有している。
は、ゲートがプリチャージ信号線ＰＲＥに接続され、両
端が各ビット線と電源との間に接続されたＰチャネル型
ＭＯＳトランジスタ間Ｑ1 からＱ4 と、ゲートがプリチ
ャージ信号線ＰＲＥに接続され、両端が相補関係にある
ビット線間に接続されたＰチャネル型ＭＯＳトランジス
タＱ5 とＱ6 とを有している。
【０００５】このゼロレジスタの固定値セル２２は、ゲ
ートがワード線ＷA1に接続され、一端がビット線Ａまた
は／Ａに接続され、他端がＧＮＤまたは電源に接続され
たＮチャネル型ＭＯＳトランジスタＱ7 とＱ8 と、ゲー
トがワード線ＷB1に接続され、一端がビット線Ｂまたは
／Ｂに接続され、他端がＧＮＤまたは電源に接続された
Ｎチャネル型ＭＯＳトランジスタＱ9 とＱ10とを有して
いる。
ートがワード線ＷA1に接続され、一端がビット線Ａまた
は／Ａに接続され、他端がＧＮＤまたは電源に接続され
たＮチャネル型ＭＯＳトランジスタＱ7 とＱ8 と、ゲー
トがワード線ＷB1に接続され、一端がビット線Ｂまたは
／Ｂに接続され、他端がＧＮＤまたは電源に接続された
Ｎチャネル型ＭＯＳトランジスタＱ9 とＱ10とを有して
いる。
【０００６】このレジスタのレジスタセル２３は、デー
タを保持するフリップフロップ２４と、ゲートがワード
線ＷA2に接続され、一端がビット線Ａまたは／Ａに接続
され、他端がフリップフロップ２４の正転または反転に
接続されたＮチャネル型ＭＯＳトランジスタＱ11とＱ12
と、ゲートがワード線ＷB2に接続され、一端がビット線
Ｂまたは／Ｂに接続され、他端がフリップフロップ２４
の正転または反転に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱ13とＱ14とを有している。
タを保持するフリップフロップ２４と、ゲートがワード
線ＷA2に接続され、一端がビット線Ａまたは／Ａに接続
され、他端がフリップフロップ２４の正転または反転に
接続されたＮチャネル型ＭＯＳトランジスタＱ11とＱ12
と、ゲートがワード線ＷB2に接続され、一端がビット線
Ｂまたは／Ｂに接続され、他端がフリップフロップ２４
の正転または反転に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱ13とＱ14とを有している。
【０００７】次に図２に示したゼロレジスタの動作につ
いて説明する。はじめにＷB2がＨｉとなりＱ13とＱ14が
オンすることにより、読み出し及び書き込み用のビット
線Ｂと／Ｂより出力されたデータが、レジスタセル２３
のフリップフロップ２４に書き込みされ、フリップフロ
ップ２４がデータを保持した状態となる。レジスタセル
２３に保持されているデータを読み出す場合には、ＷA2
またはＷB2がＨｉとなり、それぞれのビット線に、フリ
ップフロップ２３が保持しているデータが出力される。
いて説明する。はじめにＷB2がＨｉとなりＱ13とＱ14が
オンすることにより、読み出し及び書き込み用のビット
線Ｂと／Ｂより出力されたデータが、レジスタセル２３
のフリップフロップ２４に書き込みされ、フリップフロ
ップ２４がデータを保持した状態となる。レジスタセル
２３に保持されているデータを読み出す場合には、ＷA2
またはＷB2がＨｉとなり、それぞれのビット線に、フリ
ップフロップ２３が保持しているデータが出力される。
【０００８】固定値セル２２にアクセスしビット線に固
定値を出力させる場合には、読み込み動作の前に一定期
間プリチャージ回路２１により、各ビット線がプリチャ
ージされた状態としておく。そして例えばＷA1とＷB1を
Ｈｉとした場合には、Ｑ7 からＱ10はオンするのでビッ
ト線ＡとＢにはＬｏを出力することができ、ビット線／
Ａと／ＢにはＨｉを出力させることができる。またＷA1
のみをＨｉとした場合には、ビット線ＡにはＬｏを、／
ＡにはＨｉを出力させることができる。またＷB1のみを
Ｈｉとした場合には、ビット線ＢにはＬｏを、／Ｂには
Ｈｉを出力させることができる。
定値を出力させる場合には、読み込み動作の前に一定期
間プリチャージ回路２１により、各ビット線がプリチャ
ージされた状態としておく。そして例えばＷA1とＷB1を
Ｈｉとした場合には、Ｑ7 からＱ10はオンするのでビッ
ト線ＡとＢにはＬｏを出力することができ、ビット線／
Ａと／ＢにはＨｉを出力させることができる。またＷA1
のみをＨｉとした場合には、ビット線ＡにはＬｏを、／
ＡにはＨｉを出力させることができる。またＷB1のみを
Ｈｉとした場合には、ビット線ＢにはＬｏを、／Ｂには
Ｈｉを出力させることができる。
【０００９】続いて図３に示すゼロレジスタについて説
明する。このゼロレジスタは３ポート型のメモリーセル
であり、ＡとＢはそれぞれ独立した読み出し用のビット
線、Ｃと／Ｃは相補関係にある書き込み用のビット線で
ある。
明する。このゼロレジスタは３ポート型のメモリーセル
であり、ＡとＢはそれぞれ独立した読み出し用のビット
線、Ｃと／Ｃは相補関係にある書き込み用のビット線で
ある。
【００１０】このゼロレジスタのプリチャージ回路３１
は、ゲートがプリチャージ信号線ＰＲＥに接続され、一
端がビット線ＡまたはＢに接続され、他端が電源に接続
されたＰチャネル型ＭＯＳトランジスタＱ1 とＱ2 とを
有している。
は、ゲートがプリチャージ信号線ＰＲＥに接続され、一
端がビット線ＡまたはＢに接続され、他端が電源に接続
されたＰチャネル型ＭＯＳトランジスタＱ1 とＱ2 とを
有している。
【００１１】このゼロレジスタの固定値セル３２は、ゲ
ートがワード線ＷA1に接続され、一端がビット線Ａに接
続され、他端がＧＮＤに接続されたＮチャネル型ＭＯＳ
トランジスタＱ3 と、ゲートがワード線ＷB1に接続さ
れ、一端がビット線Ｂに接続され他端が電源に接続され
たＮチャネル型ＭＯＳトランジスタＱ4 とを有してい
る。 このレジスタのレジスタセル３３は、データを保
持するフリップフロップ３４と、ゲートがワード線ＷC
に接続され、一端がビット線Ｃまたは／Ｃに接続され、
他端がフリップフロップ３４の正転または反転に接続さ
れたＮチャネル型ＭＯＳトランジスタＱ5 とＱ6 と、ゲ
ートがフリップフロップ３４の正転または反転に接続さ
れ、一端がビット線ＡまたはＢに接続されたＮチャネル
型ＭＯＳトランジスタＱ7 とＱ8 と、ゲートがワード線
ＷA2またはＷB2に接続され、一端がＱ7 またはＱ8 の他
方に接続され、他端がＧＮＤに接続されたＮチャネル型
ＭＯＳトランジスタＱ9 とＱ10と、ビット線Ａの出力部
分に接続された、プリチャージを反転させるためのイン
バータ３５を有している。
ートがワード線ＷA1に接続され、一端がビット線Ａに接
続され、他端がＧＮＤに接続されたＮチャネル型ＭＯＳ
トランジスタＱ3 と、ゲートがワード線ＷB1に接続さ
れ、一端がビット線Ｂに接続され他端が電源に接続され
たＮチャネル型ＭＯＳトランジスタＱ4 とを有してい
る。 このレジスタのレジスタセル３３は、データを保
持するフリップフロップ３４と、ゲートがワード線ＷC
に接続され、一端がビット線Ｃまたは／Ｃに接続され、
他端がフリップフロップ３４の正転または反転に接続さ
れたＮチャネル型ＭＯＳトランジスタＱ5 とＱ6 と、ゲ
ートがフリップフロップ３４の正転または反転に接続さ
れ、一端がビット線ＡまたはＢに接続されたＮチャネル
型ＭＯＳトランジスタＱ7 とＱ8 と、ゲートがワード線
ＷA2またはＷB2に接続され、一端がＱ7 またはＱ8 の他
方に接続され、他端がＧＮＤに接続されたＮチャネル型
ＭＯＳトランジスタＱ9 とＱ10と、ビット線Ａの出力部
分に接続された、プリチャージを反転させるためのイン
バータ３５を有している。
【００１２】次に図３に示したゼロレジスタの動作につ
いて説明する。はじめにＷC がＨｉとなりＱ5 とＱ6 が
オンすることにより、ビット線Ｂと／Ｂより出力された
データが、フリップフロップ３４に書き込みされ、フリ
ップフロップ３４がデータを保持した状態となる。レジ
スタセル３３のデータを読み出す場合には、ＷA2または
ＷB2がＨｉとなり、ビット線ＡとＢにフリップフロップ
３４が保持しているデータに対応したデータが出力され
る。
いて説明する。はじめにＷC がＨｉとなりＱ5 とＱ6 が
オンすることにより、ビット線Ｂと／Ｂより出力された
データが、フリップフロップ３４に書き込みされ、フリ
ップフロップ３４がデータを保持した状態となる。レジ
スタセル３３のデータを読み出す場合には、ＷA2または
ＷB2がＨｉとなり、ビット線ＡとＢにフリップフロップ
３４が保持しているデータに対応したデータが出力され
る。
【００１３】固定値セル３２にアクセスしビット線に固
定値を出力させる場合には、読み込み動作の前に一定期
間プリチャージ回路３１により、各ビット線がプリチャ
ージされた状態としておく。次にＷA1とＷB1をＨｉとし
た場合には、Ｑ3 とＱ4 はオンするのでビット線Ａに
は、Ｈｉからインバータ３５により反転されたＬｏを、
ビット線ＢにはＬｏを出力させることができる。また、
ＷA1のみをＨｉとした場合には、前述のようにＡにはＬ
ｏを出力させることができ、ＷB1のみをＨｉとした場合
には、ＢにはＬｏを出力させることができる。
定値を出力させる場合には、読み込み動作の前に一定期
間プリチャージ回路３１により、各ビット線がプリチャ
ージされた状態としておく。次にＷA1とＷB1をＨｉとし
た場合には、Ｑ3 とＱ4 はオンするのでビット線Ａに
は、Ｈｉからインバータ３５により反転されたＬｏを、
ビット線ＢにはＬｏを出力させることができる。また、
ＷA1のみをＨｉとした場合には、前述のようにＡにはＬ
ｏを出力させることができ、ＷB1のみをＨｉとした場合
には、ＢにはＬｏを出力させることができる。
【００１４】上記のようにゼロレジスタは、各ビット線
をプリチャージし所定のワード線を選択することによ
り、レジスタセルが保持しているデータの如何に関わら
ず、所定の固定値を出力させることができるものであ
る。
をプリチャージし所定のワード線を選択することによ
り、レジスタセルが保持しているデータの如何に関わら
ず、所定の固定値を出力させることができるものであ
る。
【００１５】
【発明が解決しようとする課題】しかしながら上記に示
すゼロレジスタでは次に示す問題点がある。すなわち図
２に示すような回路では、レジスタセルに書き込みを行
う際に、ビット線Ｂからの出力がＨｉでＷB1がＨｉの場
合は、Ｑ9 がオンしているため固定値セルのＧＮＤにビ
ット線Ｂからの貫通電流が流れてしまう。さらに、各ビ
ット線がチャージされた状態で、固定値セルにアクセス
を行うためにＷA1またはＷB2をＨｉとしＱ7 とＱ8 をオ
ンさせた場合、プリチャージされていたビット線ＡとＢ
の電位は固定値セルのＧＮＤにディスチャージされてし
まうことになる。
すゼロレジスタでは次に示す問題点がある。すなわち図
２に示すような回路では、レジスタセルに書き込みを行
う際に、ビット線Ｂからの出力がＨｉでＷB1がＨｉの場
合は、Ｑ9 がオンしているため固定値セルのＧＮＤにビ
ット線Ｂからの貫通電流が流れてしまう。さらに、各ビ
ット線がチャージされた状態で、固定値セルにアクセス
を行うためにＷA1またはＷB2をＨｉとしＱ7 とＱ8 をオ
ンさせた場合、プリチャージされていたビット線ＡとＢ
の電位は固定値セルのＧＮＤにディスチャージされてし
まうことになる。
【００１６】また図２に示すような回路においては、図
１に示す回路のようにセル内のＧＮＤにビット線から貫
通電流が流れるということはないが、各ビット線がプリ
チャージされた状態で、固定値セルにアクセスを行うた
めにＷB1をＨｉとしＱ4 をオンさせてた場合、プリチャ
ージされていたビット線Ｂの電位は固定値セルのＧＮＤ
にディスチャージされてしまうことになる。
１に示す回路のようにセル内のＧＮＤにビット線から貫
通電流が流れるということはないが、各ビット線がプリ
チャージされた状態で、固定値セルにアクセスを行うた
めにＷB1をＨｉとしＱ4 をオンさせてた場合、プリチャ
ージされていたビット線Ｂの電位は固定値セルのＧＮＤ
にディスチャージされてしまうことになる。
【００１７】従って従来のゼロレジスタにおいては、ビ
ット線からセルへ流れる貫通電流や、プリチャージされ
たビット線がディスチャージされる等、電力を無駄に消
費してしまう場合があった。
ット線からセルへ流れる貫通電流や、プリチャージされ
たビット線がディスチャージされる等、電力を無駄に消
費してしまう場合があった。
【００１８】本発明は上記の問題点を鑑み、ビット線か
らセルへ流れる貫通電流が生じることなく、またプリチ
ャージされたビット線の電位をゼロレジスタの出力とし
て利用することにより、電力の無駄な消費を抑制した低
電力で動作するゼロレジスタを提供することを目的とす
る。さらに固定値セルを物理的に削除し、固定値セルへ
のワード線及び固定値セルのためのスペースを削減し、
チップ内におけるゼロレジスタの占有面積を削減するこ
とを目的とする。
らセルへ流れる貫通電流が生じることなく、またプリチ
ャージされたビット線の電位をゼロレジスタの出力とし
て利用することにより、電力の無駄な消費を抑制した低
電力で動作するゼロレジスタを提供することを目的とす
る。さらに固定値セルを物理的に削除し、固定値セルへ
のワード線及び固定値セルのためのスペースを削減し、
チップ内におけるゼロレジスタの占有面積を削減するこ
とを目的とする。
【００１９】
【課題を解決するための手段】本発明のレジスタにおい
ては、上記の目的を達成するために、第一及び第二ビッ
ト線と、前記第一及び第二ビット線を所定の電位に充電
するプリチャージ回路と、所定のデータを保持するフリ
ップフロップと、前記フリップフロップに前記所定のデ
ータを入力するデータ入力手段と、前記フリップフロッ
プの一端にゲートが接続され一端が前記第一ビット線に
接続された第一トランジスタと、前記フリップフロップ
の一端にゲートが接続され一端が前記第二ビット線に接
続された第二トランジスタと、ゲートが第一ワード線に
接続され一端が前記第一トランジスタの他端に他端が所
定電位に接続された第三トランジスタと、ゲートが第二
ワード線に接続され一端が前記第二トランジスタの他端
に他端が所定電位に接続された第四トランジスタと、前
記第一及び第二ビット線に接続された電位を反転させる
電位反転手段とを有することを特徴とする。
ては、上記の目的を達成するために、第一及び第二ビッ
ト線と、前記第一及び第二ビット線を所定の電位に充電
するプリチャージ回路と、所定のデータを保持するフリ
ップフロップと、前記フリップフロップに前記所定のデ
ータを入力するデータ入力手段と、前記フリップフロッ
プの一端にゲートが接続され一端が前記第一ビット線に
接続された第一トランジスタと、前記フリップフロップ
の一端にゲートが接続され一端が前記第二ビット線に接
続された第二トランジスタと、ゲートが第一ワード線に
接続され一端が前記第一トランジスタの他端に他端が所
定電位に接続された第三トランジスタと、ゲートが第二
ワード線に接続され一端が前記第二トランジスタの他端
に他端が所定電位に接続された第四トランジスタと、前
記第一及び第二ビット線に接続された電位を反転させる
電位反転手段とを有することを特徴とする。
【００２０】
【作用】本発明のゼロレジスタによれば、ビット線にチ
ャージされた電荷を無駄に消費することなく、また固定
値セルへの貫通電流を防ぐことができ、さらにワード線
の配線スペースや固定値セルのためのスペースを削減す
ることができ、チップ内におけるゼロレジスタの占有面
積を削減することができる。
ャージされた電荷を無駄に消費することなく、また固定
値セルへの貫通電流を防ぐことができ、さらにワード線
の配線スペースや固定値セルのためのスペースを削減す
ることができ、チップ内におけるゼロレジスタの占有面
積を削減することができる。
【００２１】
【実施例】本発明の実施例について以下図１を参照して
説明する。本発明のゼロレジスタは３ポート型のメモリ
ーセルであり、ＡとＢはそれぞれ独立したリード用のビ
ット線、Ｃと／Ｃは相補関係にあるライト用のビット線
である。
説明する。本発明のゼロレジスタは３ポート型のメモリ
ーセルであり、ＡとＢはそれぞれ独立したリード用のビ
ット線、Ｃと／Ｃは相補関係にあるライト用のビット線
である。
【００２２】このゼロレジスタのプリチャージ回路１１
は、ゲートがプリチャージ信号線ＰＲＥに接続され、一
端がビット線ＡまたはＢに接続され、他端が電源に接続
されたＰチャネル型ＭＯＳトランジスタＱ1 とＱ2 とを
有している。
は、ゲートがプリチャージ信号線ＰＲＥに接続され、一
端がビット線ＡまたはＢに接続され、他端が電源に接続
されたＰチャネル型ＭＯＳトランジスタＱ1 とＱ2 とを
有している。
【００２３】従来のゼロレジスタでは、プリチャージ回
路の次段に固定値セルを有しているが、本発明において
はこの固定値セルを物理的に削除し、レジスタセルとビ
ット線に接続されたインバータにその役目を追わせるも
のである。従ってプリチャージ回路の次段には、レジス
タセルが接続された構成となっている。
路の次段に固定値セルを有しているが、本発明において
はこの固定値セルを物理的に削除し、レジスタセルとビ
ット線に接続されたインバータにその役目を追わせるも
のである。従ってプリチャージ回路の次段には、レジス
タセルが接続された構成となっている。
【００２４】次に本発明におけるレジスタセル１２の回
路の構成について説明する。このレジスタセル１２はデ
ータを保持するフリップフロップ１３と、ゲートがワー
ド線ＷC に接続され、一端がビット線Ｃに接続され、他
端がフリップフロップ１３の正転に接続されたＮチャネ
ル型ＭＯＳトランジスタＱ3 と、ゲートがワード線ＷC
に接続され、一端がビット線／Ｃに接続され、他端がフ
リップフロップ１３の反転に接続されたＮチャネル型Ｍ
ＯＳトランジスタＱ4 と、ゲートがフリップフロップ１
３の正転に接続され、一端がビット線Ａに接続されたＮ
チャネル型ＭＯＳトランジスタＱ5 と、ゲートがフリッ
プフロップ１３の正転に接続され、一端がビット線Ｂに
接続されたＮチャネル型ＭＯＳトランジスタＱ6 と、ゲ
ートがワード線ＷA に接続され、一端がＱ5 の他端に接
続され、他端がＧＮＤに接続されたＮチャネル型ＭＯＳ
トランジスタＱ7 と、ゲートがワード線ＷB に接続さ
れ、一端がＱ6 の他端に接続され、他端がＧＮＤに接続
されたＮチャネル型ＭＯＳトランジスタＱ8 とを有して
いる。またビット線Ａの出力端にはインバータ１４が接
続され、ビット線Ｂの出力端にはインバータ１５が接続
されている。
路の構成について説明する。このレジスタセル１２はデ
ータを保持するフリップフロップ１３と、ゲートがワー
ド線ＷC に接続され、一端がビット線Ｃに接続され、他
端がフリップフロップ１３の正転に接続されたＮチャネ
ル型ＭＯＳトランジスタＱ3 と、ゲートがワード線ＷC
に接続され、一端がビット線／Ｃに接続され、他端がフ
リップフロップ１３の反転に接続されたＮチャネル型Ｍ
ＯＳトランジスタＱ4 と、ゲートがフリップフロップ１
３の正転に接続され、一端がビット線Ａに接続されたＮ
チャネル型ＭＯＳトランジスタＱ5 と、ゲートがフリッ
プフロップ１３の正転に接続され、一端がビット線Ｂに
接続されたＮチャネル型ＭＯＳトランジスタＱ6 と、ゲ
ートがワード線ＷA に接続され、一端がＱ5 の他端に接
続され、他端がＧＮＤに接続されたＮチャネル型ＭＯＳ
トランジスタＱ7 と、ゲートがワード線ＷB に接続さ
れ、一端がＱ6 の他端に接続され、他端がＧＮＤに接続
されたＮチャネル型ＭＯＳトランジスタＱ8 とを有して
いる。またビット線Ａの出力端にはインバータ１４が接
続され、ビット線Ｂの出力端にはインバータ１５が接続
されている。
【００２５】次に図１に示す本発明のゼロレジスタの動
作について説明する。はじめにＷCがＨｉとなりＱ3 と
Ｑ4 がオンすることにより、ビット線Ｃと／Ｃより出力
されたデータが、フリップフロップ１３に書き込みさ
れ、フリップフロップ１３がデータを保持した状態とな
る。データの書き込みが終了した時点でＷC の出力をＬ
ｏに戻す。
作について説明する。はじめにＷCがＨｉとなりＱ3 と
Ｑ4 がオンすることにより、ビット線Ｃと／Ｃより出力
されたデータが、フリップフロップ１３に書き込みさ
れ、フリップフロップ１３がデータを保持した状態とな
る。データの書き込みが終了した時点でＷC の出力をＬ
ｏに戻す。
【００２６】レジスタセルのデータを読み出す場合に
は、フリップフロップ１３の正転がＬｏを保持している
場合は、Ｑ5 とＱ6 はオフするので、ビット線ＡとＢに
はプリチャージされた状態のままとなるが、この出力は
インバータ１４、１５によって反転されＬｏが出力され
る。またフリップフロップ１３の正転がＨｉを保持して
いる場合は、Ｑ5 とＱ6 はオンする。この際ＷA とＷB
を任意に設定することにより、フリップフロップ１３の
保持しているデータに対応したデータがビット線ＡとＢ
に出力される。
は、フリップフロップ１３の正転がＬｏを保持している
場合は、Ｑ5 とＱ6 はオフするので、ビット線ＡとＢに
はプリチャージされた状態のままとなるが、この出力は
インバータ１４、１５によって反転されＬｏが出力され
る。またフリップフロップ１３の正転がＨｉを保持して
いる場合は、Ｑ5 とＱ6 はオンする。この際ＷA とＷB
を任意に設定することにより、フリップフロップ１３の
保持しているデータに対応したデータがビット線ＡとＢ
に出力される。
【００２７】ビット線ＡとＢにＬｏを出力させたい場
合、すなわち従来のゼロレジスタにおいては固定値セル
にアクセスを行って、ビット線に固定値を出力させる場
合には、本回路においては、いずれのワード線もＨｉと
せず、ビット線にチャージされた電位をインバータ１
４、Ｉｎｖ2 １５によって反転させることにより、ビッ
ト線よりＬｏを出力させることができる。
合、すなわち従来のゼロレジスタにおいては固定値セル
にアクセスを行って、ビット線に固定値を出力させる場
合には、本回路においては、いずれのワード線もＨｉと
せず、ビット線にチャージされた電位をインバータ１
４、Ｉｎｖ2 １５によって反転させることにより、ビッ
ト線よりＬｏを出力させることができる。
【００２８】すなわちビット線に固定値を出力する際に
は、従来ではビット線にチャージされていた電位を、ビ
ット線にＬｏを出力させるためにディスチャージしてい
たが、本発明による回路では、ビット線に固定値を出力
する際には、プリチャージによって蓄えられたビット線
の電荷を利用し、インバータの働きによりＬｏを出力さ
せることができるので、ビット線に蓄えられた電荷をＧ
ＮＤに流すこと等がなく、無駄に消費することなく、ビ
ット線に固定値を出力することができる。
は、従来ではビット線にチャージされていた電位を、ビ
ット線にＬｏを出力させるためにディスチャージしてい
たが、本発明による回路では、ビット線に固定値を出力
する際には、プリチャージによって蓄えられたビット線
の電荷を利用し、インバータの働きによりＬｏを出力さ
せることができるので、ビット線に蓄えられた電荷をＧ
ＮＤに流すこと等がなく、無駄に消費することなく、ビ
ット線に固定値を出力することができる。
【００２９】以上のように本発明によるゼロレジスタに
よれば、ビット線にチャージされた電荷を無駄に消費す
ることなく、ビット線に固定値を出力させることがで
き、さらに従来用いられていた固定値セルを物理的に排
除することができるので、従来問題となっていたレジス
タセルへの書き込み時に起こる固定値セルへ流れる貫通
電流も生じることがない。また固定値セルへのワード線
も必要なくなるため、ワード線の配線スペースや固定値
セルのためのスペースを削減することができ、ゼロレジ
スタの占有面積を削減することができる。
よれば、ビット線にチャージされた電荷を無駄に消費す
ることなく、ビット線に固定値を出力させることがで
き、さらに従来用いられていた固定値セルを物理的に排
除することができるので、従来問題となっていたレジス
タセルへの書き込み時に起こる固定値セルへ流れる貫通
電流も生じることがない。また固定値セルへのワード線
も必要なくなるため、ワード線の配線スペースや固定値
セルのためのスペースを削減することができ、ゼロレジ
スタの占有面積を削減することができる。
【００３０】
【発明の効果】本発明のゼロレジスタによれば、ビット
線にチャージされた電荷を無駄に消費することなく、ま
た固定値セルへの貫通電流を防ぐことができ、さらにワ
ード線の配線スペースや固定値セルのためのスペースを
削減することができ、チップ内におけるゼロレジスタの
占有面積を削減することができる。
線にチャージされた電荷を無駄に消費することなく、ま
た固定値セルへの貫通電流を防ぐことができ、さらにワ
ード線の配線スペースや固定値セルのためのスペースを
削減することができ、チップ内におけるゼロレジスタの
占有面積を削減することができる。
【図１】本発明の実施例のゼロレジスタ回路図。
【図２】従来のゼロレジスタ回路図。
【図３】従来のゼロレジスタ回路図。
１１、２１、３１ プリチャージ回路 １２、２３、３３ レジスタセル １３、２４、３４ フリップフロップ １４、１５、３５ インバータ ２２、３２ 固定値セル
Claims (3)
- 【請求項１】 ビット線と、 前記ビット線を所定の電位に充電するプリチャージ回路
と、 所定のデータを保持するフリップフロップと、 前記フリップフロップに前記所定のデータを入力するデ
ータ入力手段と、 前記フリップフロップの一端が保持するデータとワード
線のデータに応じて前記ビット線に出力するデータ出力
手段と、 前記ビット線の電位を反転させるための電位反転手段と
を有することを特徴とするレジスタ。 - 【請求項２】 第一及び第二ビット線と、 前記第一及び第二ビット線を所定の電位に充電するプリ
チャージ回路と、 所定のデータを保持するフリップフロップと、 前記フリップフロップに前記所定のデータを入力するデ
ータ入力手段と、 前記フリップフロップの一端にゲートが接続され、一端
が前記第一ビット線に接続された第一トランジスタと、 前記フリップフロップの一端にゲートが接続され、一端
が前記第二ビット線に接続された第二トランジスタと、 ゲートが第一ワード線に接続され、一端が前記第一トラ
ンジスタの他端に、他端が所定電位に接続された第三ト
ランジスタと、 ゲートが第二ワード線に接続され、一端が前記第二トラ
ンジスタの他端に、他端が所定電位に接続された第四ト
ランジスタと、 前記第一及び第二ビット線に接続された電位を反転させ
る電位反転手段とを有することを特徴とするレジスタ。 - 【請求項３】 データを出力するビット線と、 第一データを保持するフリップフロップと、 このフリップフロップに第一データを入力するデータ入
力手段と、 前記フリップフロップの保持する前記第一データを前記
ビット線に出力させるデータ出力手段と、 前記ビット線を所定電位に充電するプリチャージ回路
と、 前記ビット線に固有の第三データを出力させる固定値出
力手段とを有するレジスタにおいて、 前記ビット線は電位を反転させる電位反転手段を有し、
前記ビット線の前記所定電位が反転された電位を前記第
三データとして出力することを特徴とするレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276257A JPH08138380A (ja) | 1994-11-10 | 1994-11-10 | レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276257A JPH08138380A (ja) | 1994-11-10 | 1994-11-10 | レジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08138380A true JPH08138380A (ja) | 1996-05-31 |
Family
ID=17566913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276257A Pending JPH08138380A (ja) | 1994-11-10 | 1994-11-10 | レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08138380A (ja) |
-
1994
- 1994-11-10 JP JP6276257A patent/JPH08138380A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |