JPH08116050A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH08116050A JPH08116050A JP25330794A JP25330794A JPH08116050A JP H08116050 A JPH08116050 A JP H08116050A JP 25330794 A JP25330794 A JP 25330794A JP 25330794 A JP25330794 A JP 25330794A JP H08116050 A JPH08116050 A JP H08116050A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【目的】 １回のイオン注入によりＬＤＤ構造を形成す
ることができる半導体素子の製造方法を提供する。 【構成】 素子分離領域２およびゲート電極３が形成さ
れた半導体基板１を用意する工程と、前記半導体基板１
上にＳＯＧ膜４を形成する工程と、このＳＯＧ膜４をエ
ッチングしてゲート電極３の側面から素子分離領域２に
向かって延びる凹曲面状のサイドウォール６を形成する
工程と、Ａｓイオンを注入して拡散層７を形成する工程
とを有するものである。これによれば、凹曲面状のサイ
ドウォール６によって、１回のイオン注入でＬＤＤ構造
を有する半導体素子を製造することができる。
ることができる半導体素子の製造方法を提供する。 【構成】 素子分離領域２およびゲート電極３が形成さ
れた半導体基板１を用意する工程と、前記半導体基板１
上にＳＯＧ膜４を形成する工程と、このＳＯＧ膜４をエ
ッチングしてゲート電極３の側面から素子分離領域２に
向かって延びる凹曲面状のサイドウォール６を形成する
工程と、Ａｓイオンを注入して拡散層７を形成する工程
とを有するものである。これによれば、凹曲面状のサイ
ドウォール６によって、１回のイオン注入でＬＤＤ構造
を有する半導体素子を製造することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造に適用して有効な技術に関する。
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造に適用して有効な技術に関する。
【０００２】
【従来の技術】ゲート電圧により電流の制御を行うＭＯ
Ｓトランジスタにおいては、ゲート電極近傍の高電界中
のホットエレクトロンによるＶTH（しきい値電圧）の変
動や相互コンダクタンスの劣化などを防止して高信頼性
を有する半導体素子を得るために、電界を緩和させるこ
とが必要になる。電界が最大になる部位は、ゲート電極
近傍に位置する半導体基板とドレイン領域との接合面の
ところにあり、その値は、イオン注入された不純物の濃
度分布の変化が急峻なほど大きくなる。したがって、電
界を緩和するためには、ゲート電極付近の濃度が低くな
るように不純物を注入することが要求される。
Ｓトランジスタにおいては、ゲート電極近傍の高電界中
のホットエレクトロンによるＶTH（しきい値電圧）の変
動や相互コンダクタンスの劣化などを防止して高信頼性
を有する半導体素子を得るために、電界を緩和させるこ
とが必要になる。電界が最大になる部位は、ゲート電極
近傍に位置する半導体基板とドレイン領域との接合面の
ところにあり、その値は、イオン注入された不純物の濃
度分布の変化が急峻なほど大きくなる。したがって、電
界を緩和するためには、ゲート電極付近の濃度が低くな
るように不純物を注入することが要求される。
【０００３】そして、このような要求を満たすものとし
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和５９年１１月３０日発行）Ｐ４００〜Ｐ４０１に
記載されているように、ＬＤＤ(Lightly Doped Drain)
構造を有するＭＯＳトランジスタが知られている。
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和５９年１１月３０日発行）Ｐ４００〜Ｐ４０１に
記載されているように、ＬＤＤ(Lightly Doped Drain)
構造を有するＭＯＳトランジスタが知られている。
【０００４】ここで、従来のＬＤＤ構造のＭＯＳトラン
ジスタの製造方法を図３に示す。この製造方法によれ
ば、図３（ａ）に示すように、先ず、素子分離領域２２
やゲート電極２３などが形成された、たとえばｐ形シリ
コン基板などの半導体基板２１を用意し、この半導体基
板２１にＰ（リン）などの低濃度イオンを注入してｎ-
拡散層２７ａを形成する（図３（ｂ））。次に、ＣＶＤ
技術によって半導体基板２１上にシリコン酸化膜２４を
形成し（図３（ｃ））、異方性のエッチングによってゲ
ート電極２３の側面にサイドウォール２６を作る（図３
（ｄ））。そして、Ａｓ（ヒ素）などの高濃度イオンを
注入してｎ+ 拡散層２７ｂを形成し、ゲート電極２３に
近づくにしたがってイオン濃度が低くなったソース・ド
レイン領域２５ａ，２５ｂを作り上げる（図３（ｅ））
というものである。
ジスタの製造方法を図３に示す。この製造方法によれ
ば、図３（ａ）に示すように、先ず、素子分離領域２２
やゲート電極２３などが形成された、たとえばｐ形シリ
コン基板などの半導体基板２１を用意し、この半導体基
板２１にＰ（リン）などの低濃度イオンを注入してｎ-
拡散層２７ａを形成する（図３（ｂ））。次に、ＣＶＤ
技術によって半導体基板２１上にシリコン酸化膜２４を
形成し（図３（ｃ））、異方性のエッチングによってゲ
ート電極２３の側面にサイドウォール２６を作る（図３
（ｄ））。そして、Ａｓ（ヒ素）などの高濃度イオンを
注入してｎ+ 拡散層２７ｂを形成し、ゲート電極２３に
近づくにしたがってイオン濃度が低くなったソース・ド
レイン領域２５ａ，２５ｂを作り上げる（図３（ｅ））
というものである。
【０００５】
【発明が解決しようとする課題】しかし、前記した技術
によれば、ＬＤＤ構造を形成するためには、ｎ- 拡散層
２７ａを形成するための低濃度イオンを注入する工程
と、ｎ+ 拡散層２７ｂを形成するための高濃度イオンを
注入する工程との、２つのイオン注入工程が必要にな
る。したがって、ＬＤＤ構造の半導体素子を得るために
は、通常の半導体素子よりも工程数が増加するという問
題点がある。
によれば、ＬＤＤ構造を形成するためには、ｎ- 拡散層
２７ａを形成するための低濃度イオンを注入する工程
と、ｎ+ 拡散層２７ｂを形成するための高濃度イオンを
注入する工程との、２つのイオン注入工程が必要にな
る。したがって、ＬＤＤ構造の半導体素子を得るために
は、通常の半導体素子よりも工程数が増加するという問
題点がある。
【０００６】そこで、本発明の目的は、１回のイオン注
入によりＬＤＤ構造を形成することができる半導体素子
の製造技術を提供することにある。
入によりＬＤＤ構造を形成することができる半導体素子
の製造技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【０００９】すなわち、本発明による半導体素子の製造
方法は、素子分離領域およびゲート電極が形成された半
導体基板を用意する工程と、前記半導体基板上に流動性
を有するシリコン絶縁膜を形成する工程と、シリコン絶
縁膜をエッチングし、ゲート電極の側面から素子分離領
域に向かって延びる凹曲面状のサイドウォールを形成す
る工程と、所定のイオンを注入して拡散層を形成する工
程とを有するものである。
方法は、素子分離領域およびゲート電極が形成された半
導体基板を用意する工程と、前記半導体基板上に流動性
を有するシリコン絶縁膜を形成する工程と、シリコン絶
縁膜をエッチングし、ゲート電極の側面から素子分離領
域に向かって延びる凹曲面状のサイドウォールを形成す
る工程と、所定のイオンを注入して拡散層を形成する工
程とを有するものである。
【００１０】この場合、前記したシリコン絶縁膜は、Ｓ
ｉ−Ｏ結合を含む有機溶液を前記半導体基板上に塗布
し、これに熱処理を施して形成されたＳＯＧ膜とするこ
とができる。
ｉ−Ｏ結合を含む有機溶液を前記半導体基板上に塗布
し、これに熱処理を施して形成されたＳＯＧ膜とするこ
とができる。
【００１１】また、前記したシリコン絶縁膜は、たとえ
ばリンまたはホウ素の少なくともいずれか一つの元素が
含まれたドープドオキサイドを加えながら化学気相成長
法によって形成されたＰＳＧ膜、ＢＳＧ膜またはＢＰＳ
Ｇ膜などとすることができる。
ばリンまたはホウ素の少なくともいずれか一つの元素が
含まれたドープドオキサイドを加えながら化学気相成長
法によって形成されたＰＳＧ膜、ＢＳＧ膜またはＢＰＳ
Ｇ膜などとすることができる。
【００１２】さらに、前記したシリコン絶縁膜は、オゾ
ンまたは水蒸気とＴＥＯＳとを減圧下で反応させ、これ
に熱処理を施して形成されたＴＥＯＳ膜とすることがで
きる。
ンまたは水蒸気とＴＥＯＳとを減圧下で反応させ、これ
に熱処理を施して形成されたＴＥＯＳ膜とすることがで
きる。
【００１３】
【作用】上記した手段によれば、流動性を有するシリコ
ン絶縁膜を半導体基板上に形成してエッチングすること
で、ゲート電極の側面から素子分離領域に向かって延び
る凹曲面状のサイドウォールが形成される。そして、こ
れにイオンを注入することによって、形成される拡散層
の濃度分布は、ゲート電極に近づくにしたがってなだら
かに低くなったものになる。
ン絶縁膜を半導体基板上に形成してエッチングすること
で、ゲート電極の側面から素子分離領域に向かって延び
る凹曲面状のサイドウォールが形成される。そして、こ
れにイオンを注入することによって、形成される拡散層
の濃度分布は、ゲート電極に近づくにしたがってなだら
かに低くなったものになる。
【００１４】したがって、１回のイオン注入によって形
成される拡散層によってＬＤＤ構造を有する半導体素子
を製造することが可能になり、低コストで高信頼性を有
する半導体素子を製造することができる。
成される拡散層によってＬＤＤ構造を有する半導体素子
を製造することが可能になり、低コストで高信頼性を有
する半導体素子を製造することができる。
【００１５】
【実施例】以下、本発明の実施例を、図面に基づいて詳
細に説明する。
細に説明する。
【００１６】（実施例１）図１は本発明の一実施例であ
る半導体素子の製造方法を示す説明図である。
る半導体素子の製造方法を示す説明図である。
【００１７】本実施例による半導体素子は、たとえばｐ
形シリコン基板である半導体基板１上に形成されたＬＤ
Ｄ構造を有するｎＭＯＳトランジスタである。なお、ｎ
形シリコン基板上にｐＭＯＳトランジスタを形成するよ
うにしてもよい。
形シリコン基板である半導体基板１上に形成されたＬＤ
Ｄ構造を有するｎＭＯＳトランジスタである。なお、ｎ
形シリコン基板上にｐＭＯＳトランジスタを形成するよ
うにしてもよい。
【００１８】本実施例による半導体素子の製造方法は、
先ず、図１（ａ）に示すように、熱処理により生成され
たシリコン酸化膜からなる素子分離領域２が形成され、
ＨＣｌ酸化により図示しないゲート酸化膜が形成され、
ゲート電極３を形成する多結晶シリコン３ａとシリコン
酸化膜３ｂが形成された半導体基板１を用意するもので
ある。なお、図示されていないが、半導体基板１には、
ゲート電圧のＶTH（しきい値）を制御するためにＢ（ホ
ウ素）のイオンが注入されている。
先ず、図１（ａ）に示すように、熱処理により生成され
たシリコン酸化膜からなる素子分離領域２が形成され、
ＨＣｌ酸化により図示しないゲート酸化膜が形成され、
ゲート電極３を形成する多結晶シリコン３ａとシリコン
酸化膜３ｂが形成された半導体基板１を用意するもので
ある。なお、図示されていないが、半導体基板１には、
ゲート電圧のＶTH（しきい値）を制御するためにＢ（ホ
ウ素）のイオンが注入されている。
【００１９】このような半導体基板１を用意した後、図
１（ｂ）に示すように、たとえばＳＯＧ(Spin On Glas
s) 膜（シリコン絶縁膜）４を全面に形成する。すなわ
ち、Ｓｉ−Ｏ結合を含む有機溶液を半導体基板１上に塗
布して熱処理を施すことにより、流動性を有する、換言
すれば、粘性の小さなＳＯＧ膜４を形成するものであ
る。したがって、このＳＯＧ膜４は、その表面は滑らか
な凹曲面であり、段差表面の凸部（たとえば、ゲート電
極３上や素子分離領域２上）には薄く、凹部（たとえ
ば、ソース・ドレイン領域５ａ，５ｂ上）には厚く形成
されている。
１（ｂ）に示すように、たとえばＳＯＧ(Spin On Glas
s) 膜（シリコン絶縁膜）４を全面に形成する。すなわ
ち、Ｓｉ−Ｏ結合を含む有機溶液を半導体基板１上に塗
布して熱処理を施すことにより、流動性を有する、換言
すれば、粘性の小さなＳＯＧ膜４を形成するものであ
る。したがって、このＳＯＧ膜４は、その表面は滑らか
な凹曲面であり、段差表面の凸部（たとえば、ゲート電
極３上や素子分離領域２上）には薄く、凹部（たとえ
ば、ソース・ドレイン領域５ａ，５ｂ上）には厚く形成
されている。
【００２０】図１（ｃ）に示すように、次の工程におい
ては、図１（ｂ）の工程において形成されたＳＯＧ膜４
を所定の部分が残るように等方的にエッチングする。前
記のように流動性を有するＳＯＧ膜４を等方的にエッチ
ングすると、図示するように、ゲート電極３の側面から
素子分離領域２に向かって延びる凹曲面状のサイドウォ
ール６が形成される。
ては、図１（ｂ）の工程において形成されたＳＯＧ膜４
を所定の部分が残るように等方的にエッチングする。前
記のように流動性を有するＳＯＧ膜４を等方的にエッチ
ングすると、図示するように、ゲート電極３の側面から
素子分離領域２に向かって延びる凹曲面状のサイドウォ
ール６が形成される。
【００２１】そして、図１（ｄ）に示すように、ｎ形の
拡散層７を形成するために、たとえばＡｓ（ヒ素）の高
濃度イオンを注入する。ここで、インプラスルー膜とし
てのサイドウォール６は前記のような凹曲面状となって
いるので、形成される拡散層７の濃度分布は、素子分離
領域２側が高くゲート電極３に近づくにしたがってなだ
らかに低くなったものになる。すなわち、１回のイオン
注入によって形成される拡散層７によってＬＤＤ構造を
有するｎＭＯＳトランジスタが製造されることになる。
拡散層７を形成するために、たとえばＡｓ（ヒ素）の高
濃度イオンを注入する。ここで、インプラスルー膜とし
てのサイドウォール６は前記のような凹曲面状となって
いるので、形成される拡散層７の濃度分布は、素子分離
領域２側が高くゲート電極３に近づくにしたがってなだ
らかに低くなったものになる。すなわち、１回のイオン
注入によって形成される拡散層７によってＬＤＤ構造を
有するｎＭＯＳトランジスタが製造されることになる。
【００２２】このように、本実施例に示す半導体素子の
製造方法によれば、不純物の濃度分布をなだらかにして
ゲート電極３の近傍における電界を緩和するＬＤＤ構造
の半導体素子が１回のイオン注入工程で形成されるの
で、従来の方法に比べて工程数の削減が可能になる。
製造方法によれば、不純物の濃度分布をなだらかにして
ゲート電極３の近傍における電界を緩和するＬＤＤ構造
の半導体素子が１回のイオン注入工程で形成されるの
で、従来の方法に比べて工程数の削減が可能になる。
【００２３】（実施例２）図２は本発明の他の実施例で
ある半導体素子の製造方法を示す説明図である。
ある半導体素子の製造方法を示す説明図である。
【００２４】本実施例による半導体素子は、ゲート電極
１３が多結晶シリコン１３ａのみで形成されている点で
前記した実施例１の半導体素子と異なっている。その他
の点では実施例１に示すものと同一であり、したがっ
て、同一の部分には同一の符号が付されている。
１３が多結晶シリコン１３ａのみで形成されている点で
前記した実施例１の半導体素子と異なっている。その他
の点では実施例１に示すものと同一であり、したがっ
て、同一の部分には同一の符号が付されている。
【００２５】このように、ゲート電極１３が多結晶シリ
コン１３ａのみで形成された半導体基板１を用意して
（図２（ａ））、これにＳＯＧ膜（シリコン絶縁膜）４
を形成し（図２（ｂ））、該ＳＯＧ膜４を等方的にエッ
チングしてゲート電極１３の側面から素子分離領域２に
向かって延びる凹曲面形状のサイドウォール６を形成し
（図２（ｃ））、Ａｓなどの高濃度イオンを注入してｎ
形の拡散層を形成することによっても（図２（ｄ））、
ＬＤＤ構造の半導体素子が１回のイオン注入工程で形成
されるので工程数の削減を図ることが可能になる。
コン１３ａのみで形成された半導体基板１を用意して
（図２（ａ））、これにＳＯＧ膜（シリコン絶縁膜）４
を形成し（図２（ｂ））、該ＳＯＧ膜４を等方的にエッ
チングしてゲート電極１３の側面から素子分離領域２に
向かって延びる凹曲面形状のサイドウォール６を形成し
（図２（ｃ））、Ａｓなどの高濃度イオンを注入してｎ
形の拡散層を形成することによっても（図２（ｄ））、
ＬＤＤ構造の半導体素子が１回のイオン注入工程で形成
されるので工程数の削減を図ることが可能になる。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２７】たとえば、本実施例においては、シリコン
絶縁膜としてＳＯＧ膜４が形成されているが、これに限
定されるものではなく、流動性を有して表面が滑らかな
凹曲面になるものであれば、種々のシリコン絶縁膜を形
成することが可能である。
絶縁膜としてＳＯＧ膜４が形成されているが、これに限
定されるものではなく、流動性を有して表面が滑らかな
凹曲面になるものであれば、種々のシリコン絶縁膜を形
成することが可能である。
【００２８】一例を示せば、所定のドープドオキサイド
を加えながら化学気相成長法によってシリコン絶縁膜を
形成することができる。この場合、リンまたはホウ素の
少なくともいずれか一つの元素が含まれたドープドオキ
サイドとすることができ、したがって、形成されたシリ
コン絶縁膜は、ＰＳＧ(Phospho Silicate Glass)膜、Ｂ
ＳＧ(Boro Silicate Glass) 膜またはＢＰＳＧ(Boro Ph
ospho Silicate Glass) 膜となる。他にも、オゾンまた
は水蒸気とＴＥＯＳとを減圧下で反応させ、これに熱処
理を施して形成されたＴＥＯＳ(tetra-ethyl-ortho-sil
icate)膜をシリコン絶縁膜としてもよい。
を加えながら化学気相成長法によってシリコン絶縁膜を
形成することができる。この場合、リンまたはホウ素の
少なくともいずれか一つの元素が含まれたドープドオキ
サイドとすることができ、したがって、形成されたシリ
コン絶縁膜は、ＰＳＧ(Phospho Silicate Glass)膜、Ｂ
ＳＧ(Boro Silicate Glass) 膜またはＢＰＳＧ(Boro Ph
ospho Silicate Glass) 膜となる。他にも、オゾンまた
は水蒸気とＴＥＯＳとを減圧下で反応させ、これに熱処
理を施して形成されたＴＥＯＳ(tetra-ethyl-ortho-sil
icate)膜をシリコン絶縁膜としてもよい。
【００２９】また、ゲート電極３，１３についても前記
実施例に限定されるものではなく、Ａｌ（アルミニウ
ム）などのような種々の金属で形成することも可能であ
る。
実施例に限定されるものではなく、Ａｌ（アルミニウ
ム）などのような種々の金属で形成することも可能であ
る。
【００３０】なお、注入されるイオンについても、前記
実施例に限定されるものではなく種々のものを用いるこ
とができる。たとえばｎＭＯＳトランジスタに対しては
Ｐなどを、ｐＭＯＳトランジスタに対してはＢやＢＦ2
などを用いることが可能である。
実施例に限定されるものではなく種々のものを用いるこ
とができる。たとえばｎＭＯＳトランジスタに対しては
Ｐなどを、ｐＭＯＳトランジスタに対してはＢやＢＦ2
などを用いることが可能である。
【００３１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００３２】(1).すなわち、本発明による半導体素子の
製造技術によれば、流動性を有するシリコン絶縁膜を半
導体基板上に形成し、これをエッチングすることによっ
て、ゲート電極の側面から素子分離領域に向かって延び
る凹曲面状のサイドウォールが形成される。そして、こ
のようにした半導体基板にイオン注入することによっ
て、形成される拡散層の濃度分布は、ゲート電極に近づ
くにしたがってなだらかに低くなったものになる。よっ
て、１回のイオン注入によって形成される拡散層によっ
てＬＤＤ構造を有する半導体素子を製造することが可能
になる。
製造技術によれば、流動性を有するシリコン絶縁膜を半
導体基板上に形成し、これをエッチングすることによっ
て、ゲート電極の側面から素子分離領域に向かって延び
る凹曲面状のサイドウォールが形成される。そして、こ
のようにした半導体基板にイオン注入することによっ
て、形成される拡散層の濃度分布は、ゲート電極に近づ
くにしたがってなだらかに低くなったものになる。よっ
て、１回のイオン注入によって形成される拡散層によっ
てＬＤＤ構造を有する半導体素子を製造することが可能
になる。
【００３３】(2).したがって、不純物の濃度分布をなだ
らかにしてゲート電極の近傍における電界を緩和するＬ
ＤＤ構造の半導体素子が１回のイオン注入工程で形成さ
れるので、従来の方法に比べて工程数の削減ができ、低
コストで高信頼性を有する半導体素子を製造することが
可能になる。
らかにしてゲート電極の近傍における電界を緩和するＬ
ＤＤ構造の半導体素子が１回のイオン注入工程で形成さ
れるので、従来の方法に比べて工程数の削減ができ、低
コストで高信頼性を有する半導体素子を製造することが
可能になる。
【図１】本発明の実施例１による半導体素子の製造方法
を示す説明図であり、（ａ）は素子分離領域およびゲー
ト電極を形成する工程を、（ｂ）がシリコン絶縁膜を形
成する工程を、（ｃ）はサイドウォールを形成する工程
を、（ｄ）は拡散層を形成する工程を、それぞれ示して
いる。
を示す説明図であり、（ａ）は素子分離領域およびゲー
ト電極を形成する工程を、（ｂ）がシリコン絶縁膜を形
成する工程を、（ｃ）はサイドウォールを形成する工程
を、（ｄ）は拡散層を形成する工程を、それぞれ示して
いる。
【図２】本発明の実施例２による半導体素子の製造方法
を示す説明図であり、（ａ）は素子分離領域およびゲー
ト電極を形成する工程を、（ｂ）がシリコン絶縁膜を形
成する工程を、（ｃ）はサイドウォールを形成する工程
を、（ｄ）は拡散層を形成する工程を、それぞれ示して
いる。
を示す説明図であり、（ａ）は素子分離領域およびゲー
ト電極を形成する工程を、（ｂ）がシリコン絶縁膜を形
成する工程を、（ｃ）はサイドウォールを形成する工程
を、（ｄ）は拡散層を形成する工程を、それぞれ示して
いる。
【図３】従来の半導体素子の製造方法を示す説明図であ
り、（ａ）は素子分離領域およびゲート電極を形成する
工程を、（ｂ）はｎ- 拡散層を形成する工程を、（ｃ）
はシリコン酸化膜を形成する工程を、（ｄ）はサイドウ
ォールを形成する工程を、（ｅ）はｎ+ 拡散層を形成す
る工程を、それぞれ示している。
り、（ａ）は素子分離領域およびゲート電極を形成する
工程を、（ｂ）はｎ- 拡散層を形成する工程を、（ｃ）
はシリコン酸化膜を形成する工程を、（ｄ）はサイドウ
ォールを形成する工程を、（ｅ）はｎ+ 拡散層を形成す
る工程を、それぞれ示している。
１ 半導体基板 ２ 素子分離領域 ３ ゲート電極 ３ａ 多結晶シリコン ３ｂ シリコン酸化膜 ４ ＳＯＧ膜（シリコン絶縁膜） ５ａ ソース領域 ５ｂ ドレイン領域 ６ サイドウォール ７ 拡散層 １３ ゲート電極 １３ａ 多結晶シリコン ２１ 半導体基板 ２２ 素子分離領域 ２３ ゲート電極 ２４ シリコン酸化膜 ２５ａ ソース領域 ２５ｂ ドレイン領域 ２６ サイドウォール ２７ａ ｎ- 拡散層 ２７ｂ ｎ+ 拡散層
Claims (5)
- 【請求項１】 素子分離領域およびゲート電極が形成さ
れた半導体基板を用意する工程と、 前記半導体基板上に流動性を有するシリコン絶縁膜を形
成する工程と、 前記シリコン絶縁膜をエッチングし、前記ゲート電極の
側面から前記素子分離領域に向かって延びる凹曲面状の
サイドウォールを形成する工程と、 所定のイオンを注入して拡散層を形成する工程とを有す
ることを特徴とする半導体素子の製造方法。 - 【請求項２】 前記シリコン絶縁膜は、Ｓｉ−Ｏ結合を
含む有機溶液を前記半導体基板上に塗布し、これに熱処
理を施して形成されたＳＯＧ膜であることを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記シリコン絶縁膜は、所定のドープド
オキサイドを加えながら化学気相成長法によって形成さ
れたシリコン絶縁膜であることを特徴とする請求項１記
載の半導体素子の製造方法。 - 【請求項４】 前記シリコン絶縁膜は、リンまたはホウ
素の少なくともいずれか一つの元素が含まれた前記ドー
プドオキサイドによって形成されたＰＳＧ膜、ＢＳＧ膜
またはＢＰＳＧ膜であることを特徴とする請求項３記載
の半導体素子の製造方法。 - 【請求項５】 前記シリコン絶縁膜は、オゾンまたは水
蒸気とＴＥＯＳとを減圧下で反応させ、これに熱処理を
施して形成されたＴＥＯＳ膜であることを特徴とする請
求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25330794A JPH08116050A (ja) | 1994-10-19 | 1994-10-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25330794A JPH08116050A (ja) | 1994-10-19 | 1994-10-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116050A true JPH08116050A (ja) | 1996-05-07 |
Family
ID=17249476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25330794A Pending JPH08116050A (ja) | 1994-10-19 | 1994-10-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116705596A (zh) * | 2023-08-01 | 2023-09-05 | 通威微电子有限公司 | 一种半导体器件及其制作方法 |
-
1994
- 1994-10-19 JP JP25330794A patent/JPH08116050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116705596A (zh) * | 2023-08-01 | 2023-09-05 | 通威微电子有限公司 | 一种半导体器件及其制作方法 |
| CN116705596B (zh) * | 2023-08-01 | 2023-11-10 | 通威微电子有限公司 | 一种半导体器件及其制作方法 |
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