JPH08111091A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 内部アドレスの遷移が遅れたときも正確なコ
マンドのデコードを可能にする同期型半導体記憶装置を
提供する。 【構成】 ダイナミックラッチ回路11において、システ
ムクロックCLK 及び外部アドレス信号ext.ADD から活性
期間がシステムクロックCLK の半周期分であり、システ
ムクロックCLK がローレベルのときに、非活性となる第
１内部アドレス信号A10a,A10b を求め、コマンドデコー
ダへ与える。フリップフロップ回路12において前記第１
内部アドレス信号A10a,A10b を保持して、活性期間がシ
ステムクロックCLK の１周期分である第２内部アドレス
信号int.ADD 、int.／ADD を求め、内部アドレス線へ与
える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動作サイクルをシステム
クロックに同期させた同期型半導体記憶装置に関し、特
に内部アドレス線を外部アドレスの受け渡しだけでなく
内部制御信号線として使用している同期型半導体記憶装
置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサの高速化に伴
い、主記憶装置として用いられるダイナミックRAM(以下
DRAMという) のアクセスタイム及びサイクルタイムがシ
ステム全体の動作速度に与える影響は大きくなってい
る。そこでDRAMのメモリ動作サイクルをシステムクロッ
クに同期させ、更に連続した数ビットにアクセスするこ
とを可能にすることにより、アクセスタイムの短縮化を
図った同期型DRAM(Synchronous DRAM 以下SDRAM とい
う) と呼ばれるものが提案されている。

【０００３】またSDRAM の特徴としてインタリーブとい
う方式が採用されていることが挙げられる。これはバン
クを複数用意して夫々のバンクについてプリチャージ,
活性化等の動作を独立させたものであり、従来DRAMの外
部で行っていたものである。DRAMの場合、アクセスを行
なう前にプリチャージを行なう必要があるので、プリチ
ャージタイムを短縮することはサイクルタイムの短縮に
とって非常に有効である。

【０００４】実際のSDRAM の内部にはバンクが２つ用意
されていて、２つのバンクを連続してアクセスする場合
に、第１バンクでアクセスを行いながら同時に第２バン
クのプリチャージを行い、次のサイクルでバンクを入れ
替えてアクセスとプリチャージを行い、これを繰り返す
ことによって２回目以降のプリチャージタイムを削減で
きる構成にしてある。

【０００５】更に、SDRAM には活性化したバンクをプリ
チャージするためのプリチャージコマンドが用意されて
いる。このプリチャージコマンドはRow Address Strobe
(以下RAS という) が“Ｈ”, Column Address Strobe
( 以下CAS という) が“Ｌ”, Write Enable (以下WEと
いう) が“Ｈ”で定義され、コマンド入力時のバンクエ
リアBAによって２つのバンクからプリチャージを行なう
バンクを１つ選択する。

【０００６】バンクエリア信号BAはSDRAM の内部にある
バンクの選択を制御する信号である。さらにプリチャー
ジコマンド入力時に、アドレス線A10 が“Ｈ”レベルで
ある場合は、バンクエリアBAのレベルに関係なく両バン
クともプリチャージされる。これをオールバンクプリチ
ャージと呼ぶ。バンクの活性化, リード, リフレッシュ
及びオールバンクプリチャージ等の指示はinternal RA
S ( 以下int.RAS という), internal CAS ( 以下int.CA
S という), internal WE (以下int.WEという) 等の内部
制御信号を組み合わせたコマンドにより行なっている。

【０００７】図３に主なコマンドデコーダの論理図を示
し、図に従って説明する。図３(a) は活性化コマンドの
デコーダであって、内部制御信号の内、int.RASが
“Ｈ”、int.CAS が“Ｌ”、int.WEが“Ｌ”のときに、
この出力／ACT は“Ｌ”となる。ここで“／”はこれを
付した信号の論理値を反転したものを示し、ローアクテ
ィブを意味している。これによってSDRAM は論理値を活
性化コマンドを認識する。他の状態の場合、活性化コマ
ンドのデコーダの出力／ACT は“Ｈ”となる。

【０００８】図３(b) はリードコマンドのデコーダであ
って、内部制御信号の内、int.RASが“Ｌ”、int.CAS
が“Ｈ”、int.WEが“Ｌ”のときに、この出力／READは
“Ｌ”となる。これによってSDRAM はリードコマンドを
認識する。他の状態の場合、リードコマンドのデコーダ
の出力／READは“Ｈ”となる。

【０００９】図３(c) はリフレッシュコマンドのデコー
ダであって、内部制御信号の内、int.RAS が“Ｈ”、in
t.CAS が“Ｈ”、int.WEが“Ｌ”のときに、この出力／
REFは“Ｌ”となり、これによってSDRAM はリフレッシ
ュコマンドを認識する。他の状態の場合、リフレッシュ
コマンドのデコーダの出力／REF は“Ｈ”となる。

【００１０】図３(d) はプリチャージコマンドのデコー
ダであって、内部制御信号の内、int.RAS が“Ｈ”、in
t.CAS が“Ｌ”、int.WEが“Ｈ”のとき、更に内部アド
レス信号int.A10 が“Ｈ”である場合、この出力／OUT
は“Ｌ”となり、これによってSDRAM はオールバンクプ
リチャージのコマンドを認識する。他の状態の場合、プ
リチャージコマンドのデコーダの出力／OUT は“Ｈ”と
なる。

【００１１】図４に従来のSDRAM の読み出しタイミング
図を示し、この図に従ってSDRAM の読み出しタイミング
を説明する。従来のDRAMでは／RAS 及び／CAS というコ
ントロール信号に同期してアドレス信号及びデータを取
り込んでいたところを、SDRAM ではシステムクロックCL
K の立ち上がりエッジで／RAS , ／CAS , アドレス信
号, データを取り込んで動作させる。

【００１２】SDRAM は図４において時刻ｔ1 にシステム
クロックの立ち上がりに同期して／RAS を入力され、バ
ンクエリア信号BAに基づき第１バンクに行アドレスを取
り込む。時刻ｔ2 にシステムクロックに同期して／CAS
を入力され、第１バンクに列アドレスを取り込み、第１
バンクのアドレスが決定する。時刻ｔ3 においてシステ
ムクロックの立ち上がりに同期して再び／RAS を入力さ
れ、バンクエリア信号BAに基づき第２バンクに行アドレ
スを取り込む。

【００１３】時刻ｔ4 において／RAS ＝Ｌ、／CAS ＝
Ｈ、／WE＝Ｌからなるプリチャージコマンドを入力さ
れ、バンクエリア信号BAに基づき第１バンクから外部へ
の出力線であるデータキューDQ0-7 へデータが連続して
読み出される。時刻ｔ5 において／CAS を入力され、バ
ンクエリア信号BAに基づき第２バンクに列アドレスを取
り込み第２バンクのアドレスが決定する。この時刻には
先程の第１バンクからの読み出しも同時に行なわれてい
る。時刻ｔ6 において再びプリチャージコマンドを入力
され、バンクエリア信号BAに基づき第２バンクからデー
タキューDQ0-7 へデータが読み出される。

【００１４】以上のように外部から与えられるシステム
クロックに同期させることで、アドレス信号などのスキ
ュー (タイミングのずれ) によるデータ入出力のマージ
ンを確保せずにすみアクセスタイムを高速にできる。ま
たシステムによっては連続した数ビットにアクセスする
頻度が高い場合があり、この連続アクセスタイムを高速
にすることによって平均アクセスタイムをSRAMに匹敵さ
せることができる。

【００１５】

【発明が解決しようとする課題】従来のSDRAM は、以上
のように構成されており、int.RAS 、int.CAS 、int.WE
等の内部制御信号がアドレス信号、データ等の入力信号
と同様にシステムクロックCLK の立ち上がりエッジで遷
移する場合に、その入力信号の遷移にスキューがあっ
て、前のサイクルの信号が残っているとき、誤ったコマ
ンドが出力されて、誤動作を起こすという問題がある。

【００１６】図５は動作周波数が低い場合において、読
み出しを失敗した時のタイミング図であって、時刻ｔ1
において外部行アドレスを取り込み、時刻ｔ２において
int.RAS ＝Ｈ、int.CAS ＝Ｌ、int.WE＝Ｌから活性化コ
マンドACT が出力される。時刻ｔ３において外部列アド
レスを取り込むが、int.RAS の遷移が遅れると時刻ｔ４
においてint.CAS ＝Ｈにするとint.RAS ＝Ｈ、int.CAS
＝Ｈ、int.WE＝Ｌの状態になるので誤ってリフレッシュ
コマンドが出力される。その後、時刻ｔ５においてint.
RAS ＝Ｌ、int.CAS ＝Ｈ、int.WE＝Ｌからリードコマン
ドが出力されるが、前回のリフレッシュコマンドが出力
された直後なので、リフレッシュ中につきメモリアクセ
スができない状態にある。その結果、読み出しを失敗す
ることになる。

【００１７】前述の問題を解決するためには、内部制御
信号の活性期間がシステムクロックの半周期分であっ
て、内部制御信号はシステムクロックが非活性であると
きに、出力が非活性であるようにすれば良い。これは読
み出し、書き込み、リフレッシュ等のコマンドは、／RA
S , ／CAS , ／WEの組合せによってシステムクロックの
立ち上がり時に決定されるからである。また、アドレス
信号, データ等の入力信号は、内部制御信号によってコ
マンドが決定してから実行されるまで保持する必要があ
るので、システムクロックの立ち上がりエッジで遷移し
て、その活性期間はシステムクロックの１周期分にする
と良い。

【００１８】一方、プリチャージコマンドのようにアド
レス線を制御信号線としても使用している場合は、前述
した構成では問題がある。図６にプリチャージコマンド
デコーダの動作タイミング図を示し前述した構成の問題
点を説明する。

【００１９】システムクロックCLK の立ち上がりエッジ
である時刻ｔ1 において、外部制御信号及びアドレスが
チップに取り込まれ、チップ内部で内部制御信号及び内
部アドレス信号int.A10 を発生させる。内部制御信号は
システムクロックCLK が“Ｌ”であるときには非活性と
なっているが、内部アドレス信号int.A10 は活性期間が
システムクロックCLK の１周期分であるため、時刻ｔ1
で取り込んだアドレスはシステムクロックCLK の次の立
ち上がりエッジである時刻ｔ2 まで保持される。

【００２０】ここで内部アドレス信号int.A10 の遷移が
遅れた場合、時刻ｔ2 においてコマンドデコーダは１周
期前の内部アドレス信号を入力され、誤ってオールバン
クプリチャージコマンドを出力する。本発明は斯かる事
情に鑑みてなされたものであり、システムクロック及び
外部アドレス信号から内部アドレス信号を生成してコマ
ンドデコーダへ与えることによりコマンドデコーダの誤
動作を防止して、正確な内部コマンドを得ることのでき
る同期型半導体記憶装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明に係る同期型半導
体記憶装置は、内部制御信号及びアドレス信号を与える
ための内部アドレス線を持ち、動作サイクルをシステム
クロックに同期させた同期型半導体記憶装置において、
前記アドレス線へ与えられたアドレス信号と、前記シス
テムクロックとから、活性期間がシステムクロックの半
周期分であって、システムクロックが一方のレベルにあ
るとき、非活性である第１内部アドレス信号を発生する
手段と、前記第１内部アドレス信号から活性期間がシス
テムクロックの１周期分である第２内部アドレス信号を
発生する手段とを備えることを特徴とする。

【００２２】

【作用】システムクロック及び外部アドレス信号から活
性期間がシステムクロックの半周期分であり、システム
クロックがローレベルのときに非活性となる第１内部ア
ドレス信号を求め、プリチャージコマンドのデコーダへ
与える。該デコーダにおいて、内部制御信号及び第１内
部アドレス信号に基づいてコマンドの判定を行なう。ま
た活性期間が従来どおりシステムクロックの１周期分で
ある第２内部アドレス信号を生成して内部アドレス線へ
与える。

【００２３】

【実施例】以下、本発明による実施例を図面に従って説
明する。図１に本発明の同期型半導体記憶装置の入力バ
ッファ回路図を示す。図１にいて11はダイナミックラッ
チ回路であり、システムクロックCLK 及び外部アドレス
ext.ADD から第１, 第２内部アドレス信号を決定するも
のである。

【００２４】ダイナミックラッチ回路11はＰ-ch トラン
ジスタ13,14,22,24 及びＮ-ch トランジスタ17,18,19,2
0,21,23 で構成されている。Ｐ-ch トランジスタ13,22
のドレインはＮ-ch トランジスタ17のドレインと、Ｎ-c
h トランジスタ20,21 及びＰ-ch トランジスタ24のゲー
トとに接続されていて、このノードをＮ2 とする。Ｐ-c
h トランジスタ24,14 のドレインはＮ-ch トランジスタ
18のドレインとＮ-chトランジスタ19及びＰ-ch トラン
ジスタ22のゲートとに接続されていて、このノードをＮ
1 とする。Ｎ-ch トランジスタ19,23 のドレインはＮ-c
h トランジスタ17のソースに、Ｎ-ch トランジスタ20,2
1 のドレインはＮ-ch トランジスタ18のソースに接続さ
れている。Ｐ-ch トランジスタ13,14,22,24 のソースは
電源電位Ｖ_CCが印加されている。Ｎ-ch トランジスタ1
9,20,21,23 のソースは接地されている。

【００２５】また、Ｐ-ch トランジスタ13及びＮ-ch ト
ランジスタ17の各々のゲートを接続して、その接続点に
システムクロックCLK を与え、Ｐ-ch トランジスタ14及
びＮ-ch トランジスタ18の各々のゲートを接続して、そ
の接続点に同じくシステムクロックCLK を与える。更
に、Ｎ-ch トランジスタ23のゲートに外部アドレス信号
ext.ADD が与えられる。

【００２６】一方、ノードＮ1,Ｎ2 は夫々フリップフロ
ップ回路12の２入力端子と接続し、また反転回路15,16
の入力端子と接続してある。反転回路15,16 の出力は第
１内部アドレス信号A10a,A10b としてコマンドデコーダ
へ与える。フリップフロップ回路12の２つの相補出力は
夫々、第２内部アドレス信号として内部アドレス線へ与
える。

【００２７】図２はSDRAM の入力バッファ回路の動作タ
イミング図である。まず、時刻ｔ1においてCLK ＝Ｌ、e
xt.ADD ＝Ｌであるので、Ｐ-ch トランジスタ13及び14
が導通し、フリップフロップ回路12の入力ノードＮ1 及
びＮ2 の電位はＶ_CCレベルとなる。そのためフリップフ
ロップ回路12は１サイクル前の状態を保持し、出力int.
ADD 及びint.／ADD は不定である。

【００２８】時刻ｔ1 の状態からシステムクロックCLK
が立ち上がると、CLK ＝ＨによりＮ-ch トランジスタ17
及び18が導通し、また時刻ｔ1 で既にＮ-ch ライン19,2
0 及び21が導通しているため、ノードＮ1 に蓄えられた
電荷はＮ-ch トランジスタ18,20 及び21を通って接地レ
ベルまで落ちようとする。また同時にノードＮ2 の電荷
はＮ-ch トランジスタ17及び19を通って接地レベルへ落
ちようとする。

【００２９】ここで、前者のノードＮ1 から接地電位ま
で経路にある２つのＮ-ch トランジスタ20及び21は並列
接続されており、後者のノードＮ2 から接地電位までの
経路にあるＮ-ch トランジスタ19と比較して駆動力が２
倍であるために、ノードＮ2よりノードＮ1 の方が速く
接地レベルに達する。するとＰ-ch トランジスタ22が導
通し、Ｎ-ch トランジスタ19は絶縁する。これによって
接地レベルへ落ちようとしていたノードＮ2 の電位はＶ
_CCレベルに達し、時刻ｔ2 においてオールバンクプリチ
ャージ用の第１内部アドレス信号A10aは“Ｈ”、同じく
A10bは“Ｌ”となり、フリップフロップ回路12の出力in
t.ADD は“Ｌ”、int.／ADD は“Ｈ”となる。

【００３０】時刻ｔ2 の状態からシステムクロックCLK
が立ち下がるとCLK ＝ＬによりＮ-ch トランジスタ17及
び18が絶縁し、Ｐ-ch トランジスタ13及び14が導通す
る。そして、ノードＮ1 及びＮ2 の電位はＶ_CCとなり、
時刻ｔ3 において第１内部アドレス信号A10a及びA10bは
“Ｌ”、またフリップフロップ回路12は前の状態を保持
するのでint.ADD は“Ｌ”、int.／ADD は“Ｈ”とな
る。

【００３１】時刻ｔ3 の状態からシステムクロックCLK
が立ち上がり、同時に外部アドレス信号が立ち上がる
と、CLK ＝ＨによりＮ-ch トランジスタ17及び18が導通
し、加えてext.ADD ＝ＨによりＮ-ch トランジスタ23も
導通する。このときＮ-ch トランジスタ19,20 及び21は
導通しており、ノードＮ1 の電荷はＮ-ch トランジスタ
18,20 及び21を通って接地レベルへ落ちようとする。ま
た同時にノードＮ2 の電荷はＮ-ch トランジスタ17,19
及び23を通って接地レベルへ落ちようとする。ここで、
後者のノードＮ2 の経路にある２つのＮ-ch トランジス
タ19及び23を合わせた駆動力は、前者のノードＮ1 の経
路上のＮ-ch トランジスタ20及び21を合わせた駆動力と
比べて大きいために、ノードＮ1 よりノードＮ2 の方が
速く接地レベルに達する。

【００３２】するとＰ-ch トランジスタ24が導通し、Ｎ
-ch トランジスタ20及び21は絶縁する。これによって接
地レベルに落ちようとしていたノードＮ1 の電位はＶ_CC
レベルに達し、時刻ｔ4 において第１内部アドレス信号
A10aは“Ｌ”、A10bは“Ｈ”となり、フリップフロップ
回路12の出力int.ADD は“Ｈ”、int.／ADD は“Ｌ”と
なる。

【００３３】時刻ｔ4 の状態からシステムクロックCLK
に立ち下がるとCLK ＝ＬによりＮ-ch トランジスタ17及
び18が絶縁し、Ｐ-ch トランジスタ13及び14が導通す
る。そして、ノードＮ1 及びＮ2 の電位はＶ_CCレベルと
なり、時刻ｔ5 において第１内部アドレス信号A10a及び
A10bは“Ｌ”、またフリップフロップ回路12は前の状態
を保持するのでint.ADD は“Ｌ”、int.／ADD は“Ｈ”
となる。

【００３４】時刻ｔ5 の状態からシステムクロックCLK
が立ち上がり、同時に外部アドレス信号が立ち下がると
CLK ＝ＨによりＮ-ch トランジスタ17及び18が導通し、
加えて外部アドレス信号ext.ADD ＝ＬによりＮ-ch トラ
ンジスタ23は絶縁する。このとき、Ｎ-ch トランジスタ
19,20 及び21は導通しており、ノードＮ1 の電荷はＮ-c
h トランジスタ18,20 及び21を通って接地レベルへ落ち
ようとする。

【００３５】また同時にノードＮ2 の電荷はＮ-ch トラ
ンジスタ17及び19を通って接地レベルへ落ちようとす
る。ここで、前者のノードＮ1 の経路にある２つのＮ-c
h トランジスタ20及び21は並列接続されており、後者の
ノードＮ2 の経路上のＮ-ch トランジスタ19と比較して
駆動力が２倍であるためにノードＮ2 よりノードＮ1 の
方が速く接地レベルに達する。するとＰ-ch トランジス
タ22が導通し、Ｎ-ch トランジスタ19は絶縁する。これ
によって接地レベルへ落ちようとしていたノードＮ2 の
電位はＶ_CCレベルに達し、時刻ｔ6 において第１内部ア
ドレス信号A10aは“Ｈ”、A10bは“Ｌ”となり、フリッ
プフロップ回路12の出力int.ADD は“Ｌ”、int.／ADD
は“Ｈ”となる。

【００３６】上記のごとく構成することによって、シス
テムクロック１周期分の活性期間を持ち内部アドレス信
号int.A10 に相当する第２内部アドレス信号int.ADD 及
びint.／ADD に加えて、int.RAS 、int.CAS 、int.WE等
の内部制御信号と同様にシステムクロック半周期分の活
性期間を持ちシステムクロックCLK が“Ｌ”であるとき
には非活性となる第１内部アドレスA10a,A10b を発生す
ることができる。

【００３７】以上のような実施例による入力バッファ回
路は活性期間がシステムクロックの半周期分である第１
内部アドレスA10a,A10b をコマンドデコーダへ与えるこ
とにより、内部アドレス信号int.A10 の遷移が遅れた場
合に誤ってオールバンクプリチャージコマンドを出力す
ることはなくなる。

【００３８】

【発明の効果】以上のようにシステムクロック及び外部
アドレス信号から活性期間がシステムクロックの半周期
分であり、システムクロックがローレベルのときに非活
性となる第１内部アドレス信号を生成し、これをコマン
ドデコーダへ与えることにより、内部アドレス信号の遷
移が遅れた場合の誤動作を防止できる。

【００３９】また、活性期間がシステムクロック１周期
分である信号及び活性期間がシステムクロック半周期分
であり、システムクロックが“Ｌ”であるときに非活性
となる信号の２種類を１つの回路で発生することによ
り、２種類の信号を別々の回路で発生する場合と比べて
実装面積を小さくすることができる。

【図面の簡単な説明】

【図１】 本発明に係る同期型半導体記憶装置の入力バ
ッファ回路図である。

【図２】 本発明に係る同期型半導体記憶装置の入力バ
ッファ回路の動作タイミング図である。

【図３】 SDRAM の主なコマンドデコーダの論理図であ
る。

【図４】 従来のSDRAM の読み出しタイミング図であ
る。

【図５】 従来のSDRAM の読み出し時のタイミング図で
ある。

【図６】 従来のSDRAM のプリチャージコマンドデコー
ダの動作タイミング図である。

【符号の説明】

11 ダイナミックラッチ回路、12 フリップフロップ回
路、13,14,22,24 Ｐ-ch トランジスタ、15,16 反転
回路、17,18,19,20,21,23 Ｎ-ch トランジスタ、Ｎ1,
Ｎ2 ノード。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 内部制御信号及びアドレス信号を与える
   ための内部アドレス線を持ち、動作サイクルをシステム
   クロックに同期させた同期型半導体記憶装置において、
   前記アドレス線へ与えられたアドレス信号と、前記シス
   テムクロックとから、活性期間がシステムクロックの半
   周期分であって、システムクロックが一方のレベルにあ
   るとき、非活性である第１内部アドレス信号を発生する
   手段と、前記第１内部アドレス信号から活性期間がシス
   テムクロックの１周期分である第２内部アドレス信号を
   発生する手段とを備えることを特徴とする同期型半導体
   記憶装置。