JPH08107351A - Ｐｌｌ回路およびその周波数引込方法 - Google Patents
Ｐｌｌ回路およびその周波数引込方法Info
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- JPH08107351A JPH08107351A JP6242895A JP24289594A JPH08107351A JP H08107351 A JPH08107351 A JP H08107351A JP 6242895 A JP6242895 A JP 6242895A JP 24289594 A JP24289594 A JP 24289594A JP H08107351 A JPH08107351 A JP H08107351A
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- stages
- frequency
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Abstract
(57)【要約】
【目的】 リングオシレータの段数が変化することによ
って生ずるゲインの急激な変化をおさえることで、ジッ
ターによる特性劣化を解決し、広いロックレンジを達成
し、かつ周波数引き込みを高速化すること。 【構成】 このＰＬＬ回路は、リングオシレータ１５の
入力を所定値に設定する入力設定手段１３と、リングオ
シレータ１５を最大段数に設定すると共にその入力に入
力設定手段１３からの設定信号に切り換える初期リセッ
ト手段と、所定期間毎の位相比較器１１のダウンパルス
をカウントし、そのカウント値が予め設定された値に達
しないときにはその都度リングオシレータ１５の段数を
１段減少させ、そのカウント値が予め設定された値に達
したときにはリングオシレータ１５を段数ロックすると
共にその入力をループフィルタからの信号に切り換える
周波数調整回路１８とを備えている。
って生ずるゲインの急激な変化をおさえることで、ジッ
ターによる特性劣化を解決し、広いロックレンジを達成
し、かつ周波数引き込みを高速化すること。 【構成】 このＰＬＬ回路は、リングオシレータ１５の
入力を所定値に設定する入力設定手段１３と、リングオ
シレータ１５を最大段数に設定すると共にその入力に入
力設定手段１３からの設定信号に切り換える初期リセッ
ト手段と、所定期間毎の位相比較器１１のダウンパルス
をカウントし、そのカウント値が予め設定された値に達
しないときにはその都度リングオシレータ１５の段数を
１段減少させ、そのカウント値が予め設定された値に達
したときにはリングオシレータ１５を段数ロックすると
共にその入力をループフィルタからの信号に切り換える
周波数調整回路１８とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期）回路およびＰＬＬ
回路の周波数引込方法に関し、さらに詳しくは入力信号
に同期化した安定な周波数信号の描出および入力信号の
位相検出に利用できる、網同期発振器、デジタル伝送に
おけるクロック抽出器、ＦＭ（ＰＭ）検波器等に応用可
能なＰＬＬ回路およびその周波数引込方法に関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期）回路およびＰＬＬ
回路の周波数引込方法に関し、さらに詳しくは入力信号
に同期化した安定な周波数信号の描出および入力信号の
位相検出に利用できる、網同期発振器、デジタル伝送に
おけるクロック抽出器、ＦＭ（ＰＭ）検波器等に応用可
能なＰＬＬ回路およびその周波数引込方法に関する。
【０００２】
【従来の技術】従来からＰＬＬ回路の応用のひとつにク
ロックの逓倍がある。ＰＬＬ回路の電流制御発振器（Ｉ
ＣＯ）または電圧制御発振器（ＶＣＯ）にマルチバイブ
レータを使用している場合、その発振周波数は内蔵容量
Ｃとそれを充電する電流Ｉとによって決まる。高い周波
数で発振させるためには、Ｃを小さくするか、またはＩ
を大きくするかの手段をとらなくてはならないが、Ｃを
小さくすると発振のばらつき等の点で問題が生じる。一
方、Ｉを大きくすると消費電流の点で問題が生ずる。そ
のため、高い周波数で発振させることが必要な場合、マ
ルチバイブレータのかわりにリングオシレータ（リング
発振器）を使用することが考えられる。リングオシレー
タの発振周波数はそれを構成するインバータの総遅延時
間で発振周波数が決まることから、リングオシレータを
用いたシステムを一般にＤｅｌａｙｅｄ Ｌｏｃｋ Ｌ
ｏｏｐ（ＤＬＬ）回路（遅延同期回路）と呼ばれてい
る。
ロックの逓倍がある。ＰＬＬ回路の電流制御発振器（Ｉ
ＣＯ）または電圧制御発振器（ＶＣＯ）にマルチバイブ
レータを使用している場合、その発振周波数は内蔵容量
Ｃとそれを充電する電流Ｉとによって決まる。高い周波
数で発振させるためには、Ｃを小さくするか、またはＩ
を大きくするかの手段をとらなくてはならないが、Ｃを
小さくすると発振のばらつき等の点で問題が生じる。一
方、Ｉを大きくすると消費電流の点で問題が生ずる。そ
のため、高い周波数で発振させることが必要な場合、マ
ルチバイブレータのかわりにリングオシレータ（リング
発振器）を使用することが考えられる。リングオシレー
タの発振周波数はそれを構成するインバータの総遅延時
間で発振周波数が決まることから、リングオシレータを
用いたシステムを一般にＤｅｌａｙｅｄ Ｌｏｃｋ Ｌ
ｏｏｐ（ＤＬＬ）回路（遅延同期回路）と呼ばれてい
る。
【０００３】図１３に示すように、従来のＤＬＬ回路は
ＰＬＬ回路と同様に位相比較器１とループフィルタ２を
有し、段数固定のリングオシレータ３および分周器４か
ら構成されている。リングオシレータ３は、その段数が
少なくなるほど自走周波数が速くなるという特徴をもっ
ており、設計の際その段数の決定が重要なポイントとな
る。従来技術では段数固定のリングオシレータであるた
め、発振周波数はリングオシレータの制御電圧（または
電流）でのみ制御していた。
ＰＬＬ回路と同様に位相比較器１とループフィルタ２を
有し、段数固定のリングオシレータ３および分周器４か
ら構成されている。リングオシレータ３は、その段数が
少なくなるほど自走周波数が速くなるという特徴をもっ
ており、設計の際その段数の決定が重要なポイントとな
る。従来技術では段数固定のリングオシレータであるた
め、発振周波数はリングオシレータの制御電圧（または
電流）でのみ制御していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来技術ではリングオシレータの段数が固定なの
で入力信号の周波数範囲が狭い範囲に限られるという欠
点を有していた。それゆえ、プロセスや温度の変動でリ
ングオシレータを構成するインバータの遅延が変化する
ので、ロックすべき周波数の制御範囲を越えるケースが
あり、設計しずらい面があった。
ような従来技術ではリングオシレータの段数が固定なの
で入力信号の周波数範囲が狭い範囲に限られるという欠
点を有していた。それゆえ、プロセスや温度の変動でリ
ングオシレータを構成するインバータの遅延が変化する
ので、ロックすべき周波数の制御範囲を越えるケースが
あり、設計しずらい面があった。
【０００５】さらに、幅広いロックレンジをもたせよう
とすると、リングオシレータのゲインが大きくなるた
め、システムの入力感度が高くなり、ジッターが問題に
なる場合があった。
とすると、リングオシレータのゲインが大きくなるた
め、システムの入力感度が高くなり、ジッターが問題に
なる場合があった。
【０００６】一方、特開平３−２５９６１９号公報に
は、位相比較器、ループフィルタおよび段数可変のリン
グオシレータを有するＰＬＬ回路が記載されている。そ
の特徴とするところは、リングオシレータの段数をその
入力電圧により選択する段数選択器を設け、高い周波数
を出力するときは段数を少なくすることにある。それに
よりリングオシレータの発振を安定させると共に、位相
ジッタ、低周波数時の発振波形のなまり等を抑制しよう
とするものである。しかし、この提案のＰＬＬ回路の周
波数引込方法は通常のやり方であるため、引き込みの速
度もそれほど高いものではない。また、周波数引込後に
おいてノイズ等により段数が変化するおそれがあるとい
う解決すべき課題があった。
は、位相比較器、ループフィルタおよび段数可変のリン
グオシレータを有するＰＬＬ回路が記載されている。そ
の特徴とするところは、リングオシレータの段数をその
入力電圧により選択する段数選択器を設け、高い周波数
を出力するときは段数を少なくすることにある。それに
よりリングオシレータの発振を安定させると共に、位相
ジッタ、低周波数時の発振波形のなまり等を抑制しよう
とするものである。しかし、この提案のＰＬＬ回路の周
波数引込方法は通常のやり方であるため、引き込みの速
度もそれほど高いものではない。また、周波数引込後に
おいてノイズ等により段数が変化するおそれがあるとい
う解決すべき課題があった。
【０００７】本発明は、上述の点に鑑みてなされたもの
で、その目的とするところは、従来技術では狭い範囲に
限られていたロックレンジをプロセスや温度によらず広
げることができ、さらにリングオシレータの段数が変化
することによって生ずるゲインの急激な変化をおさえる
ことにより、入力感度が高くなることを抑えてジッター
による特性劣化を解決したＰＬＬ回路を提供することに
ある。
で、その目的とするところは、従来技術では狭い範囲に
限られていたロックレンジをプロセスや温度によらず広
げることができ、さらにリングオシレータの段数が変化
することによって生ずるゲインの急激な変化をおさえる
ことにより、入力感度が高くなることを抑えてジッター
による特性劣化を解決したＰＬＬ回路を提供することに
ある。
【０００８】また、本発明の目的は、システム内に周波
数調整回路を組み入れることにより、ＰＬＬシステムの
最適段数を決定し、周波数はループフィルタの容量によ
らず周波数調整回路のアーキテクチャーに従う期間でラ
フに引き込むことから周波数引き込みを高速化すること
のできるＰＬＬ回路の周波数引込方法を提供することに
ある。
数調整回路を組み入れることにより、ＰＬＬシステムの
最適段数を決定し、周波数はループフィルタの容量によ
らず周波数調整回路のアーキテクチャーに従う期間でラ
フに引き込むことから周波数引き込みを高速化すること
のできるＰＬＬ回路の周波数引込方法を提供することに
ある。
【０００９】また、本発明の目的は、リングオシレータ
を低ノイズ化することにより、デジタル・アナログ混在
のＬＳＩ（大規模集積回路）に使用できるＰＬＬ回路を
提供することにある。
を低ノイズ化することにより、デジタル・アナログ混在
のＬＳＩ（大規模集積回路）に使用できるＰＬＬ回路を
提供することにある。
【００１０】また、本発明の目的はロックする周波数が
大きくなっても消費電流が大きくならないという特徴を
もつＰＬＬ回路を提供することにある。
大きくなっても消費電流が大きくならないという特徴を
もつＰＬＬ回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、位相比較器、ループフィル
タおよび段数可変のリングオシレータを有するＰＬＬ回
路において、前記リングオシレータの入力を所定値に設
定する入力設定手段と、前記リングオシレータを最大段
数に設定すると共にその入力に前記入力設定手段からの
設定信号に切り換える初期リセット手段と、所定期間毎
の前記位相比較器のダウンパルスをカウントし、そのカ
ウント値が予め設定された値に達しないときにはその都
度前記リングオシレータの段数を１段減少させ、そのカ
ウント値が予め設定された値に達したときには前記リン
グオシレータを段数ロックすると共にその入力をループ
フィルタからの信号に切り換える周波数引込手段とを備
えていることを特徴とする。
め、本発明のＰＬＬ回路は、位相比較器、ループフィル
タおよび段数可変のリングオシレータを有するＰＬＬ回
路において、前記リングオシレータの入力を所定値に設
定する入力設定手段と、前記リングオシレータを最大段
数に設定すると共にその入力に前記入力設定手段からの
設定信号に切り換える初期リセット手段と、所定期間毎
の前記位相比較器のダウンパルスをカウントし、そのカ
ウント値が予め設定された値に達しないときにはその都
度前記リングオシレータの段数を１段減少させ、そのカ
ウント値が予め設定された値に達したときには前記リン
グオシレータを段数ロックすると共にその入力をループ
フィルタからの信号に切り換える周波数引込手段とを備
えていることを特徴とする。
【００１２】また、本発明は好ましくはその一態様とし
て、前記リングオシレータの使用段数に比例して該リン
グオシレータに供給される入力を制限する入力制限手段
が設けられていることを特徴とすることができる。
て、前記リングオシレータの使用段数に比例して該リン
グオシレータに供給される入力を制限する入力制限手段
が設けられていることを特徴とすることができる。
【００１３】また、本発明は好ましくは他の態様とし
て、前記リングオシレータの各段が電流一定の差動形イ
ンバータにより構成されていることを特徴とすることが
できる。
て、前記リングオシレータの各段が電流一定の差動形イ
ンバータにより構成されていることを特徴とすることが
できる。
【００１４】また、本発明は好ましくは他の態様とし
て、前記リングオシレータにおける減少されて使用しな
い段の消費電流を減少する消費電流減少手段が設けられ
ていることを特徴とすることができる。
て、前記リングオシレータにおける減少されて使用しな
い段の消費電流を減少する消費電流減少手段が設けられ
ていることを特徴とすることができる。
【００１５】また、本発明は好ましくは他の態様とし
て、前記ループフィルタと前記リングオシレータの間に
電圧−電流変換器が設けられていることを特徴とするこ
とができる。
て、前記ループフィルタと前記リングオシレータの間に
電圧−電流変換器が設けられていることを特徴とするこ
とができる。
【００１６】また、本発明のＰＬＬ回路の周波数引込方
法は、位相比較器、ループフィルタおよび段数可変のリ
ングオシレータを有するＰＬＬ回路の周波数引込方法に
おいて、前記リングオシレータを最大段数に設定すると
共に該リングオシレータの入力を所定値に固定してＰＬ
Ｌ回路をスタートさせた後、該リングオシレータの段数
を所定間隔毎に次々と減少させてその出力周波数を上昇
させて、その出力周波数の値が基準周波数を超える値ま
で上昇したときに前記段数の減少を停止すると共に、該
リングオシレータの入力を前記ループフィルタの出力に
切り換えることを特徴とする。
法は、位相比較器、ループフィルタおよび段数可変のリ
ングオシレータを有するＰＬＬ回路の周波数引込方法に
おいて、前記リングオシレータを最大段数に設定すると
共に該リングオシレータの入力を所定値に固定してＰＬ
Ｌ回路をスタートさせた後、該リングオシレータの段数
を所定間隔毎に次々と減少させてその出力周波数を上昇
させて、その出力周波数の値が基準周波数を超える値ま
で上昇したときに前記段数の減少を停止すると共に、該
リングオシレータの入力を前記ループフィルタの出力に
切り換えることを特徴とする。
【００１７】
【作用】本発明では、入力クロックの周波数とリングオ
シレータから出力されるクロックの周波数を比較して、
最適のリングオシレータの段数を決定する機能を持つ周
波数引込手段である周波数調整回路と、各出力段にスイ
ッチを設けて任意の段数で発振できる様にしたリングオ
シレータとを組み合わせることにより、広いロックレン
ジと高速周波数引き込みを可能にしている。さらに、リ
ングオシレータをカレントコンスタントな全差動のイン
バータを用いることによりＰＬＬ回路の低ノイズ化を実
現している。
シレータから出力されるクロックの周波数を比較して、
最適のリングオシレータの段数を決定する機能を持つ周
波数引込手段である周波数調整回路と、各出力段にスイ
ッチを設けて任意の段数で発振できる様にしたリングオ
シレータとを組み合わせることにより、広いロックレン
ジと高速周波数引き込みを可能にしている。さらに、リ
ングオシレータをカレントコンスタントな全差動のイン
バータを用いることによりＰＬＬ回路の低ノイズ化を実
現している。
【００１８】周波数調整回路からの制御信号を、不用に
なったリングオシレータ中のインバータをパワーダウン
する信号として活用することにより、消費電流の増加を
おさえることが可能となるので、低消費電流で高い発振
周波数が得られる。
なったリングオシレータ中のインバータをパワーダウン
する信号として活用することにより、消費電流の増加を
おさえることが可能となるので、低消費電流で高い発振
周波数が得られる。
【００１９】周波数調整回路からの制御信号を受けてリ
ングオシレータの段数を監視する機能をもつリングオシ
レータ段数モニター回路から段数の情報を得て、リング
オシレータへ供給する電流量を制御することにより、シ
ステムの入力感度が高くなることをおさえている。
ングオシレータの段数を監視する機能をもつリングオシ
レータ段数モニター回路から段数の情報を得て、リング
オシレータへ供給する電流量を制御することにより、シ
ステムの入力感度が高くなることをおさえている。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２１】図１は本発明の一実施例のＰＬＬ回路の構
成を示す。図１において、１１は位相比較器、１２はル
ープフィルタ、１３は入力設定手段、１４は電圧−電流
変換器、１５はリングオシレータおよび１６は１／Ｎ分
周器である。また、１７は周波数引込手段であり、周波
数調整回路１８とリングオシレータ段数モニタ１９から
構成される。また、図１中の信号の内容は下記の表の通
りである。
成を示す。図１において、１１は位相比較器、１２はル
ープフィルタ、１３は入力設定手段、１４は電圧−電流
変換器、１５はリングオシレータおよび１６は１／Ｎ分
周器である。また、１７は周波数引込手段であり、周波
数調整回路１８とリングオシレータ段数モニタ１９から
構成される。また、図１中の信号の内容は下記の表の通
りである。
【００２２】
【表１】 ＲＥＦ ＣＬＫ 参照クロック（基本周波数，引込周波数） ＵＰ 周波数アップ信号（アップパルス） ＤＷ 周波数ダウン信号（ダウンパルス） ＬＯＯＫ ＯＵＴ ループフィルタからの出力信号 ＲＬＯＣＫ リングオシレータの段数固定信号（段数ロック信号） ＦＣＬＫ フレームクロック（段数減少信号） ＲＣＬＫ リングオシレータから出力されるクロック （出力周波数） ＧＭ ＯＵＴ ループフィルタの出力をＶ−Ｉに変換した信号 ＭＣＬＫ マスタークロック ＧＭ ＣＯＮＴ 電圧−電流変換器のＧＭコントロール信号 本発明のＰＬＬ回路の主たる特徴は高速で周波数引き込
みができる点である。この点を含めて実施例の全体動作
を図１のブロック図と図２の周波数引き込み動作チャー
トにより説明する。
みができる点である。この点を含めて実施例の全体動作
を図１のブロック図と図２の周波数引き込み動作チャー
トにより説明する。
【００２３】（１）基本作用 スタート時に自動リセット操作により、リングオシレ
ータ１５は最大段数に設定されると共に、リングオシレ
ータ１５は入力設定手段１３にその入力が切り換えられ
る。
ータ１５は最大段数に設定されると共に、リングオシレ
ータ１５は入力設定手段１３にその入力が切り換えられ
る。
【００２４】入力設定手段１３に設定される電圧値は例
えば３／５ＶDDであり、その値はリングオシレータ１５
が中間の適当な段数のとき、引込周波数（基準周波数Ｒ
ＥＦＣＬＫ）よりわずかに高い出力周波数（ＲＣＬＫ）
を出すレベルである。しかし、最大段数においてはその
値による出力周波数は基準周波数よりも大幅に低くな
る。
えば３／５ＶDDであり、その値はリングオシレータ１５
が中間の適当な段数のとき、引込周波数（基準周波数Ｒ
ＥＦＣＬＫ）よりわずかに高い出力周波数（ＲＣＬＫ）
を出すレベルである。しかし、最大段数においてはその
値による出力周波数は基準周波数よりも大幅に低くな
る。
【００２５】周波数引込手段１７の周波数調整回路１
８は所定期間毎のダウンパルスＤＷをカウントし、それ
が予め設定した値に達しないときは、その都度リングオ
シレータ１５の段数を１段下げるパルス（ＦＣＬＫ）を
出した後リセットし、再びダウンパルスのカウントを開
始する。また所定期間毎のダウンパルスが予め設定した
値に達したときは、リングオシレータ１５を段数ロック
する信号（ＲＬＯＣＫ）を出すと共に、その入力をルー
プフィルタ１２からの信号に切り換える。
８は所定期間毎のダウンパルスＤＷをカウントし、それ
が予め設定した値に達しないときは、その都度リングオ
シレータ１５の段数を１段下げるパルス（ＦＣＬＫ）を
出した後リセットし、再びダウンパルスのカウントを開
始する。また所定期間毎のダウンパルスが予め設定した
値に達したときは、リングオシレータ１５を段数ロック
する信号（ＲＬＯＣＫ）を出すと共に、その入力をルー
プフィルタ１２からの信号に切り換える。
【００２６】スタート時はリングオシレータ１５の出力
周波数が対応する基準周波数よりも低いので、位相比較
器１１からアップパルスＵＰのみ出力される。従って、
周波数引込手段１７から所定期間毎に段数減少信号ＦＣ
ＬＫが出されて、図２に示すようにリングオシレータ１
５の段数が減少していき、それに伴って出力周波数は上
昇する。
周波数が対応する基準周波数よりも低いので、位相比較
器１１からアップパルスＵＰのみ出力される。従って、
周波数引込手段１７から所定期間毎に段数減少信号ＦＣ
ＬＫが出されて、図２に示すようにリングオシレータ１
５の段数が減少していき、それに伴って出力周波数は上
昇する。
【００２７】出力周波数ＲＣＬＫが基準周波数ＲＥＦ
ＣＬＫを超える付近から、位相比較器１１からダウンパ
ルスＤＷが出始める。そして、そのダウンパルスＤＷが
所定期間内（例えば、基準周波数３２クロック）に予め
設定した値（例えば、８ダウンクロック）に達成したと
き、周波数引込手段１７からＲＬＯＣＫ信号が出されて
リングオシレータ１５の段数がロックされ、その入力が
ループフィルタ１２側に切り換わり、周波数引き込みが
行われる。しかし、このときリングオシレータ１５の出
力周波数は引込周波数よりわずかに高い値であるため、
ラフな引き込みとなる。そして、それ以降は位相比較器
１１の通常の作用により基準周波数に対応する出力周波
数にロックされる。
ＣＬＫを超える付近から、位相比較器１１からダウンパ
ルスＤＷが出始める。そして、そのダウンパルスＤＷが
所定期間内（例えば、基準周波数３２クロック）に予め
設定した値（例えば、８ダウンクロック）に達成したと
き、周波数引込手段１７からＲＬＯＣＫ信号が出されて
リングオシレータ１５の段数がロックされ、その入力が
ループフィルタ１２側に切り換わり、周波数引き込みが
行われる。しかし、このときリングオシレータ１５の出
力周波数は引込周波数よりわずかに高い値であるため、
ラフな引き込みとなる。そして、それ以降は位相比較器
１１の通常の作用により基準周波数に対応する出力周波
数にロックされる。
【００２８】（２）その他 周波数引込手段１７において、所定期間毎のダウンパ
ルスＤＷを予め設定した値に達するか否か検出するの
は、リングオシレータ１５の出力周波数が基準周波数に
近いとき、出力周波数が基準周波数よりも低いときでも
ダウンパルスが出たり、アップ−ダウンの交互パルスが
出るときがあるため、１個のダウンパルスでは誤動作す
るおそれがあるためであり、バッファ作用として複数、
例えば８個のダウンパルスをカウントして初めてロック
信号を出している。
ルスＤＷを予め設定した値に達するか否か検出するの
は、リングオシレータ１５の出力周波数が基準周波数に
近いとき、出力周波数が基準周波数よりも低いときでも
ダウンパルスが出たり、アップ−ダウンの交互パルスが
出るときがあるため、１個のダウンパルスでは誤動作す
るおそれがあるためであり、バッファ作用として複数、
例えば８個のダウンパルスをカウントして初めてロック
信号を出している。
【００２９】リングオシレータ１５は電圧−電流変換
器（Ｖ−Ｉ）１４を介してループフィルタ１２に接続さ
れている。しかし、リングオシレータ１５が電圧入力動
作するタイプのもの、またはその入力部に電圧−電流変
換手段を有している場合には、この電圧−電流変換器１
４を省略することができることは勿論である。
器（Ｖ−Ｉ）１４を介してループフィルタ１２に接続さ
れている。しかし、リングオシレータ１５が電圧入力動
作するタイプのもの、またはその入力部に電圧−電流変
換手段を有している場合には、この電圧−電流変換器１
４を省略することができることは勿論である。
【００３０】本発明の実施例では電圧−電流変換器１
４を設けており、その入力側において入力設定手段１３
が切り換えられている。この例において引き込み前で入
力設定手段１３が接続されているときは、リングオシレ
ータ１５の入力値はループフィルタ１２の出力に関係な
くその設定値に固定される。そして、引き込み動作（Ｒ
ＬＯＣＫ信号）が行われた直後は、その設定値レベルが
ループフィルタ１２のコンデンサに蓄積されているの
で、そのレベルから通常のＰＬＬ動作に乗り移るので、
切り換えに伴う不連続性がないという利点がある。
４を設けており、その入力側において入力設定手段１３
が切り換えられている。この例において引き込み前で入
力設定手段１３が接続されているときは、リングオシレ
ータ１５の入力値はループフィルタ１２の出力に関係な
くその設定値に固定される。そして、引き込み動作（Ｒ
ＬＯＣＫ信号）が行われた直後は、その設定値レベルが
ループフィルタ１２のコンデンサに蓄積されているの
で、そのレベルから通常のＰＬＬ動作に乗り移るので、
切り換えに伴う不連続性がないという利点がある。
【００３１】しかしこの例においても、リングオシレー
タ１５の入力部に直接電流源からの電流設定値を入力す
ることもでき、その場合においてもリングオシレータ１
５の入力部の容量如何によりスムーズに乗り移ることが
可能である。
タ１５の入力部に直接電流源からの電流設定値を入力す
ることもでき、その場合においてもリングオシレータ１
５の入力部の容量如何によりスムーズに乗り移ることが
可能である。
【００３２】次に、図１の各回路の内部を詳細に説明す
る。
る。
【００３３】位相比較器１１と周波数調整回路１８ ＲＥＦＣＬＫとＲＣＬＫの周波数を位相比較器１１によ
り決められた期間内で比較して、ＲＥＦＣＬＫの周波数
の方が高かったならば、リングオシレータ１５の段数を
ひとつ減らし、一方ＲＥＦＣＬＫの周波数の方が低かっ
たならば、リングオシレータ１５の段数をそこで固定す
るというアーキテクチャーで動作する周波数調整回路１
８をシステム内に組み込むことにより、最適のリングオ
シレータの段数を選択することを可能としている。周波
数調整回路１８が動作している間、リングオシレータ１
５の動作スピードを変える制御電圧（または制御電流）
ＧＭ ＯＵＴはある値に固定される。
り決められた期間内で比較して、ＲＥＦＣＬＫの周波数
の方が高かったならば、リングオシレータ１５の段数を
ひとつ減らし、一方ＲＥＦＣＬＫの周波数の方が低かっ
たならば、リングオシレータ１５の段数をそこで固定す
るというアーキテクチャーで動作する周波数調整回路１
８をシステム内に組み込むことにより、最適のリングオ
シレータの段数を選択することを可能としている。周波
数調整回路１８が動作している間、リングオシレータ１
５の動作スピードを変える制御電圧（または制御電流）
ＧＭ ＯＵＴはある値に固定される。
【００３４】図３は図１の位相比較器１１の構成例を示
し、図４は図１の周波数調整回路１８の構成例を示し、
また、図５はこれら回路の入出力信号のタイミングを示
す。
し、図４は図１の周波数調整回路１８の構成例を示し、
また、図５はこれら回路の入出力信号のタイミングを示
す。
【００３５】図３に示す位相比較器１１は基本周波数Ｒ
ＥＦＣＬＫに比べてＤＣＬＫの周波数が速いか、または
位相が進んでいるときに、ＤＷ信号がアクティブにな
り、一方ＤＣＬＫの周波数が遅いかまたは位相が遅れて
いるときにＵＰ信号がアクティブになる回路である。
ＥＦＣＬＫに比べてＤＣＬＫの周波数が速いか、または
位相が進んでいるときに、ＤＷ信号がアクティブにな
り、一方ＤＣＬＫの周波数が遅いかまたは位相が遅れて
いるときにＵＰ信号がアクティブになる回路である。
【００３６】図４に示すＤＷ８カウントブロック１８２
は位相比較器１１からのＤＷ信号をカウントするブロッ
クで、８個ＤＷ信号を数えた時点でリングオシレータ１
５の段数を変えるクロック（ＦＣＬＫ）がディセーブル
（ｄｉｓａｂｌｅ）され、ＲＬＯＣＫはイネーブル（ｅ
ｎａｂｌｅ）される。ＤＷ８カウントブロック１８２は
複数のフリップフロップから成り、ＭＣＬＫはＲＥＦＣ
ＬＫより高い周波数のマスタクロックである。ＲＥＦＣ
ＬＫ３２カウントブロック１８１はＲＥＦＣＬＫを３２
個数えるブロックで、この３２クロックでＲＥＦＣＬＫ
とＤＣＬＫの周波数を測定する期間を作っている。
は位相比較器１１からのＤＷ信号をカウントするブロッ
クで、８個ＤＷ信号を数えた時点でリングオシレータ１
５の段数を変えるクロック（ＦＣＬＫ）がディセーブル
（ｄｉｓａｂｌｅ）され、ＲＬＯＣＫはイネーブル（ｅ
ｎａｂｌｅ）される。ＤＷ８カウントブロック１８２は
複数のフリップフロップから成り、ＭＣＬＫはＲＥＦＣ
ＬＫより高い周波数のマスタクロックである。ＲＥＦＣ
ＬＫ３２カウントブロック１８１はＲＥＦＣＬＫを３２
個数えるブロックで、この３２クロックでＲＥＦＣＬＫ
とＤＣＬＫの周波数を測定する期間を作っている。
【００３７】すなわち、３２クロック間にＤＷ信号が８
未満なら、フレームクロックを加えて、１段減らして、
次のリングオシレータ１５の段数にし、一方フレーム期
間内でＤＷ≧８になる場合は、ＤＷ信号を８個数えた時
点で、ＲＬＯＣＫを出力し、リングオシレータの段数を
固定する様に周波数調整回路１８は機能する。
未満なら、フレームクロックを加えて、１段減らして、
次のリングオシレータ１５の段数にし、一方フレーム期
間内でＤＷ≧８になる場合は、ＤＷ信号を８個数えた時
点で、ＲＬＯＣＫを出力し、リングオシレータの段数を
固定する様に周波数調整回路１８は機能する。
【００３８】ループフィルタ１２ 図６に示すように、ループフィルタ１２は、位相比較器
１１からのＵＰ／ＤＷ信号をリングオシレータ１５の制
御電圧に変換するブロックである。ループフィルタ１２
は、ＵＰ信号がアクティブであるとき、ＳＷ１がＯＮし
て、電流ＩＵＰがコンデンサＣｌｏｏｐを充電する。Ｄ
Ｗ信号がアクティブであるときには、ＳＷ２がＯＮして
電流ＩＤＷがコンデンサＣｌｏｏｐを放電する。以上の
様にして電流をＵＰ／ＤＷ信号によりリングオシレータ
１５の制御電圧ＬＯＯＰ ＯＵＴに変換できる。
１１からのＵＰ／ＤＷ信号をリングオシレータ１５の制
御電圧に変換するブロックである。ループフィルタ１２
は、ＵＰ信号がアクティブであるとき、ＳＷ１がＯＮし
て、電流ＩＵＰがコンデンサＣｌｏｏｐを充電する。Ｄ
Ｗ信号がアクティブであるときには、ＳＷ２がＯＮして
電流ＩＤＷがコンデンサＣｌｏｏｐを放電する。以上の
様にして電流をＵＰ／ＤＷ信号によりリングオシレータ
１５の制御電圧ＬＯＯＰ ＯＵＴに変換できる。
【００３９】電圧−電流変換器１４ 電圧−電流変換器１４は、制御電圧ＬＯＯＰ ＯＵＴを
制御電流ＧＭ ＯＵＴに変換する機能をもつ回路であ
る。その回路図はで後述の図１０に示す。また、その
電圧−電流変換器１４の出力特性を図１１に示す。
制御電流ＧＭ ＯＵＴに変換する機能をもつ回路であ
る。その回路図はで後述の図１０に示す。また、その
電圧−電流変換器１４の出力特性を図１１に示す。
【００４０】リングオシレータ１５ 次に、リングオシレータ１５の機能について説明する。
本実施例では図７に示すような１１段リングオシレータ
１５を採用した。リングオシレータ１５は、電流一定の
インバータ１５１で構成されているので、低ノイズが期
待できる。図８はそのインバータ１５１の構成例であ
る。
本実施例では図７に示すような１１段リングオシレータ
１５を採用した。リングオシレータ１５は、電流一定の
インバータ１５１で構成されているので、低ノイズが期
待できる。図８はそのインバータ１５１の構成例であ
る。
【００４１】リングオシレータ１５は、リセット時はＳ
Ｗ１１のみがＯＮで、その他のＳＷ（スイッチ）はＯＦ
Ｆとなり、１１段リングオシレータを構成している。
Ｗ１１のみがＯＮで、その他のＳＷ（スイッチ）はＯＦ
Ｆとなり、１１段リングオシレータを構成している。
【００４２】リセットが解除されると１１段リングオシ
レータの状態から発振を開始する。フレームクロックＦ
ＣＬＫによりシフトレジスタ１５０のデータが変化し
て、ＯＮするＳＷの位置が変わる。その結果、リングオ
シレータの段数が変わることになる。なお、段数が変わ
りリングオシレータとしては不用になったインバータ
（８段リングオシレータの場合、９〜１１段目のインバ
ータ）はパワーダウン監視用シフトレジスタを用意すれ
ば、そこからの信号でパワーダウンさせることができ
る。このため、周波数が高くなっても消費電流は大にな
らないという利点が生まれる。
レータの状態から発振を開始する。フレームクロックＦ
ＣＬＫによりシフトレジスタ１５０のデータが変化し
て、ＯＮするＳＷの位置が変わる。その結果、リングオ
シレータの段数が変わることになる。なお、段数が変わ
りリングオシレータとしては不用になったインバータ
（８段リングオシレータの場合、９〜１１段目のインバ
ータ）はパワーダウン監視用シフトレジスタを用意すれ
ば、そこからの信号でパワーダウンさせることができ
る。このため、周波数が高くなっても消費電流は大にな
らないという利点が生まれる。
【００４３】１／Ｎ分周器１６ １／Ｎ分周器１６のブロックの機能について説明する。
本実施例ではＮ＝３２を採用した。図９に示すように分
周器１６は１／８分周器１６１と１／４分周器１６２を
有し、この分周器１６でリングオシレータ１５から出力
されるクロックＲＣＬＫを１／８分周してマスタークロ
ック（ＭＣＬＫ）を作り、さらにそれを１／４分周して
ＤＣＬＫを作っている。
本実施例ではＮ＝３２を採用した。図９に示すように分
周器１６は１／８分周器１６１と１／４分周器１６２を
有し、この分周器１６でリングオシレータ１５から出力
されるクロックＲＣＬＫを１／８分周してマスタークロ
ック（ＭＣＬＫ）を作り、さらにそれを１／４分周して
ＤＣＬＫを作っている。
【００４４】リングオシレータ段数モニタ１９ 図１０に示すようにリングオシレータ段数モニタ１９
は、リングオシレータ１５の段数を監視するとともに、
その段数で必要なｄＩ／ｄＶを電圧−電流変換器１４に
与える機能をもつ。即ち、４ビットカウンタ１９１を用
いてカウント出力の２ビットのみを使用し、この２ビッ
ト信号で電圧−電流変換器１４のゲインを変えている。
は、リングオシレータ１５の段数を監視するとともに、
その段数で必要なｄＩ／ｄＶを電圧−電流変換器１４に
与える機能をもつ。即ち、４ビットカウンタ１９１を用
いてカウント出力の２ビットのみを使用し、この２ビッ
ト信号で電圧−電流変換器１４のゲインを変えている。
【００４５】リングオシレータ段数モニタ１９の上記機
能によりリングオシレータ１５の段数が変化することに
よって生ずる急激なゲイン（ｄＦｒｅｑ．／ｄＩ）の上
昇をおさえることができる。これは、リングオシレータ
１５の入力感度を下げることと等価である。すなわち、
ノイズがリングオシレータ１５に混入してもそのゲイン
はリングオシレータ段数モニタ１９からの信号ＧＭ Ｏ
ＵＴにより抑圧されるので、ジッタを生じさせにくくす
ることができる。
能によりリングオシレータ１５の段数が変化することに
よって生ずる急激なゲイン（ｄＦｒｅｑ．／ｄＩ）の上
昇をおさえることができる。これは、リングオシレータ
１５の入力感度を下げることと等価である。すなわち、
ノイズがリングオシレータ１５に混入してもそのゲイン
はリングオシレータ段数モニタ１９からの信号ＧＭ Ｏ
ＵＴにより抑圧されるので、ジッタを生じさせにくくす
ることができる。
【００４６】（システム動作）次に、図１２のフローチ
ャートを参照して本実施例のＰＬＬ回路のシステム動作
を説明する。あるクロックにロックさせる前に必ずリセ
ット状態にする（Ｓ０）。この時、リングオシレータ１
５は最大段数（例えば１１段リングオシレータである場
合は１１段）であり、Ｌｏｏｐ ｏｕｔの電位は基準電
圧源ＶREF からの出力である（Ｓ１）。
ャートを参照して本実施例のＰＬＬ回路のシステム動作
を説明する。あるクロックにロックさせる前に必ずリセ
ット状態にする（Ｓ０）。この時、リングオシレータ１
５は最大段数（例えば１１段リングオシレータである場
合は１１段）であり、Ｌｏｏｐ ｏｕｔの電位は基準電
圧源ＶREF からの出力である（Ｓ１）。
【００４７】ＲＬＯＣＫ＝Ｈになるまで、例えばその基
準電位が３／５ＶDDである場合、Ｌｏｏｐ ｏｕｔ＝３
／５ＶDDのまま固定となり、ＶREF ＝１／２ＶDD，Ｌｏ
ｏｐｏｕｔ＝３／５ＶDDの条件で、位相比較器１１でＲ
ＥＦＣＬＫとＤＣＬＫの周波数が比較されることにな
る。ＲＬＯＣＫ＝Ｌの期間はループフィルタ１２に付い
ている容量がどんなに大きくとも、その容量によらず周
波数をラフに引き込むことができる。本実施例では３２
ＲＥＦＣＬＫを１フレームとしてＤＷの個数をカウント
する（Ｓ２）。
準電位が３／５ＶDDである場合、Ｌｏｏｐ ｏｕｔ＝３
／５ＶDDのまま固定となり、ＶREF ＝１／２ＶDD，Ｌｏ
ｏｐｏｕｔ＝３／５ＶDDの条件で、位相比較器１１でＲ
ＥＦＣＬＫとＤＣＬＫの周波数が比較されることにな
る。ＲＬＯＣＫ＝Ｌの期間はループフィルタ１２に付い
ている容量がどんなに大きくとも、その容量によらず周
波数をラフに引き込むことができる。本実施例では３２
ＲＥＦＣＬＫを１フレームとしてＤＷの個数をカウント
する（Ｓ２）。
【００４８】現フレームでＤＷ＜８ならば（Ｓ３）、次
のフレームではリングオシレータ１５の段数を１つ減ら
し（Ｓ４）、ＤＷをカウントするカウンタ１８２をリセ
ットして（Ｓ２）、再度ＤＷの個数を数える。
のフレームではリングオシレータ１５の段数を１つ減ら
し（Ｓ４）、ＤＷをカウントするカウンタ１８２をリセ
ットして（Ｓ２）、再度ＤＷの個数を数える。
【００４９】ＤＷ＝８になった時点で（Ｓ３）、即座に
ＲＬＯＣＫ＝Ｈとなり、リングオシレータ１５の段数は
固定となる。そしてＬｏｏｐ ｏｕｔはループフィルタ
１２からの出力に切り替わり、通常の引き込み動作にな
る。ループフィルタ１２に付いている容量はＲＬＯＣＫ
＝Ｈの期間に３／５ＶDDに充電されており、通常引き込
み動作はＬｏｏｐ ｏｕｔ＝３／５ＶDD（基準電位が３
／５ＶDDである場合）から開始することになる（Ｓ
６）。
ＲＬＯＣＫ＝Ｈとなり、リングオシレータ１５の段数は
固定となる。そしてＬｏｏｐ ｏｕｔはループフィルタ
１２からの出力に切り替わり、通常の引き込み動作にな
る。ループフィルタ１２に付いている容量はＲＬＯＣＫ
＝Ｈの期間に３／５ＶDDに充電されており、通常引き込
み動作はＬｏｏｐ ｏｕｔ＝３／５ＶDD（基準電位が３
／５ＶDDである場合）から開始することになる（Ｓ
６）。
【００５０】なお、リングオシレータ１５の段数が２段
になってもＤＷ＜８である場合は、現条件（２段でＶ
REF ＝１／２ＶDDかつＬｏｏｐ ｏｕｔ＝３／５ＶDD）
はロックできない（Ｓ５）。
になってもＤＷ＜８である場合は、現条件（２段でＶ
REF ＝１／２ＶDDかつＬｏｏｐ ｏｕｔ＝３／５ＶDD）
はロックできない（Ｓ５）。
【００５１】以上の説明でラフな周波数引き込みに必要
な最大時間は
な最大時間は
【００５２】
【数１】３２ＲＥＦＣＬＫ×９＝２８８ＲＥＦＣＬＫ となる。これはループフィルタ１２の容量の大きさによ
らない。ＤＷ＝８となったとき、ＲＬＯＣＫ＝Ｈと設定
した理由は、ＲＥＦＣＬＫとＤＣＬＫの位相の関係でＤ
ＣＬＫの周波数が低くてもＤＷが出る場合があるので、
これを排除するためである。
らない。ＤＷ＝８となったとき、ＲＬＯＣＫ＝Ｈと設定
した理由は、ＲＥＦＣＬＫとＤＣＬＫの位相の関係でＤ
ＣＬＫの周波数が低くてもＤＷが出る場合があるので、
これを排除するためである。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
周波数引込手段である周波数調整回路と段数可変なリン
グオシレータを組み合わせているので、広いロックレン
ジでかつ高速動作での周波数引き込みを得ることができ
る。さらに、ループフィルタの容量によらずある決まっ
たクロック数で周波数を速く引き込むことができる。
周波数引込手段である周波数調整回路と段数可変なリン
グオシレータを組み合わせているので、広いロックレン
ジでかつ高速動作での周波数引き込みを得ることができ
る。さらに、ループフィルタの容量によらずある決まっ
たクロック数で周波数を速く引き込むことができる。
【００５４】また、本発明では、リングオシレータを構
成するインバータをカレントコンスタントな全差動イン
バータを用いることにより低ノイズ化を実現できる。さ
らに、不用なインバータをパワーダウンすることにより
高速動作時でも低消費電流での発振を可能となる。さら
に、リングオシレータ段数モニタからの信号でｄＩ／ｄ
Ｖ（ＧＭ）を制御することにより、ＰＬＬ回路の入力感
度をおさえ、ノイズによって生ずるジッターを防止でき
る。
成するインバータをカレントコンスタントな全差動イン
バータを用いることにより低ノイズ化を実現できる。さ
らに、不用なインバータをパワーダウンすることにより
高速動作時でも低消費電流での発振を可能となる。さら
に、リングオシレータ段数モニタからの信号でｄＩ／ｄ
Ｖ（ＧＭ）を制御することにより、ＰＬＬ回路の入力感
度をおさえ、ノイズによって生ずるジッターを防止でき
る。
【図１】本発明の一実施例のＰＬＬ回路の全体の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の本発明の一実施例の動作を示すタイミン
グチャートである。
グチャートである。
【図３】図１の位相比較器の構成例を示す回路図であ
る。
る。
【図４】図１の周波数調整回路の構成例を示す回路図で
ある。
ある。
【図５】図４の周波数調整回路の動作を示すタイミング
チャートである。
チャートである。
【図６】図１のループフィルタの構成例を示す回路図で
ある。
ある。
【図７】図１のリングオシレータの構成例を示す回路図
である。
である。
【図８】図７のリングオシレータのインバータの構成例
を示す回路図である。
を示す回路図である。
【図９】図１の１／Ｎ分周器の構成例を示すブロック図
である。
である。
【図１０】図１の電圧−電流変換器およびリングオシレ
ータ段数モニタの構成例を示す回路図である。
ータ段数モニタの構成例を示す回路図である。
【図１１】図１０の電圧−電流変換器の出力特性を示す
グラフである。
グラフである。
【図１２】本発明の一実施例のＰＬＬ回路の動作手順を
示すフローチャートである。
示すフローチャートである。
【図１３】従来のＰＬＬ回路の構成を示すブロック図で
ある。
ある。
１１ 位相比較器 １２ ループフィルタ １３ 入力設定手段 １４ 電圧−電流変換器 １５ リングオシレータ（リング発振器） １６ １／Ｎ分周器 １７ 周波数引込手段 １８ 周波数調整回路 １９ リングオシレータ段数モニタ ２０ 基準電圧発生回路 １５０ シフトレジスタ １５１ 電流一定のインバータ １６１ １／８分周器 １６２ １／４分周器 １８１ ＲＥＦＣＬＫ３２カウントブロック １８２ ＤＷ８カウントブロック １９１ ４ビットカウンタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/099
Claims (6)
- 【請求項１】 位相比較器、ループフィルタおよび段数
可変のリングオシレータを有するＰＬＬ回路において、 前記リングオシレータの入力を所定値に設定する入力設
定手段と、 前記リングオシレータを最大段数に設定すると共にその
入力に前記入力設定手段からの設定信号に切り換える初
期リセット手段と、 所定期間毎の前記位相比較器のダウンパルスをカウント
し、そのカウント値が予め設定された値に達しないとき
にはその都度前記リングオシレータの段数を１段減少さ
せ、そのカウント値が予め設定された値に達したときに
は前記リングオシレータを段数ロックすると共にその入
力をループフィルタからの信号に切り換える周波数引込
手段とを備えていることを特徴とするＰＬＬ回路。 - 【請求項２】 前記リングオシレータの使用段数に比例
して該リングオシレータに供給される入力を制限する入
力制限手段が設けられていることを特徴とする請求項１
に記載のＰＬＬ回路。 - 【請求項３】 前記リングオシレータの各段が電流一定
の差動形インバータにより構成されていることを特徴と
する請求項１または２に記載のＰＬＬ回路。 - 【請求項４】 前記リングオシレータにおける減少され
て使用しない段の消費電流を減少する消費電流減少手段
が設けられていることを特徴とする請求項１〜３のいず
れかに記載のＰＬＬ回路。 - 【請求項５】 前記ループフィルタと前記リングオシレ
ータの間に電圧−電流変換器が設けられていることを特
徴とする請求項１〜４のいずれかに記載のＰＬＬ回路。 - 【請求項６】 位相比較器、ループフィルタおよび段数
可変のリングオシレータを有するＰＬＬ回路の周波数引
込方法において、 前記リングオシレータを最大段数に設定すると共に該リ
ングオシレータの入力を所定値に固定してＰＬＬ回路を
スタートさせた後、 該リングオシレータの段数を所定間隔毎に次々と減少さ
せてその出力周波数を上昇させて、その出力周波数の値
が基準周波数を超える値まで上昇したときに前記段数の
減少を停止すると共に、 該リングオシレータの入力を前記ループフィルタの出力
に切り換えることを特徴とするＰＬＬ回路の周波数引込
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24289594A JP3317794B2 (ja) | 1994-10-06 | 1994-10-06 | Ｐｌｌ回路およびその周波数引込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24289594A JP3317794B2 (ja) | 1994-10-06 | 1994-10-06 | Ｐｌｌ回路およびその周波数引込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107351A true JPH08107351A (ja) | 1996-04-23 |
| JP3317794B2 JP3317794B2 (ja) | 2002-08-26 |
Family
ID=17095821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24289594A Expired - Fee Related JP3317794B2 (ja) | 1994-10-06 | 1994-10-06 | Ｐｌｌ回路およびその周波数引込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317794B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049575A1 (ja) * | 2002-11-22 | 2004-06-10 | Nec Corporation | Ｐｌｌ回路 |
| JP2007221598A (ja) * | 2006-02-17 | 2007-08-30 | Matsushita Electric Ind Co Ltd | タイミング補正装置、遅延レンジ検出回路及び遅延ゲイン検出回路 |
| WO2009057289A1 (ja) * | 2007-11-02 | 2009-05-07 | Panasonic Corporation | スペクトラム拡散クロック発生装置 |
| US10396973B2 (en) | 2016-09-09 | 2019-08-27 | Fujitsu Limited | Clock regeneration circuit, semiconductor integrated circuit device and RF tag |
-
1994
- 1994-10-06 JP JP24289594A patent/JP3317794B2/ja not_active Expired - Fee Related
Cited By (7)
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|---|---|---|---|---|
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