JPH08107211A - Manufacture of semiconductor device - Google Patents
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- JPH08107211A JPH08107211A JP24255494A JP24255494A JPH08107211A JP H08107211 A JPH08107211 A JP H08107211A JP 24255494 A JP24255494 A JP 24255494A JP 24255494 A JP24255494 A JP 24255494A JP H08107211 A JPH08107211 A JP H08107211A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、多結晶シリコン膜を活性領域として用いたい
わゆる薄膜トランジスタのその多結晶シリコン膜の形成
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a polycrystalline silicon film of a so-called thin film transistor using a polycrystalline silicon film as an active region.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特開昭６０−６２１５９号公報 文献２；特開昭６１−１１６８７４号公報 文献３；特開平５−０６７６３５号公報 絶縁膜上に形成された半導体薄膜を能動素子として用い
る薄膜トランジスタは、集積回路の高集積化を図る上で
極めて有利である。前記文献１，２は、いずれも通常の
電界効果型トランジスタ（以下、ＭＯＳトランジスタと
呼ぶ）上に形成される薄膜トランジスタを示すものであ
る。これらの例にも示される様に、薄膜トランジスタを
形成する半導体薄膜としては、製造上の容易さから、多
結晶シリコン膜が多く用いられている。しかしながら、
この多結晶シリコンの薄膜トランジスタは、多結晶シリ
コンの粒内、粒界に存在するため、その特性が単結晶シ
リコン上のデバイスに比べて、著しく劣ることがわかっ
ている。このため、（１）水素原子によってこの結晶欠
陥を電気的に不活性化する水素化処理法、（２）大粒径
の多結晶シリコンを用いることにより、結晶粒界の電気
特性への影響を小さくする方法などがとられている。最
近になって、非晶質シリコンを固相で結晶化する方法が
開発され、通常０．１μｍ程度の結晶粒径が１〜５μｍ
まで大きくなることが分かっている。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Document 1; JP-A-60-62159; Document 2; JP-A-61-116874; Document 3; JP-A-5-067635. A thin film transistor using a semiconductor thin film formed on an insulating film as an active element is integrated. This is extremely advantageous in achieving high integration of the circuit. The documents 1 and 2 each show a thin film transistor formed on a normal field effect transistor (hereinafter referred to as a MOS transistor). As shown in these examples, a polycrystalline silicon film is often used as a semiconductor thin film forming a thin film transistor because of its ease of manufacturing. However,
It is known that the thin-film transistor made of polycrystalline silicon is inferior in characteristics to a device on single-crystal silicon because it exists in the grain of the polycrystalline silicon and at grain boundaries. Therefore, (1) a hydrogenation method for electrically inactivating these crystal defects by hydrogen atoms, and (2) using polycrystalline silicon with a large grain size has an effect on the electrical characteristics of grain boundaries. The method of making it small is taken. Recently, a method for crystallizing amorphous silicon in a solid phase has been developed, and a crystal grain size of about 0.1 μm is usually 1 to 5 μm.
Is known to grow.
【０００３】以下、前記文献３に記載されたこの方法を
用いた多結晶シリコンの薄膜トランジスタの製造方法に
ついて図２を参照しつつ説明する。 （１） 図２（ａ）の工程 シリコン基板１に絶縁膜２、ゲート電極３を形成する。
さらに、ゲート電極３上にゲート絶縁膜４を形成する。
このゲート絶縁膜４は、例えば、化学気相成長（以下、
ＣＶＤと呼ぶ）法によるシリコン酸化膜でも良いし、ゲ
ート電極３として用いた多結晶シリコンの熱酸化でも良
い。膜厚は典型的には約４０ｎｍである。 （２） 図２（ｂ）の工程 膜厚が１０〜１００ｎｍの非晶質シリコン膜５を形成す
る。この非晶質シリコン膜５は電子ビーム蒸着法、ＣＶ
Ｄ法、多結晶シリコン膜へのシリコンイオンのイオン注
入法のいずれで形成してもよい。 （３） 図２（ｃ）の工程 温度が５５０゜Ｃ〜６５０゜ＣのＮ2 雰囲気中で５〜１
５時間の熱処理を行うことにより固相結晶化し、１〜５
μｍの結晶粒径を有する多結晶シリコン膜５ａが得られ
る。 （４） 図２（ｄ）の工程 多結晶シリコン膜５ａをパターニングした後、選択的に
リンイオンをイオン注入し、ソース・ドレイン拡散領域
７を形成する。次に、層間絶縁膜８、配線電極９を形成
する。A method for manufacturing a polycrystalline silicon thin film transistor using this method described in the above-mentioned Document 3 will be described below with reference to FIG. (1) Step of FIG. 2A The insulating film 2 and the gate electrode 3 are formed on the silicon substrate 1.
Further, the gate insulating film 4 is formed on the gate electrode 3.
The gate insulating film 4 is formed, for example, by chemical vapor deposition (hereinafter,
It may be a silicon oxide film formed by the CVD method) or thermal oxidation of the polycrystalline silicon used as the gate electrode 3. The film thickness is typically about 40 nm. (2) Step of FIG. 2B An amorphous silicon film 5 having a film thickness of 10 to 100 nm is formed. This amorphous silicon film 5 is formed by electron beam evaporation method, CV
It may be formed by either the D method or the ion implantation method of silicon ions into the polycrystalline silicon film. (3) Process of FIG. 2 (c) 5-1 in an N 2 atmosphere at a temperature of 550 ° C. to 650 ° C.
Solid phase crystallization by heat treatment for 5 hours, 1-5
A polycrystalline silicon film 5a having a crystal grain size of μm is obtained. (4) Step of FIG. 2D After patterning the polycrystalline silicon film 5a, phosphorus ions are selectively ion-implanted to form the source / drain diffusion regions 7. Next, the interlayer insulating film 8 and the wiring electrode 9 are formed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
半導体素子の製造方法においては、次のような課題があ
った。従来の半導体素子の製造方法では、トランジスタ
特性のバラツキ（偏差）が大きくなるという欠点があっ
た。この製造方法では、最大数μｍの結晶粒が得られる
が、一方使用するトランジスタの寸法は１μｍ程度であ
る。この場合、チャネル内に粒界が含まれるか否かによ
りトランジスタ特性が大きく異なってしまうことにな
る。非晶質シリコン５を固相結晶化する際の結晶核の位
置は制御されておらず、またこのため粒径に分布がある
ことからチャネル内に粒界が含まれるどうかは確率的事
象であって全く制御不可能である。However, the conventional method for manufacturing a semiconductor device has the following problems. The conventional method of manufacturing a semiconductor element has a drawback that variations (deviations) in transistor characteristics become large. According to this manufacturing method, crystal grains with a maximum size of several μm can be obtained, while the size of the transistor used is about 1 μm. In this case, the transistor characteristics greatly differ depending on whether or not grain boundaries are included in the channel. The position of crystal nuclei during solid-phase crystallization of the amorphous silicon 5 is not controlled, and because of this, there is a grain size distribution, so it is a stochastic event whether grain boundaries are included in the channel. It is completely out of control.
【０００５】[0005]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基板上にゲート電極とゲート絶縁膜
と多結晶シリコンの薄膜の活性領域とを備えた半導体装
置の製造方法において、以下の工程を順に施す。すなわ
ち、前記基板上の全面にシリコン窒化膜を形成する工程
と、ゲート電極形成予定領域の前記シリコン窒化膜を除
去して、溝を形成する工程と、前記溝の部分に前記ゲー
ト電極を形成する工程と、前記ゲート電極上に選択的に
シリコン酸化膜の前記ゲート絶縁膜を形成する工程と、
全面に非晶質シリコン膜を形成する工程と、熱処理する
ことにより前記非晶質シリコン膜を結晶化して、前記多
結晶シリコンの薄膜の活性領域を形成する工程とを、順
に施す。第２の発明は、第１の発明と同様の半導体装置
の製造方法において、以下の工程を施す。すなわち、表
面にシリコン酸化膜を有する前記基板の全面にシリコン
窒化膜を形成する工程と、ゲート電極形成予定領域の前
記シリコン窒化膜を除去する工程と、全面に非晶質シリ
コン膜を形成する工程と、熱処理することにより前記非
晶質シリコン膜を結晶化して、前記多結晶シリコンの薄
膜の活性領域を形成する工程と、前記ゲート絶縁膜を形
成する工程と、前記ゲート電極を形成する工程とを、施
す。第３の発明は、第１の発明と同様の半導体装置の製
造方法において、以下の工程を施す。すなわち、表面に
第１の絶縁膜を有する前記基板のゲート電極形成予定領
域の前記第１の絶縁膜を除去して、溝を形成する工程
と、前記溝の部分に前記ゲート電極を形成する工程と、
前記ゲート絶縁膜を形成する工程と、前記溝部内の前記
ゲート絶縁膜上に非晶質シリコン膜を形成する工程と、
前記溝部を第２の絶縁膜で埋め込む工程と、全面に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜を前記非晶質シリコン膜とオーバーラップ
するようにパターニングする工程と、熱処理することに
より前記非晶質シリコン膜を結晶化して、第２の多結晶
シリコン膜を形成し、前記第１と第２の多結晶シリコン
膜から構成される前記多結晶シリコンの薄膜の活性領域
を形成する工程とを、施す。In order to solve the above problems, the first invention is a method of manufacturing a semiconductor device having a gate electrode, a gate insulating film, and an active region of a thin film of polycrystalline silicon on a substrate. In, the following steps are performed in order. That is, a step of forming a silicon nitride film on the entire surface of the substrate, a step of removing the silicon nitride film in a region for forming a gate electrode to form a groove, and a step of forming the gate electrode in the groove portion. And a step of selectively forming the gate insulating film of a silicon oxide film on the gate electrode,
A step of forming an amorphous silicon film on the entire surface and a step of crystallizing the amorphous silicon film by heat treatment to form an active region of the thin film of polycrystalline silicon are sequentially performed. A second aspect of the invention is the same method of manufacturing a semiconductor device as the first aspect of the invention, in which the following steps are performed. That is, a step of forming a silicon nitride film on the entire surface of the substrate having a silicon oxide film on its surface, a step of removing the silicon nitride film in a region where a gate electrode is to be formed, and a step of forming an amorphous silicon film on the entire surface. And a step of crystallizing the amorphous silicon film by heat treatment to form an active region of the thin film of polycrystalline silicon, a step of forming the gate insulating film, and a step of forming the gate electrode. Apply. A third aspect of the invention is the same method as the first aspect of the invention for manufacturing a semiconductor device, and includes the following steps. That is, the step of removing the first insulating film in the gate electrode formation planned region of the substrate having the first insulating film on the surface to form a groove, and the step of forming the gate electrode in the groove portion. When,
Forming the gate insulating film, forming an amorphous silicon film on the gate insulating film in the groove,
A step of filling the groove with a second insulating film, and
Forming a polycrystalline silicon film, patterning the first polycrystalline silicon film so as to overlap the amorphous silicon film, and heat treating to crystallize the amorphous silicon film. And forming a second polycrystalline silicon film, and forming an active region of the polycrystalline silicon thin film composed of the first and second polycrystalline silicon films.
【０００６】第４の発明は、第１の発明と同様の半導体
装置の製造方法において、以下の工程を施す。すなわ
ち、表面に第１の絶縁膜を有する前記基板の前記ゲート
電極形成予定領域の前記第１の絶縁膜を除去して溝を形
成する工程と、前記溝の部分に前記ゲート電極を形成す
る工程と、前記ゲート絶縁膜を形成する工程と、前記溝
部内の前記ゲート絶縁膜上に第１の非晶質シリコン膜を
形成する工程と、前記溝部を第２の絶縁膜で埋め込む工
程と、全面に前記第１の非晶質シリコン膜と結晶成長速
度の異なる第２の非晶質シリコン膜を形成する工程と、
前記第２の非結晶シリコン膜を前記第１の非晶質シリコ
ン膜とオーバーラップするようにパターニングする工程
と、熱処理することにより前記第１と第２の非晶質シリ
コン膜を結晶化して、前記多結晶シリコンの薄膜の活性
領域を形成する工程とを、施す。第５の発明は、第１の
発明と同様の半導体装置の製造方法において、以下の工
程を施す。すなわち、表面に第１の絶縁膜を有する前記
基板の前記ゲート電極形成予定領域の前記第１の絶縁膜
を除去して溝を形成する工程と、前記溝に前記ゲート電
極を形成する工程と、前記ゲート絶縁膜を形成する工程
と、全面に非晶質シリコン膜を形成する工程と、前記溝
部を第２の絶縁膜で埋め込む工程と、全面にシリコンイ
オンを打ち込む工程と、熱処理することにより前記非晶
質シリコン膜を結晶化して、前記多結晶シリコンの薄膜
の活性領域を形成する工程とを、施す。According to a fourth aspect of the invention, in the method of manufacturing a semiconductor device similar to the first aspect, the following steps are performed. That is, the step of removing the first insulating film in the region where the gate electrode is to be formed of the substrate having the first insulating film on the surface to form a groove, and the step of forming the gate electrode in the groove portion. A step of forming the gate insulating film, a step of forming a first amorphous silicon film on the gate insulating film in the groove, a step of filling the groove with a second insulating film, A step of forming a second amorphous silicon film having a crystal growth rate different from that of the first amorphous silicon film,
Patterning the second amorphous silicon film so that it overlaps with the first amorphous silicon film; and heat treating to crystallize the first and second amorphous silicon films, Forming an active region of the thin film of polycrystalline silicon. A fifth aspect of the invention is the same method of manufacturing a semiconductor device as the first aspect of the invention, in which the following steps are performed. That is, a step of removing the first insulating film in the gate electrode formation planned region of the substrate having a first insulating film on the surface to form a groove, and a step of forming the gate electrode in the groove, The step of forming the gate insulating film, the step of forming an amorphous silicon film on the entire surface, the step of filling the groove portion with a second insulating film, the step of implanting silicon ions on the entire surface, and the heat treatment Crystallizing the amorphous silicon film to form an active region of the thin film of polycrystalline silicon.
【０００７】[0007]
【作用】第１または第２の発明によれば、以上のように
半導体装置の製造方法を構成したので、シリコン窒化膜
上の非晶質シリコンとシリコン酸化膜上の非晶質シリコ
ンを熱処理による結晶化する際に、シリコン窒化膜上の
非晶質シリコンの方が、シリコン酸化膜上の非晶質シリ
コンよりも結晶成長の速度が速いので、非晶質シリコン
の結晶化は、シリコン窒化膜上の非晶質シリコンからシ
リコン酸化膜上の非晶質シリコンへと進む。よって、チ
ャネル部の結晶粒界の制御が可能となる。第３の発明に
よれば、非晶質シリコンの結晶化は、第１の多結晶シリ
コンとの界面から内部の方向へ進むように制御される。
よって、チャネル部の結晶粒界の制御が可能となる。第
４の発明によれば、第１の非晶質シリコン膜と第２の非
晶質シリコン膜の結晶成長速度が異なるので、第１の非
晶質シリコン膜の結晶成長速度が、第２の非結晶シリコ
ン膜の結晶成長速度よりも速い時には、第１の非晶質シ
リコン膜の結晶化は、第１の非晶質シリコン膜の内部か
ら第２の非晶質シリコン膜との界面方向へと進む。ま
た、第１の非晶質シリコン膜の結晶成長速度が、第２の
非結晶シリコン膜の結晶成長速度よりも遅い時には、第
１の非晶質シリコン膜の結晶化は、第２の非晶質シリコ
ン膜との界面から第１の非晶質シリコン膜の内部へと進
む。第５の発明によれば、非晶質シリコン膜にシリコン
イオンを打ち込むと、その結晶成長速度が遅くなるの
で、非晶質シリコン膜の結晶化がゲート絶縁膜上の非晶
質シリコン内部から外部の方向へと進む。よって、チャ
ネル部の結晶粒界の制御が可能となる。従って、前記課
題を解決できるのである。According to the first or second aspect of the invention, since the method for manufacturing a semiconductor device is configured as described above, the amorphous silicon on the silicon nitride film and the amorphous silicon on the silicon oxide film are heat-treated. During crystallization, amorphous silicon on a silicon nitride film has a higher crystal growth rate than amorphous silicon on a silicon oxide film. Proceed from the upper amorphous silicon to the amorphous silicon on the silicon oxide film. Therefore, it is possible to control the crystal grain boundaries of the channel portion. According to the third invention, the crystallization of the amorphous silicon is controlled so as to proceed inward from the interface with the first polycrystalline silicon.
Therefore, it is possible to control the crystal grain boundaries of the channel portion. According to the fourth invention, since the crystal growth rates of the first amorphous silicon film and the second amorphous silicon film are different, the crystal growth rate of the first amorphous silicon film is different from that of the second amorphous silicon film. When the crystal growth rate of the amorphous silicon film is higher, the crystallization of the first amorphous silicon film is performed from the inside of the first amorphous silicon film toward the interface with the second amorphous silicon film. And proceed. Further, when the crystal growth rate of the first amorphous silicon film is slower than the crystal growth rate of the second amorphous silicon film, the crystallization of the first amorphous silicon film does not occur in the second amorphous silicon film. From the interface with the high-quality silicon film to the inside of the first amorphous silicon film. According to the fifth invention, when the silicon ions are implanted into the amorphous silicon film, the crystal growth rate thereof slows down, so that the crystallization of the amorphous silicon film is performed from the inside of the amorphous silicon on the gate insulating film to the outside. In the direction of. Therefore, it is possible to control the crystal grain boundaries of the channel portion. Therefore, the above problem can be solved.
【０００８】[0008]
【実施例】第１の実施例 図１（ａ）〜（ｃ）は、本発明の第１の実施例を示す半
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第１の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図１（ａ）の工程 シリンコ基板１１上に、ＣＶＤ法により、シリコン酸化
膜１２、シリコン窒化膜１３を順次形成する。次に、ホ
トリソ・エッチングにより、ゲート電極形成予定領域の
シリコン酸化膜１２の領域まで溝１４（例えば、幅１μ
ｍ〜数μｍ、深さ０．５μｍ〜２μｍ）を形成し、その
上にゲート電極用の多結晶シリコン膜１５を形成する。 （２） 図１（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜１５をエッ
チバックして、溝１４内にゲート電極１６を形成する。
次に、ゲート絶縁膜１７を膜厚３０〜５０ｎｍに形成す
る。このゲート絶縁膜１７は、ＣＶＤ法によるシリコン
膜でもよいし、ゲート電極として用いた多結晶シリコン
膜１５の熱酸化膜であってもよい。 （３） 図１（ｃ）の工程 ホトリソ・エッチングにより、ゲート電極１６の部分に
のみゲート絶縁膜１７を残し、ゲート電極１６以外の領
域はシリコン窒化膜１３を露出させた状態とする。次
に、ＣＶＤ法などにより、その上に非晶質シリコン膜１
８ａ，１８ｂを膜厚３０〜５０ｎｍに形成する。 First Embodiment FIGS. 1A to 1C are process drawings showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention. The semiconductor device manufacturing methods (1) to (3) according to the first embodiment of the present invention will be described below with reference to this drawing. (1) Step of FIG. 1A A silicon oxide film 12 and a silicon nitride film 13 are sequentially formed on the silinco substrate 11 by a CVD method. Next, by photolithography etching, a groove 14 (for example, a width of 1 μm is formed up to the region of the silicon oxide film 12 in the region where the gate electrode is to be formed.
m to several μm, depth 0.5 μm to 2 μm), and a polycrystalline silicon film 15 for a gate electrode is formed thereon. (2) Step of FIG. 1 (b) The polycrystalline silicon film 15 is etched back by anisotropic etching to form the gate electrode 16 in the groove 14.
Next, the gate insulating film 17 is formed to a film thickness of 30 to 50 nm. The gate insulating film 17 may be a silicon film formed by a CVD method or a thermal oxide film of the polycrystalline silicon film 15 used as the gate electrode. (3) Step of FIG. 1C By photolithographic etching, the gate insulating film 17 is left only in the portion of the gate electrode 16, and the silicon nitride film 13 is exposed in the region other than the gate electrode 16. Next, the amorphous silicon film 1 is formed thereon by the CVD method or the like.
8a and 18b are formed to a film thickness of 30 to 50 nm.
【０００９】次に、５５０゜Ｃ〜８００゜ＣのＮ2 中で
熱処理することにより、非晶質シリコン膜１８ａ，１８
ｂを固相結晶化し、活性領域としての多結晶シリコン膜
を形成する。この時、ゲート絶縁膜１７上の非晶質シリ
コン膜１８ａに比べ、シリコン窒化膜１３上の非晶質シ
リコン膜１８ｂの方が下地構造の違いにより固相成長の
核の発生が速く、また結晶化率も速い。よって、非晶質
シリコンの結晶化は１８ｂの領域から始まり、ゲート電
極１６上の非晶質シリコン膜１８ａの領域へと固相成長
する。このため、多結晶シリコン薄膜トランジスタのチ
ャネル部となる１８ａの領域は、結晶粒界の位置が制御
され、かつ必ず１個だけの結晶粒界が存在することにな
る。その後、固相成長して得られた多結晶シリコン膜を
パターニングし、ホトリソ工程によりチャネル領域とな
る１８ａの領域をマスクして、１８ｂの領域にイオン注
入し、ソース・ドレイン領域とすることにより、多結晶
シリコン薄膜トランジスタを形成する。以上説明したよ
うに、本第１の実施例によれば、非晶質シリコン膜の固
相成長の際にソース・ドレインとなる領域を選択的に優
先核発生領域としたので、薄膜トランジスタのチャネル
領域に存在する結晶粒界を制御することが可能となる。
これにより、従来みられた多結晶シリコン膜の大粒径化
による特性のバラツキを最小に抑えることができるとい
う利点がある。第２の実施例 図３（ａ）〜（ｄ）は、本発明の第１の実施例を示す半
導体装置の製造方法を示す工程図である。Next, a heat treatment is performed in N 2 at 550 ° C. to 800 ° C. to form the amorphous silicon films 18a and 18a.
b is solid-phase crystallized to form a polycrystalline silicon film as an active region. At this time, as compared with the amorphous silicon film 18a on the gate insulating film 17, the amorphous silicon film 18b on the silicon nitride film 13 has a faster generation of nuclei for solid phase growth due to the difference in the underlying structure, and the crystal. The rate of conversion is also fast. Therefore, crystallization of the amorphous silicon starts from the region 18b and solid-phase grows to the region of the amorphous silicon film 18a on the gate electrode 16. Therefore, the position of the crystal grain boundary is controlled in the region of 18a which becomes the channel portion of the polycrystalline silicon thin film transistor, and only one crystal grain boundary is always present. After that, the polycrystalline silicon film obtained by solid phase growth is patterned, the region of 18a to be the channel region is masked by the photolithography process, and the region of 18b is ion-implanted to form the source / drain regions. A polycrystalline silicon thin film transistor is formed. As described above, according to the first embodiment, since the regions serving as the source / drain during the solid phase growth of the amorphous silicon film are selectively used as the preferential nucleation regions, the channel region of the thin film transistor is formed. It is possible to control the grain boundaries existing in the.
As a result, there is an advantage that it is possible to minimize the characteristic variation due to the increase in the grain size of the polycrystalline silicon film, which has been conventionally observed. Second Embodiment FIGS. 3A to 3D are process diagrams showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【００１０】以下、この図を参照しつつ本発明の第１の
実施例の半導体装置の製造方法（１）〜（４）に説明す
る。 （１） 図３（ａ）の工程 シリンコ基板２１上に第１の絶縁膜として絶縁膜２２を
形成する。次に、ホトリソ・エッチングにより絶縁膜２
２の途中で止まる溝２３を形成し、その後、ゲート電極
用の多結晶シリコン膜２４を形成する。 （２） 図３（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜２４をエッ
チバックして、溝２３内にゲート電極２５を形成する。
次に、ゲート絶縁膜２６を形成する。その後、シラン
（ＳｉＨ4 ）ガスを用い、温度５２０゜Ｃ〜５７０゜Ｃ
で、ＣＶＤ法により、非晶質シリコン膜２７を膜厚３０
〜５０ｎｍに形成する。 （３） 図３（ｃ）の工程 異方性エッチングにより、ゲート電極２５上のみ非晶質
シリコン膜２７を残し、それ以外の部分の非晶質シリコ
ン膜２７は除去する。次に、非晶質シリコン２７上の溝
２３を第２の絶縁膜としてシリコン酸化膜などの絶縁膜
２８で埋め込む。その後、ジシラン（Ｓ12Ｈ6 ）ガスを
用い、温度４５０゜Ｃ〜５００゜Ｃで、ＣＶＤ法により
非晶質晶シリコン膜２９を膜厚３０〜８０ｎｍに形成す
る。 （４） 図３（ｄ）の工程 ホトリソ・エッチングによって、絶縁膜２８上の非晶質
シリコン膜２９を除去する。この時、非晶質シリコン膜
２９は非晶質シリコン２７と必ずオーバラップしている
ようにパターニングする。次に、５５０゜Ｃ〜８００゜
ＣのＮ2 雰囲気中で熱処理することにより非晶質シリコ
ン膜２７及び２９を結晶化させて、多結晶シリコンの薄
膜の活性領域を形成する。非晶質シリコン膜はＣＶＤ形
成の温度が異なると結晶化の核発生速度、結晶化率の速
度も異なることが知られており、ＣＶＤ形成の温度が高
いほど結晶成長が速いことが知られている。本第２の実
施例では、非晶質シリコン膜２７の方が非晶質シリコン
膜２９に比べ形成温度が高いため、Ｎ2 中の熱処理によ
る結晶成長は２７より２９へ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる２
７の領域には結晶粒界が存在しないように結晶成長させ
ることが可能となる。The manufacturing method (1) to (4) of the semiconductor device according to the first embodiment of the present invention will be described below with reference to this drawing. (1) Step of FIG. 3A An insulating film 22 is formed as a first insulating film on the silinco substrate 21. Next, the insulating film 2 is formed by photolithographic etching.
A groove 23 that stops in the middle of 2 is formed, and then a polycrystalline silicon film 24 for a gate electrode is formed. (2) Step of FIG. 3 (b) The polycrystalline silicon film 24 is etched back by anisotropic etching to form a gate electrode 25 in the groove 23.
Next, the gate insulating film 26 is formed. Then, using silane (S i H 4) gas, temperature of 520 ° C~570 ° C
Then, the amorphous silicon film 27 is formed to a thickness of 30 by the CVD method.
˜50 nm. (3) Step of FIG. 3C By anisotropic etching, the amorphous silicon film 27 is left only on the gate electrode 25, and the other portions of the amorphous silicon film 27 are removed. Next, the trench 23 on the amorphous silicon 27 is filled with an insulating film 28 such as a silicon oxide film as a second insulating film. After that, an amorphous crystalline silicon film 29 is formed to a film thickness of 30 to 80 nm by a CVD method at a temperature of 450 ° C. to 500 ° C. using a disilane (S 12 H 6 ) gas. (4) Step of FIG. 3D The amorphous silicon film 29 on the insulating film 28 is removed by photolithography etching. At this time, the amorphous silicon film 29 is patterned so as to always overlap with the amorphous silicon 27. Next, the amorphous silicon films 27 and 29 are crystallized by heat treatment in a N 2 atmosphere of 550 ° C. to 800 ° C. to form an active region of a thin film of polycrystalline silicon. It is known that the rate of crystallization nucleation and the rate of crystallization of an amorphous silicon film are different when the temperature of CVD formation is different, and it is known that the crystal growth is faster as the temperature of CVD formation is higher. There is. In the second embodiment, since the amorphous silicon film 27 has a higher forming temperature than the amorphous silicon film 29, the crystal growth due to the heat treatment in N 2 advances from 27 to 29. Therefore,
2 to be the channel part of polycrystalline silicon thin film transistor
It is possible to grow crystals so that no grain boundary exists in the region 7.
【００１１】次に、全面にイオン注入することにより、
２７をチャネル部、２９をソース・ドレイン部の活性領
域とする薄膜トランジスタを形成する。この構造におい
てはチャネル部２７は、絶縁膜２８によって保護されて
いるので、ソース・ドレイン部２９の領域のパターニン
グは不要である。以上説明したように、本第２の実施例
よれば、チャネル部の非晶質シリコン膜２７とソース・
ドレイン部の非晶質シリコン膜２９の固相成長速度を変
えたので、チャネル部の非晶質シリコン膜２７に結晶粒
界が存在しないように、結晶成長させることが可能とな
る。よって、従来みられた大粒径化による特性のバラツ
キを最小に抑えることができるという利点がある。ま
た、ソース・ドレインを形成するためのイオン注入時
に、ホトリソ工程がないので、チャネル部は合わせずれ
による影響がなく安定したトランジスタ特性を得ること
ができるという利点がある。第３の実施例 図４（ａ）〜（ｃ）は、本発明の第３の実施例を示す半
導体装置の製造方法を示す工程図である。以下、この図
を参照しつつ本発明の第３の実施例の半導体装置の製造
方法（１）〜（３）に説明する。 （１） 図４（ａ）の工程 半導体基板４１上に第１の絶縁膜として絶縁膜４２を形
成する。次に、ホトリソ・エッチングにより絶縁膜４２
の途中で止まる溝４３を形成し、その後、ゲート電極用
の多結晶シリコン膜４４を形成する。 （２） 図４（ｂ）の工程 異方性エッチングにより、多結晶シリコン膜４４をエッ
チバックして、溝部４３内にゲート電極４５を形成す
る。次に、ゲート絶縁膜４６を形成する。その後、ＣＶ
Ｄ法により、非晶質シリコン膜４７ａ，４７ｂを膜厚３
０〜５０ｎｍに形成する。 （３） 図４（ｃ）の工程 ゲート電極４５上の溝部４３を第２の絶縁膜としてシリ
コン酸化膜などの絶縁膜４８で埋め込む。次に、イオン
注入法により、Ｓi + イオンを１×１０14〜１×１０15
ｉｏｎｓ／ｃｍ2 、４０Ｋｅｖで全面に打ち込みをす
る。この時、チャネル領域となる非晶質シリコン４７ａ
は絶縁膜４８により保護されているため、Ｓi + イオン
は非晶質シリコン４７ａには注入されず、ソース・ドレ
イン領域となる非晶質シリコン４７ｂの部分のみに注入
される。Next, by ion-implanting the entire surface,
A thin film transistor in which 27 is a channel portion and 29 is an active region of a source / drain portion is formed. In this structure, since the channel portion 27 is protected by the insulating film 28, patterning of the source / drain portion 29 region is unnecessary. As described above, according to the second embodiment, the amorphous silicon film 27 in the channel portion and the source.
Since the solid phase growth rate of the amorphous silicon film 29 in the drain part is changed, it is possible to grow the crystal so that the amorphous silicon film 27 in the channel part has no crystal grain boundary. Therefore, there is an advantage that it is possible to minimize the variation in characteristics due to the increase in the particle diameter, which has been conventionally observed. Moreover, since there is no photolithography process at the time of ion implantation for forming the source / drain, there is an advantage that stable transistor characteristics can be obtained without being affected by misalignment of the channel portion. Third Embodiment FIGS. 4A to 4C are process diagrams showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention. The semiconductor device manufacturing methods (1) to (3) according to the third embodiment of the present invention will be described below with reference to this drawing. (1) Step of FIG. 4A An insulating film 42 is formed as a first insulating film on the semiconductor substrate 41. Next, the insulating film 42 is formed by photolithography and etching.
A groove 43 that stops midway is formed, and then a polycrystalline silicon film 44 for a gate electrode is formed. (2) Process of FIG. 4B The polycrystalline silicon film 44 is etched back by anisotropic etching to form the gate electrode 45 in the groove 43. Next, the gate insulating film 46 is formed. Then CV
Amorphous silicon films 47a and 47b were formed to a film thickness of 3 by the D method.
It is formed to 0 to 50 nm. (3) Step of FIG. 4C The groove 43 on the gate electrode 45 is filled with an insulating film 48 such as a silicon oxide film as a second insulating film. Next, by the ion implantation method, S i + ions are added in an amount of 1 × 10 14 to 1 × 10 15.
Ions / cm 2 and 40 Kev are applied to the entire surface. At this time, the amorphous silicon 47a which becomes the channel region is formed.
Because it is protected by the insulating film 48, S i + ions are not implanted into the amorphous silicon 47a, are implanted only in the portion of the amorphous silicon 47b serving as source and drain regions.
【００１２】次に、５５０゜Ｃ〜８００゜ＣのＮ2 中で
熱処理することにより、非晶質シリコン４７ａ及び４７
ｂを結晶化させて活性領域となる多結晶シリコン膜を形
成する。非晶質シリコンはＳi + イオン注入により、結
晶化速度が遅くなることが知られている。本第３の実施
例では、非晶質シリコン４７ｂにＳi + イオンが注入さ
れているので、Ｎ2 中の熱処理による結晶成長は非晶質
シリコン４７ａより４７ｂへ進むことになる。よって、
多結晶シリコン薄膜トランジスタのチャネル部となる多
結晶シリンコａには結晶粒界が存在しないように結晶成
長させることが可能となる。次に、全面にイオン注入す
ることにより、４７ａをチャネル部、４７ｂをソース・
ドレイン部する多結晶シリコンの薄膜トランジスタを形
成する。この構造においてはチャネル部４７ａは、絶縁
膜４８によって保護されているので、ソース・ドレイン
部４７ｂのパターニングは不要である。以上説明したよ
うに、本第３の実施例よれば、チャネル部の非晶質シリ
コン膜とソース・ドレイン部の非晶質シリコン膜の固相
成長速度を変えたので、チャネル部の非晶質シリコン膜
に結晶粒界が存在しないように、結晶成長させることが
可能となる。よって、第２の実施例と同様の利点があ
る。なお、本発明は本実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。Next, a heat treatment is performed in N 2 at 550 ° C. to 800 ° C. to form amorphous silicon 47 a and 47 a.
b is crystallized to form a polycrystalline silicon film which becomes an active region. Amorphous silicon by S i + ion implantation, the crystallization rate is known to be slow. In the third embodiment, since the amorphous silicon 47b is S i + ions are injected, crystal growth by heat treatment in N 2 would proceed to 47b than amorphous silicon 47a. Therefore,
It is possible to grow crystals so that no crystal grain boundaries exist in the polycrystalline silinco a, which serves as the channel portion of the polycrystalline silicon thin film transistor. Next, by ion-implanting the entire surface, 47a is a channel portion and 47b is a source.
A thin film transistor of polycrystalline silicon that forms the drain portion is formed. In this structure, since the channel portion 47a is protected by the insulating film 48, patterning of the source / drain portion 47b is unnecessary. As described above, according to the third embodiment, since the solid phase growth rates of the amorphous silicon film in the channel part and the amorphous silicon film in the source / drain parts are changed, the amorphous part in the channel part is changed. It is possible to grow crystals so that no crystal grain boundaries exist in the silicon film. Therefore, there are advantages similar to those of the second embodiment. The present invention is not limited to this embodiment, and various modifications can be made. The following are examples of such modifications.
【００１３】(i) 第１の実施例では、ゲート電極１５
がチャネルの下にあるいわゆる逆構造トランジスタの例
であるが、順方向のトランジスタにおいても以下のよう
にして実施することができる。シリコン酸化膜１２上に
シリコン窒化膜１３を形成し、その後、ゲート電極形成
予定領域のシリコン窒化膜１３を除去する。次に、非晶
質シリコン膜を形成する。その後、熱処理することによ
り非晶質シリコン膜を結晶化して、多結晶シリコン膜を
形成する。その後、ゲート絶縁膜、ゲート電極を順次形
成する。 (ii) 実施例では、基板としてシリコン基板を用いた例
を示したが、表面に絶縁膜を有していればこれに限るも
のではない。例えば、石英などのガラス基板も使用可能
である。この場合、絶縁膜を形成する工程を省略するこ
ともできる。 (iii) 図３（ｂ）の工程において、非晶質シリコン膜
２９の代わりに、多結晶シリコン膜であってもよい。多
結晶シリコン膜の場合には、図３（ｃ）の工程におい
て、非晶質シリコン膜２７の結晶成長は多結晶シリコン
膜との界面を核として進行する。よって、多結晶シリコ
ン薄膜トランジスタのチャネル部となる領域では、結晶
粒界の位置が制御され、かつ１個だけの結晶粒界が存在
することとなり、薄膜トランジスタのチャネル領域に存
在する結晶粒界を制御することが可能となる。そのた
め、第１の実施例と同様の利点がある。 (IV) 図３（ｂ）及び図３（ｃ）の工程の非晶質シリコ
ン膜のＣＶＤの条件を逆にしてもよい。この場合は、非
晶質シリコン膜２９から２７へ結晶化が進む。(I) In the first embodiment, the gate electrode 15
Is an example of a so-called reverse structure transistor under the channel, but a forward transistor can be implemented as follows. A silicon nitride film 13 is formed on the silicon oxide film 12, and then the silicon nitride film 13 in the gate electrode formation planned region is removed. Next, an amorphous silicon film is formed. Then, heat treatment is performed to crystallize the amorphous silicon film to form a polycrystalline silicon film. After that, a gate insulating film and a gate electrode are sequentially formed. (ii) In the embodiment, an example in which a silicon substrate is used as the substrate is shown, but the present invention is not limited to this as long as the surface has an insulating film. For example, a glass substrate such as quartz can be used. In this case, the step of forming the insulating film can be omitted. (iii) In the step of FIG. 3B, a polycrystalline silicon film may be used instead of the amorphous silicon film 29. In the case of a polycrystalline silicon film, in the process of FIG. 3C, the crystal growth of the amorphous silicon film 27 proceeds with the interface with the polycrystalline silicon film as a nucleus. Therefore, the position of the crystal grain boundary is controlled in the region which becomes the channel portion of the polycrystalline silicon thin film transistor, and only one crystal grain boundary exists, and the crystal grain boundary existing in the channel region of the thin film transistor is controlled. It becomes possible. Therefore, there are advantages similar to those of the first embodiment. (IV) The conditions for CVD of the amorphous silicon film in the steps of FIGS. 3B and 3C may be reversed. In this case, crystallization progresses from the amorphous silicon film 29 to 27.
【００１４】[0014]
【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、チャネル部の非晶質シリコンのチャネ
ル部の結晶粒界を制御するようにしたので、半導体装置
の特性のバラツキを小さくすることができる。As described in detail above, the first to fifth aspects
According to the invention, since the crystal grain boundaries of the channel portion of the amorphous silicon of the channel portion are controlled, it is possible to reduce variations in the characteristics of the semiconductor device.
【図１】本発明の第１の実施例を示す半導体装置の製造
方法を示す工程図である。FIG. 1 is a process chart showing a method of manufacturing a semiconductor device showing a first embodiment of the present invention.
【図２】従来の半導体装置の製造方法を示す工程図であ
る。FIG. 2 is a process chart showing a conventional method of manufacturing a semiconductor device.
【図３】本発明の第２の実施例を示す半導体装置の製造
方法を示す工程図である。FIG. 3 is a process drawing showing the manufacturing method of the semiconductor device showing the second embodiment of the present invention.
【図４】本発明の第３の実施例を示す半導体装置の製造
方法を示す工程図である。FIG. 4 is a process drawing showing the manufacturing method of the semiconductor device showing the third embodiment of the present invention.
１１，２１，４１ シリコ
ン基板 １２ シリコ
ン酸化膜 １３ シリコ
ン窒化膜 １４，２３，４３ 溝 １５，２４，４４ 多結晶
シリコン膜 １６，２５，４５ ゲート
電極 １７，２６，４６ ゲート
絶縁膜 １８ａ，１８ｂ，２７，２９，４７ａ，４７ｂ 非晶質
シリコン膜 ２２，２８，４２，４８ 絶縁膜11, 21, 41 Silicon substrate 12 Silicon oxide film 13 Silicon nitride film 14, 23, 43 Groove 15, 24, 44 Polycrystalline silicon film 16, 25, 45 Gate electrode 17, 26, 46 Gate insulating film 18a, 18b, 27 , 29, 47a, 47b Amorphous silicon film 22, 28, 42, 48 Insulating film
Claims (5)
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 前記基板上の全面にシリコン窒化膜を形成する工程と、 ゲート電極形成予定領域の前記シリコン窒化膜を除去し
て、溝を形成する工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート電極上に選択的にシリコン酸化膜の前記ゲー
ト絶縁膜を形成する工程と、 全面に非晶質シリコン膜を形成する工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程とを、 順に施すことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device comprising a gate electrode, a gate insulating film, and an active region of a polycrystalline silicon thin film on a substrate, the method comprising: forming a silicon nitride film on the entire surface of the substrate; Removing the silicon nitride film in the electrode formation planned region to form a groove, forming the gate electrode in the groove portion, and selectively insulating the gate oxide of a silicon oxide film on the gate electrode. A step of forming a film, a step of forming an amorphous silicon film on the entire surface, and a step of crystallizing the amorphous silicon film by heat treatment to form an active region of the thin film of polycrystalline silicon. A method for manufacturing a semiconductor device, which is performed in order.
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面にシリコン酸化膜を有する前記基板の全面にシリコ
ン窒化膜を形成する工程と、 ゲート電極形成予定領域の前記シリコン窒化膜を除去す
る工程と、 全面に非晶質シリコン膜を形成する工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程と、 前記ゲート絶縁膜を形成する工程と、 前記ゲート電極を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device comprising a gate electrode, a gate insulating film, and an active region of a polycrystalline silicon thin film on a substrate, wherein a silicon nitride film is formed on the entire surface of the substrate having a silicon oxide film on the surface. A step of forming, a step of removing the silicon nitride film in a region where a gate electrode is to be formed, a step of forming an amorphous silicon film on the entire surface, and a step of crystallizing the amorphous silicon film by heat treatment, A method of manufacturing a semiconductor device, comprising: forming an active region of a thin film of polycrystalline silicon; forming a gate insulating film; and forming a gate electrode.
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板のゲート電極形成
予定領域の前記第１の絶縁膜を除去して、溝を形成する
工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記溝部内の前記ゲート絶縁膜上に非晶質シリコン膜を
形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面に第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜を前記非晶質シリコン膜と
オーバーラップするようにパターニングする工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、第２の多結晶シリコン膜を形成し、前記第１と第２
の多結晶シリコン膜から構成される前記多結晶シリコン
の薄膜の活性領域を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device comprising a gate electrode, a gate insulating film, and an active region of a polycrystalline silicon thin film on a substrate, wherein a gate electrode of said substrate having a first insulating film on its surface is to be formed. Removing the first insulating film in the region to form a groove; forming the gate electrode in the groove portion; forming the gate insulating film; and the gate in the groove portion. Forming an amorphous silicon film on an insulating film; filling the groove with a second insulating film; forming a first polycrystalline silicon film on the entire surface; and forming the first polycrystalline silicon Patterning the film so that it overlaps with the amorphous silicon film; and heat treating to crystallize the amorphous silicon film to form a second polycrystalline silicon film. Two
And a step of forming an active region of the thin film of polycrystalline silicon formed of the polycrystalline silicon film.
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板の前記ゲート電極
形成予定領域の前記第１の絶縁膜を除去して溝を形成す
る工程と、 前記溝の部分に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記溝部内の前記ゲート絶縁膜上に第１の非晶質シリコ
ン膜を形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面に前記第１の非晶質シリコン膜と結晶成長速度の異
なる第２の非晶質シリコン膜を形成する工程と、 前記第２の非結晶シリコン膜を前記第１の非晶質シリコ
ン膜とオーバーラップするようにパターニングする工程
と、 熱処理することにより前記第１と第２の非晶質シリコン
膜を結晶化して、前記多結晶シリコンの薄膜の活性領域
を形成する工程とを、 施すことを特徴とする半導体装置の製造方法。4. A method of manufacturing a semiconductor device comprising a gate electrode, a gate insulating film, and an active region of a thin film of polycrystalline silicon on a substrate, wherein the gate electrode is formed on the substrate having a first insulating film on its surface. Removing the first insulating film in a predetermined region to form a groove, forming the gate electrode in the groove, forming the gate insulating film, and forming the gate in the groove A step of forming a first amorphous silicon film on the insulating film; a step of filling the groove portion with a second insulating film; and a second surface having a crystal growth rate different from that of the first amorphous silicon film on the entire surface. Forming an amorphous silicon film, patterning the second amorphous silicon film so as to overlap the first amorphous silicon film, and performing a heat treatment on the first and the second amorphous silicon films. 2 amorphous Method for producing a crystallized the con film, wherein the step of forming the active region of a thin film of polycrystalline silicon, wherein a is subjected.
結晶シリコンの薄膜の活性領域とを備えた半導体装置の
製造方法において、 表面に第１の絶縁膜を有する前記基板のゲート電極形成
予定領域の前記第１の絶縁膜を除去して溝を形成する工
程と、 前記溝に前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 全面に非晶質シリコン膜を形成する工程と、 前記溝部を第２の絶縁膜で埋め込む工程と、 全面にシリコンイオンを打ち込む工程と、 熱処理することにより前記非晶質シリコン膜を結晶化し
て、前記多結晶シリコンの薄膜の活性領域を形成する工
程とを、 順に施すことを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device comprising a gate electrode, a gate insulating film, and an active region of a thin film of polycrystalline silicon on a substrate, wherein a gate electrode of the substrate having a first insulating film on its surface is to be formed. Removing the first insulating film in the region to form a groove, forming the gate electrode in the groove, forming the gate insulating film, and forming an amorphous silicon film over the entire surface And a step of filling the groove with a second insulating film, a step of implanting silicon ions on the entire surface, and a heat treatment to crystallize the amorphous silicon film to form an active region of the thin film of polycrystalline silicon. The method for manufacturing a semiconductor device, which comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255494A JPH08107211A (en) | 1994-10-06 | 1994-10-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255494A JPH08107211A (en) | 1994-10-06 | 1994-10-06 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107211A true JPH08107211A (en) | 1996-04-23 |
Family
ID=17090832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24255494A Withdrawn JPH08107211A (en) | 1994-10-06 | 1994-10-06 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107211A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169611A (en) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
-
1994
- 1994-10-06 JP JP24255494A patent/JPH08107211A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169611A (en) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and manufacturing method thereof |
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