JPH08106730A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08106730A JPH08106730A JP24003694A JP24003694A JPH08106730A JP H08106730 A JPH08106730 A JP H08106730A JP 24003694 A JP24003694 A JP 24003694A JP 24003694 A JP24003694 A JP 24003694A JP H08106730 A JPH08106730 A JP H08106730A
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- pattern
- circuit
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- digital data
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 入力データ中から同期データ等の所定のパタ
ーンを有するデータを正確に検出可能な装置を提供す
る。 【構成】 データ処理装置は、入力デジタルデータを遅
延させる遅延手段と、前記入力デジタルデータと前記遅
延手段の出力データとが供給され、各データ中の所定の
パターンを検出するパターン検出手段と、前記パターン
検出手段の出力に応じて、前記所定のパターンに従う前
記遅延手段からのデジタルデータを出力する出力手段と
を備えて構成されている。
ーンを有するデータを正確に検出可能な装置を提供す
る。 【構成】 データ処理装置は、入力デジタルデータを遅
延させる遅延手段と、前記入力デジタルデータと前記遅
延手段の出力データとが供給され、各データ中の所定の
パターンを検出するパターン検出手段と、前記パターン
検出手段の出力に応じて、前記所定のパターンに従う前
記遅延手段からのデジタルデータを出力する出力手段と
を備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理装置
に関し、特には同期信号等入力データ中の所定のパター
ン信号を検出する装置に関する。
に関し、特には同期信号等入力データ中の所定のパター
ン信号を検出する装置に関する。
【０００２】
【従来の技術】従来よりデジタル信号を記録する際に、
所定数のデータからなるブロックを複数形成し、各ブロ
ックに同期データを付加して記録することが行われてい
る。
所定数のデータからなるブロックを複数形成し、各ブロ
ックに同期データを付加して記録することが行われてい
る。
【０００３】このように記録されたデジタル信号を再生
する場合に、各ブロックの最初のビットを判別してデー
タを正確に復元するため、この同期データを正確に検出
することが重要である。
する場合に、各ブロックの最初のビットを判別してデー
タを正確に復元するため、この同期データを正確に検出
することが重要である。
【０００４】このような方法でデジタル信号を記録再生
するものとしてデジタルＶＴＲがあげられる。以下、従
来のデジタルＶＴＲにおける同期データの検出について
説明する。
するものとしてデジタルＶＴＲがあげられる。以下、従
来のデジタルＶＴＲにおける同期データの検出について
説明する。
【０００５】図５はデジタルＶＴＲの再生系の構成を示
すブロック図で、特に同期データ検出部分を示してい
る。
すブロック図で、特に同期データ検出部分を示してい
る。
【０００６】図５において、ヘッド２によりテープ１か
ら再生された画像・音声等のデータは復調回路３にて復
調され、パターン検出回路１４，ＩＤ検出回路１０及び
データ抽出回路１２に出力される。復調回路３は再生デ
ータの復調を行うと共に後段の回路にて使用する再生デ
ータに位相ロックしたクロック及びヘッドのトレースタ
イミングを示す信号トレースパルス（以下ＴＰ）を発生
する。
ら再生された画像・音声等のデータは復調回路３にて復
調され、パターン検出回路１４，ＩＤ検出回路１０及び
データ抽出回路１２に出力される。復調回路３は再生デ
ータの復調を行うと共に後段の回路にて使用する再生デ
ータに位相ロックしたクロック及びヘッドのトレースタ
イミングを示す信号トレースパルス（以下ＴＰ）を発生
する。
【０００７】ここで、本例で扱うデータについて説明す
る。図６は１トラック（トレース）期間におけるデータ
の構成を示す図である。図６（ａ）のように、再生デー
タは１トレース（トラック）期間内に２つのプリシンク
ブロック（以下ＰＳ）ＰＳ０，ＰＳ１と１５０個のシン
クブロック（以下ＳＢ）ＳＢ０〜ＳＢ１４９で構成され
ている。図６（ｂ）は各ブロックの構成を細かく示した
図である。図のように、ＰＳは２バイトのシンクデータ
と３バイトのＩＤデータとで構成されている。また、Ｓ
Ｂは２バイトのシンクデータ，３バイトのＩＤデータ及
び７０バイトの有効データとで構成されている。このＩ
Ｄデータは有効データ中の画像データの画面上での位置
等の属性を示すデータである。また、このＩＤデータ中
にはＩＤの誤りを検出するパリティデータが１バイト含
まれている。
る。図６は１トラック（トレース）期間におけるデータ
の構成を示す図である。図６（ａ）のように、再生デー
タは１トレース（トラック）期間内に２つのプリシンク
ブロック（以下ＰＳ）ＰＳ０，ＰＳ１と１５０個のシン
クブロック（以下ＳＢ）ＳＢ０〜ＳＢ１４９で構成され
ている。図６（ｂ）は各ブロックの構成を細かく示した
図である。図のように、ＰＳは２バイトのシンクデータ
と３バイトのＩＤデータとで構成されている。また、Ｓ
Ｂは２バイトのシンクデータ，３バイトのＩＤデータ及
び７０バイトの有効データとで構成されている。このＩ
Ｄデータは有効データ中の画像データの画面上での位置
等の属性を示すデータである。また、このＩＤデータ中
にはＩＤの誤りを検出するパリティデータが１バイト含
まれている。
【０００８】パターン検出回路１４は前述の構成の再生
データを入力し、不図示のパターンＲＯＭから出力され
ている同期パターンと入力データとを比較して同期デー
タの検出を行う。パターン検出回路１４の検出信号はタ
イミング信号発生回路１５に出力される。
データを入力し、不図示のパターンＲＯＭから出力され
ている同期パターンと入力データとを比較して同期デー
タの検出を行う。パターン検出回路１４の検出信号はタ
イミング信号発生回路１５に出力される。
【０００９】タイミング信号発生回路１５はパターン検
出回路１４からの検出信号を受けるとＩＤ検査回路１０
に対してＩＤ検査用信号ＩＤ−Ｔを３バイト期間出力す
る。ＩＤ検査回路１０は前述のパリティデータを用いて
ＩＤデータに誤りがないかどうか検査し、誤りがない場
合にはＩＤＧ信号をハイレベルにする。
出回路１４からの検出信号を受けるとＩＤ検査回路１０
に対してＩＤ検査用信号ＩＤ−Ｔを３バイト期間出力す
る。ＩＤ検査回路１０は前述のパリティデータを用いて
ＩＤデータに誤りがないかどうか検査し、誤りがない場
合にはＩＤＧ信号をハイレベルにする。
【００１０】また、ＩＤ検査回路１０はＩＤデータが正
しく再生されている場合にはこのＩＤデータをアドレス
発生回路１１に出力する。アドレス発生回路１１はＩＤ
データの内容を確認して、メモリ１３においてデータ抽
出回路１２から出力されるデータを書き込むアドレスを
発生し、メモリ１３に出力する。
しく再生されている場合にはこのＩＤデータをアドレス
発生回路１１に出力する。アドレス発生回路１１はＩＤ
データの内容を確認して、メモリ１３においてデータ抽
出回路１２から出力されるデータを書き込むアドレスを
発生し、メモリ１３に出力する。
【００１１】タイミング信号発生回路１５はＩＤＧによ
りＩＤデータが正しく再生されたことを確認した後、再
生データ中から有効データを抽出するためのタイミング
信号ＤＡＴ−Ｔをデータ抽出回路１２に出力する。
りＩＤデータが正しく再生されたことを確認した後、再
生データ中から有効データを抽出するためのタイミング
信号ＤＡＴ−Ｔをデータ抽出回路１２に出力する。
【００１２】データ抽出回路１２はこのタイミング信号
に応じて有効データを抽出し、メモリ１３におけるアド
レス発生回路１１により指定されたアドレスに書き込
む。メモリ１３に書き込まれたデータは、不図示の誤り
訂正回路にて符号誤りを訂正され、パラレルに出力され
る。
に応じて有効データを抽出し、メモリ１３におけるアド
レス発生回路１１により指定されたアドレスに書き込
む。メモリ１３に書き込まれたデータは、不図示の誤り
訂正回路にて符号誤りを訂正され、パラレルに出力され
る。
【００１３】以上の動作を行う際の回路各部の信号の様
子を図７のタイミングチャートに示す。
子を図７のタイミングチャートに示す。
【００１４】
【発明が解決しようとしている課題】しかしながら、前
述のようなデジタルＶＴＲにおいては、ＰＳにおけるシ
ンクデータが検出できた場合にはフライホイールにより
ＳＢの位置を確認することができ、また、ＳＢ０におけ
るシンクデータが検出できた場合にはそのままシンクデ
ータを用いて有効データを抽出すればよいが、ＰＳやＳ
Ｂのシンクデータが検出されずにＳＢ１のシンクデータ
が検出されてしまった場合、ＳＢ０の有効データが正し
く再生されていたにもかかわらず、検出できないという
問題があった。
述のようなデジタルＶＴＲにおいては、ＰＳにおけるシ
ンクデータが検出できた場合にはフライホイールにより
ＳＢの位置を確認することができ、また、ＳＢ０におけ
るシンクデータが検出できた場合にはそのままシンクデ
ータを用いて有効データを抽出すればよいが、ＰＳやＳ
Ｂのシンクデータが検出されずにＳＢ１のシンクデータ
が検出されてしまった場合、ＳＢ０の有効データが正し
く再生されていたにもかかわらず、検出できないという
問題があった。
【００１５】従って、ＳＢ０の有効データに応じた画像
が再生されず、再生画質の劣化につながっていた。
が再生されず、再生画質の劣化につながっていた。
【００１６】前記課題を考慮して、本発明は、入力デー
タ中から同期データ等の所定のパターンを有するデータ
を正確に検出可能な装置を提供することを目的とする。
タ中から同期データ等の所定のパターンを有するデータ
を正確に検出可能な装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、入力デジタ
ルデータを遅延させる遅延手段と、前記入力デジタルデ
ータと前記遅延手段の出力データとが供給され、各デー
タ中の所定のパターンを検出するパターン検出手段と、
前記パターン検出手段の出力に応じて、前記所定のパタ
ーンに従う前記遅延手段からのデジタルデータを出力す
る出力手段とを備えて構成されている。
決し、前記目的を達成するため、本発明は、入力デジタ
ルデータを遅延させる遅延手段と、前記入力デジタルデ
ータと前記遅延手段の出力データとが供給され、各デー
タ中の所定のパターンを検出するパターン検出手段と、
前記パターン検出手段の出力に応じて、前記所定のパタ
ーンに従う前記遅延手段からのデジタルデータを出力す
る出力手段とを備えて構成されている。
【００１８】
【作用】本発明はこのように構成したので、入力データ
中の所定のパターンに従うデータを効率的に出力するこ
とができる。
中の所定のパターンに従うデータを効率的に出力するこ
とができる。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００２０】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。
適用した場合について説明する。
【００２１】図１は本発明の実施例としてのデジタルＶ
ＴＲの再生系の構成を示すブロック図、図２は図１の装
置においてシンクデータがすべて検出された場合の動作
を説明するための図である。なお、図５と同様の構成に
は同一番号を付して詳細な説明は省略する。
ＴＲの再生系の構成を示すブロック図、図２は図１の装
置においてシンクデータがすべて検出された場合の動作
を説明するための図である。なお、図５と同様の構成に
は同一番号を付して詳細な説明は省略する。
【００２２】本実施例においては、再生データ中のシン
クデータの検出を２つのＰＳ及び２つのＳＢについて同
時に行い、この結果によりデータの抽出を行うものであ
る。
クデータの検出を２つのＰＳ及び２つのＳＢについて同
時に行い、この結果によりデータの抽出を行うものであ
る。
【００２３】図１において、ヘッド２によりテープ１か
ら再生されたデータは復調回路３により復調されて１Ｓ
Ｂ遅延回路４及びパターン検出回路８に出力される。
ら再生されたデータは復調回路３により復調されて１Ｓ
Ｂ遅延回路４及びパターン検出回路８に出力される。
【００２４】変調回路３はまた、前述の信号ＴＰを発生
すると共に、再生データに位相ロックした動作クロック
ＣＬＫを発生し、パターン検出回路８及びパターンＲＯ
Ｍ７に出力する。
すると共に、再生データに位相ロックした動作クロック
ＣＬＫを発生し、パターン検出回路８及びパターンＲＯ
Ｍ７に出力する。
【００２５】１ＳＢ遅延回路４は供給された再生データ
を１ＳＢ期間遅延させて１ＰＳ遅延回路５，パターン検
出回路８，ＩＤ検査回路１０及びデータ抽出回路１２に
出力する。１ＰＳ遅延回路は供給された再生データを１
ＰＳ期間遅延させてパターン検出回路８及び１ＰＳ遅延
回路６に出力する。１ＰＳ遅延回路６は遅延回路５と同
様に供給された再生データを１ＰＳ期間遅延させてパタ
ーン検出回路８に出力する。
を１ＳＢ期間遅延させて１ＰＳ遅延回路５，パターン検
出回路８，ＩＤ検査回路１０及びデータ抽出回路１２に
出力する。１ＰＳ遅延回路は供給された再生データを１
ＰＳ期間遅延させてパターン検出回路８及び１ＰＳ遅延
回路６に出力する。１ＰＳ遅延回路６は遅延回路５と同
様に供給された再生データを１ＰＳ期間遅延させてパタ
ーン検出回路８に出力する。
【００２６】パターンＲＯＭ７は信号ＴＰ及びＣＬＫに
基づいてあらかじめ定められたシンクパターンをパター
ン検出回路８に出力する。
基づいてあらかじめ定められたシンクパターンをパター
ン検出回路８に出力する。
【００２７】パターン検出回路８は内部に４系統のシフ
トレジスタとパターン比較回路を有し、復調回路２，遅
延回路４，５，６から供給されるタイミングの異なる４
つの再生データとパターンＲＯＭから供給されたシンク
パターンとを比較して、各データ中のシンクデータを検
出する。
トレジスタとパターン比較回路を有し、復調回路２，遅
延回路４，５，６から供給されるタイミングの異なる４
つの再生データとパターンＲＯＭから供給されたシンク
パターンとを比較して、各データ中のシンクデータを検
出する。
【００２８】このパターン検出回路８の動作について図
２を用いて説明する。図２の（ａ）は遅延回路６から供
給されている再生データの様子を示し、（ｂ），（ｃ）
はそれぞれ遅延回路５，４からの供給データ、（ｄ）は
復調回路３から供給されたデータの様子を示している。
すなわち、図上たて方向に並んでいる４系統のデータが
同時にパターン検出回路８に供給される。
２を用いて説明する。図２の（ａ）は遅延回路６から供
給されている再生データの様子を示し、（ｂ），（ｃ）
はそれぞれ遅延回路５，４からの供給データ、（ｄ）は
復調回路３から供給されたデータの様子を示している。
すなわち、図上たて方向に並んでいる４系統のデータが
同時にパターン検出回路８に供給される。
【００２９】図に示したように、遅延回路６からＰＳ０
のシンクデータＳ０が出力されたタイミングで、遅延回
路４，５及び変調回路３からはそれぞれＰＳ１のシンク
データＳ１，ＳＢ０のシンクデータＳ２及びＳＢ１のシ
ンクデータＳ３が出力されている。
のシンクデータＳ０が出力されたタイミングで、遅延回
路４，５及び変調回路３からはそれぞれＰＳ１のシンク
データＳ１，ＳＢ０のシンクデータＳ２及びＳＢ１のシ
ンクデータＳ３が出力されている。
【００３０】パターンＲＯＭ７は信号ＴＰが供給された
地点からＣＬＫを計数し、図２（ｄ）に示した時刻Ａの
時点でシンクパターンをパターン検出回路８に出力す
る。パターン検出回路８はこのシンクパターンが供給さ
れたタイミング、すなわちＡのタイミングで各供給デー
タとシンクパターンとを比較し、その結果をタイミング
信号発生回路９に出力する。
地点からＣＬＫを計数し、図２（ｄ）に示した時刻Ａの
時点でシンクパターンをパターン検出回路８に出力す
る。パターン検出回路８はこのシンクパターンが供給さ
れたタイミング、すなわちＡのタイミングで各供給デー
タとシンクパターンとを比較し、その結果をタイミング
信号発生回路９に出力する。
【００３１】なお、パターンＲＯＭ７は１つめのシンク
パターンを出力した後は、ＣＬＫを計数してＳＢのタイ
ミングでシンクパターンを出力する。従って、このあと
パターン検出回路８はＳＢのシンクデータが入力される
であろうタイミングでシンクデータを検出することにな
る。つまり、１回目のシンクデータの検出が終了後、図
２のＢの時点で遅延回路５，６からはシンクデータが供
給されることになるが、パターン検出回路８はこれらの
データをシンクデータとして検出せず、Ｃの時点で遅延
回路４及び復調回路３から供給されたデータ中のシンク
データを検出することになる。
パターンを出力した後は、ＣＬＫを計数してＳＢのタイ
ミングでシンクパターンを出力する。従って、このあと
パターン検出回路８はＳＢのシンクデータが入力される
であろうタイミングでシンクデータを検出することにな
る。つまり、１回目のシンクデータの検出が終了後、図
２のＢの時点で遅延回路５，６からはシンクデータが供
給されることになるが、パターン検出回路８はこれらの
データをシンクデータとして検出せず、Ｃの時点で遅延
回路４及び復調回路３から供給されたデータ中のシンク
データを検出することになる。
【００３２】タイミング信号発生回路９はパターン検出
回路８からの出力信号に基づき、４系統の出力のうち１
つでもシンクデータが検出されたら、ＩＤ検査回路１０
にＩＤデータの抽出用信号ＩＤ−Ｔを出力する。
回路８からの出力信号に基づき、４系統の出力のうち１
つでもシンクデータが検出されたら、ＩＤ検査回路１０
にＩＤデータの抽出用信号ＩＤ−Ｔを出力する。
【００３３】ＩＤ検査回路１０はこのＩＤ−Ｔに応じて
遅延回路４の出力データ中からＩＤデータを抽出し、パ
リティデータを用いてＩＤデータ中に誤りがあるかどう
かを検査する。誤りがない場合には信号ＩＤＧをハイレ
ベルにしてタイミング信号発生回路９に出力すると共に
ＩＤデータをアドレス発生回路１１に出力する。
遅延回路４の出力データ中からＩＤデータを抽出し、パ
リティデータを用いてＩＤデータ中に誤りがあるかどう
かを検査する。誤りがない場合には信号ＩＤＧをハイレ
ベルにしてタイミング信号発生回路９に出力すると共に
ＩＤデータをアドレス発生回路１１に出力する。
【００３４】タイミング信号発生回路９はＴＤＧ信号が
ハイレベルであることを検出すると、データ抽出回路に
対して有効データの抽出用信号ＤＡＴ−Ｔを出力する。
データ抽出回路１２はこの信号ＤＡＴ−Ｔに応じて再生
データ中から有効データを抽出し、アドレス発生回路１
１により指定されたメモリ１３内のアドレスに書き込
む。
ハイレベルであることを検出すると、データ抽出回路に
対して有効データの抽出用信号ＤＡＴ−Ｔを出力する。
データ抽出回路１２はこの信号ＤＡＴ−Ｔに応じて再生
データ中から有効データを抽出し、アドレス発生回路１
１により指定されたメモリ１３内のアドレスに書き込
む。
【００３５】図２は再生データに誤りがない場合の様子
を示したもので、この場合にはパターン検出回路８によ
り４系統すべてのデータからシンクデータが検出される
ことになる。
を示したもので、この場合にはパターン検出回路８によ
り４系統すべてのデータからシンクデータが検出される
ことになる。
【００３６】次に、図３を用いてＰＳ０，ＰＳ１のデー
タ及びＳＢ０のシンクデータが正しく再生されずにエラ
ーとなってしまった場合について説明する。
タ及びＳＢ０のシンクデータが正しく再生されずにエラ
ーとなってしまった場合について説明する。
【００３７】この場合、図３（ａ）に示した変調回路３
からの出力データだけにシンクデータが検出されて、そ
の旨を表す信号がタイミング信号発生回路９に出力され
る。タイミング信号発生回路９はパターン検出回路８の
出力を受けて信号ＩＤ−ＴをＩＤ検査回路１０に出力
し、ＩＤ検査回路１０はこの直後に入力されたＩＤデー
タ、すなわちＩＤ３に誤りがないかどうかを検査する。
以下の動作は前述の場合と同様である。
からの出力データだけにシンクデータが検出されて、そ
の旨を表す信号がタイミング信号発生回路９に出力され
る。タイミング信号発生回路９はパターン検出回路８の
出力を受けて信号ＩＤ−ＴをＩＤ検査回路１０に出力
し、ＩＤ検査回路１０はこの直後に入力されたＩＤデー
タ、すなわちＩＤ３に誤りがないかどうかを検査する。
以下の動作は前述の場合と同様である。
【００３８】以上説明したように、本実施例では、再生
データをシンクデータが検出されるであろう期間だけ遅
延させ、各遅延回路からの出力及び再生データ中のシン
クデータを検出することにより、プリシンクあるいは１
番目のシンクブロックのシンクデータが検出できず、か
つ１番目のシンクブロックにおける有効データが正しく
再生されている場合であってもこの１番目のシンクブロ
ックの有効データを抽出することができる。
データをシンクデータが検出されるであろう期間だけ遅
延させ、各遅延回路からの出力及び再生データ中のシン
クデータを検出することにより、プリシンクあるいは１
番目のシンクブロックのシンクデータが検出できず、か
つ１番目のシンクブロックにおける有効データが正しく
再生されている場合であってもこの１番目のシンクブロ
ックの有効データを抽出することができる。
【００３９】従って、再生画質の劣化を防止することが
可能になる。
可能になる。
【００４０】前述の実施例では、再生データをＰＳ期間
遅延させる回路とＳＢ期間遅延させる回路とを設け、各
回路の出力と再生データに４系統の信号を同時に入力し
てシンクデータの検出を行っていたが、１系統の信号か
らシンクデータを検出する構成も可能である。図４にこ
のような構成を示す。
遅延させる回路とＳＢ期間遅延させる回路とを設け、各
回路の出力と再生データに４系統の信号を同時に入力し
てシンクデータの検出を行っていたが、１系統の信号か
らシンクデータを検出する構成も可能である。図４にこ
のような構成を示す。
【００４１】図４において、復調回路３から出力された
データはパターン検出回路８及び１ＳＢ期間データを遅
延させる遅延回路４に供給される。
データはパターン検出回路８及び１ＳＢ期間データを遅
延させる遅延回路４に供給される。
【００４２】パターンＲＯＭ８には前述の実施例と同様
に復調回路３より信号ＴＰ及びＣＬＫが供給され、パタ
ーンＲＯＭ７はこれらの信号に基づいてパターン検出回
路８に対してシンクパターンを出力する。
に復調回路３より信号ＴＰ及びＣＬＫが供給され、パタ
ーンＲＯＭ７はこれらの信号に基づいてパターン検出回
路８に対してシンクパターンを出力する。
【００４３】パターン検出回路８は変調回路３から出力
されたデータとパターンＲＯＭ７から出力されたシンク
パターンとを比較して、その結果をタイミング信号発生
回路９に出力する。
されたデータとパターンＲＯＭ７から出力されたシンク
パターンとを比較して、その結果をタイミング信号発生
回路９に出力する。
【００４４】タイミング信号発生回路９は前述の実施例
と同様に各種のタイミング信号を発生する回路である
が、本実施例においては、１つシンクデータが検出され
ると、あとはＣＬＫを計数することにより各種のタイミ
ング信号を発生するいわゆるフライホイールの動作をす
る。
と同様に各種のタイミング信号を発生する回路である
が、本実施例においては、１つシンクデータが検出され
ると、あとはＣＬＫを計数することにより各種のタイミ
ング信号を発生するいわゆるフライホイールの動作をす
る。
【００４５】従って、タイミング信号発生回路９は信号
ＴＰが入力された時点からクロックＣＬＫを計数して、
今再生されているデータがトラックのどの位置に記録さ
れているデータかを判断すると共に、パターン検出回路
８からシンクデータが検出された時点からＣＬＫを計数
してＩＤデータの抽出信号ＩＤ−Ｔ及び有効データの抽
出信号ＤＡＴ−Ｔを発生する。
ＴＰが入力された時点からクロックＣＬＫを計数して、
今再生されているデータがトラックのどの位置に記録さ
れているデータかを判断すると共に、パターン検出回路
８からシンクデータが検出された時点からＣＬＫを計数
してＩＤデータの抽出信号ＩＤ−Ｔ及び有効データの抽
出信号ＤＡＴ−Ｔを発生する。
【００４６】ここで、前述の実施例と同様にＰＳ０，Ｐ
Ｓ１のデータ及びＳＢ０のシンクデータが正しく再生さ
れずにエラーとなってしまった場合について考えると、
パターン検出回路８にてＳＢ１のシンクデータＳ３が検
出されたときに、遅延回路４からはＳＢ０のデータが出
力されている。従って、タイミング信号発生回路９によ
りＩＤ−ＴをＩＤ検査回路１０に出力することによりＳ
Ｂ０のＩＤデータＩＤ２を抽出することができる。
Ｓ１のデータ及びＳＢ０のシンクデータが正しく再生さ
れずにエラーとなってしまった場合について考えると、
パターン検出回路８にてＳＢ１のシンクデータＳ３が検
出されたときに、遅延回路４からはＳＢ０のデータが出
力されている。従って、タイミング信号発生回路９によ
りＩＤ−ＴをＩＤ検査回路１０に出力することによりＳ
Ｂ０のＩＤデータＩＤ２を抽出することができる。
【００４７】以下の動作は前述の実施例と同様である。
【００４８】以上説明したように、本実施例において
は、再生データを１ＳＢ期間遅延させることにより、直
後のシンクデータが検出された場合に１ＳＢ前の有効デ
ータを救済することができる。
は、再生データを１ＳＢ期間遅延させることにより、直
後のシンクデータが検出された場合に１ＳＢ前の有効デ
ータを救済することができる。
【００４９】しかも、このとき回路全体の遅延回路の数
を減少することができ、回路を小型化することができ
る。
を減少することができ、回路を小型化することができ
る。
【００５０】なお、前述の実施例では遅延回路４が１Ｓ
Ｂ期間データを遅延させる構成としたが、これに限ら
ず、遅延回路の遅延時間を増やすことにより救済可能な
データの範囲を広げることができる。
Ｂ期間データを遅延させる構成としたが、これに限ら
ず、遅延回路の遅延時間を増やすことにより救済可能な
データの範囲を広げることができる。
【００５１】また、前述の実施例ではデジタルＶＴＲに
本発明を適用した場合について説明したが、これに限ら
ず、周期的に到来する所定のパターンを検出するもので
あれば本発明を適用可能であり同様の作用効果を有す
る。
本発明を適用した場合について説明したが、これに限ら
ず、周期的に到来する所定のパターンを検出するもので
あれば本発明を適用可能であり同様の作用効果を有す
る。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
では、入力デジタルデータを遅延させたデータ中及び入
力デジタルデータ中における所定のパターンを検出し、
この検出結果に応じて遅延手段からのデジタルデータを
出力しているので、先に入力されたデータ中から所定の
パターンが検出されない場合であっても、後から入力さ
れたデータ中から所定のパターンを検出できたことに応
じて、先に入力されたデータから前記所定のパターンに
従うデータを出力することができる。
では、入力デジタルデータを遅延させたデータ中及び入
力デジタルデータ中における所定のパターンを検出し、
この検出結果に応じて遅延手段からのデジタルデータを
出力しているので、先に入力されたデータ中から所定の
パターンが検出されない場合であっても、後から入力さ
れたデータ中から所定のパターンを検出できたことに応
じて、先に入力されたデータから前記所定のパターンに
従うデータを出力することができる。
【００５３】従って、所定のパターンに従うデータが得
られる確率が向上し、出力データの品質の劣化を防止す
ることができる。
られる確率が向上し、出力データの品質の劣化を防止す
ることができる。
【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した装置の動作を説明するための図で
ある。
ある。
【図３】図１に示した装置の動作を説明するための図で
ある。
ある。
【図４】本発明の他の実施例としてのデジタルＶＴＲの
構成を示す図である。
構成を示す図である。
【図５】従来のデジタルＶＴＲの構成を示す図である。
【図６】本発明の実施例におけるデータの構成を示す図
である。
である。
【図７】図５における各部の信号の様子を示す図であ
る。
る。
３ 復調回路 ４ １ＳＢ遅延回路 ７ パターンＲＯＭ ８ パターン検出回路 ９ ＩＤ検査回路 １２ データ抽出回路
Claims (11)
- 【請求項１】 入力デジタルデータを遅延させる遅延手
段と、 前記入力デジタルデータと前記遅延手段の出力データと
が供給され、各データ中の所定のパターンを検出するパ
ターン検出手段と、 前記パターン検出手段の出力に応じて、前記所定のパタ
ーンに従う前記遅延手段からのデジタルデータを出力す
る出力手段とを備えるデータ処理装置。 - 【請求項２】 前記入力デジタルデータはそれぞれが所
定数のデータからなる複数のブロックで構成されてお
り、前記複数のブロックはそれぞれ前記所定のパターン
を有することを特徴とする請求項１に記載のデータ処理
装置。 - 【請求項３】 前記複数のブロックはそれぞれ、各ブロ
ックに含まれているデジタルデータに係る識別データを
有することを特徴とする請求項２に記載のデータ処理装
置。 - 【請求項４】 前記パターン検出手段の出力に応じて前
記識別データ中の誤りを検出する検査手段を備え、 前記出力手段は前記識別データに誤りがないことに応じ
てこの識別データに応じた前記入力デジタルデータを出
力することを特徴とする請求項３に記載のデータ処理装
置。 - 【請求項５】 前記遅延手段は複数段の遅延回路を有
し、前記パターン検出手段は前記複数段の遅延回路から
同時に出力されるデジタルデータ中の前記所定パターン
を検出することを特徴とする請求項１に記載のデータ処
理装置。 - 【請求項６】 前記出力手段は前記複数段の遅延回路か
らの出力デジタルデータ中の少なくとも１つのデジタル
データ中から前記所定パターンが検出されたことに応じ
て前記入力デジタルデータを出力することを特徴とする
請求項５に記載の信号処理装置。 - 【請求項７】 入力デジタルデータを遅延させる遅延手
段と、 前記入力デジタルデータ中の所定のパターンを検出する
パターン検出手段と、 前記パターン検出手段の出力に応じて、前記所定のパタ
ーンに従う前記遅延手段からのデジタルデータを出力す
る出力手段とを備えるデータ処理装置。 - 【請求項８】 前記入力デジタルデータはそれぞれが所
定数のデータからなる複数のブロックで構成されてお
り、前記複数のブロックはそれぞれ前記所定のパターン
を有することを特徴とする請求項７に記載のデータ処理
装置。 - 【請求項９】 前記複数のブロックはそれぞれ、各ブロ
ックに含まれているデジタルデータに係る識別データを
有し、 ことを特徴とする請求項８に記載のデータ処理装置。 - 【請求項１０】 前記パターン検出手段の出力に応じて
前記識別データ中の誤りを検出する検査手段を備え、 前記出力手段は前記識別データに誤りがないことに応じ
てこの識別データに応じた前記入力デジタルデータを出
力することを特徴とする請求項９に記載のデータ処理装
置。 - 【請求項１１】 単一の供給源から供給される互いにタ
イミングの異なる複数のデジタルデータ中の特定のパタ
ーンを検出することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24003694A JPH08106730A (ja) | 1994-10-04 | 1994-10-04 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24003694A JPH08106730A (ja) | 1994-10-04 | 1994-10-04 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106730A true JPH08106730A (ja) | 1996-04-23 |
Family
ID=17053521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24003694A Pending JPH08106730A (ja) | 1994-10-04 | 1994-10-04 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106730A (ja) |
-
1994
- 1994-10-04 JP JP24003694A patent/JPH08106730A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040607 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040615 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20041019 Free format text: JAPANESE INTERMEDIATE CODE: A02 |