JPH08102671A - Successive approximation type a/d conversion circuit - Google Patents
Successive approximation type a/d conversion circuitInfo
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- JPH08102671A JPH08102671A JP23749594A JP23749594A JPH08102671A JP H08102671 A JPH08102671 A JP H08102671A JP 23749594 A JP23749594 A JP 23749594A JP 23749594 A JP23749594 A JP 23749594A JP H08102671 A JPH08102671 A JP H08102671A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、逐次比較型AD変換回
路に係わり、テスト時の測定を簡易化した同回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a successive approximation type AD conversion circuit, and more particularly to the same circuit which simplifies measurement during a test.
【0002】[0002]
【従来の技術】一般に、逐次比較型AD変換回路を評価
する場合、比較器のオフセット,非直線性,単調増加性
を調べる必要がある。特に、内部のDA変換器としてR
−2Rラダー抵抗回路網を使用した場合には、抵抗のば
らつきと比較器のオフセットが変換誤差に影響を与え
る。そのため、従来は、印加するアナログ電圧を順次変
化させてAD変換器を動作させ、変化の毎にその変換結
果を観察することにより誤差を判定するようにしてい
た。2. Description of the Related Art Generally, when evaluating a successive approximation type AD conversion circuit, it is necessary to examine the offset, non-linearity and monotonic increase of the comparator. Especially, as an internal DA converter, R
When using the -2R ladder resistor network, resistance variations and comparator offsets affect the conversion error. Therefore, conventionally, the analog voltage to be applied is sequentially changed to operate the AD converter, and the error is determined by observing the conversion result for each change.
【0003】[0003]
【発明が解決しようとする課題】逐次比較型AD変換回
路は、AD変換するビット幅と基準クロックに比例して
変換速度が決定され、基準クロックを速くすれば変換速
度を速くできるので、テスト時間を短くできる。ところ
が、逐次比較型AD変換回路では、内部で一旦DA変換
を行いその変換結果と印加されるアナログ電圧とを比較
器で比較するため、これらの処理にかなりの時間がかか
り、基準クロックを極端に速くすることはできず、無理
に速くすれば変換誤差が大きくなってしまう、という不
具合があった。従って、テストにおいて十分な精度を得
るためには多くの時間が必要であった。In the successive approximation type AD conversion circuit, the conversion speed is determined in proportion to the bit width for AD conversion and the reference clock, and the conversion speed can be increased by increasing the reference clock. Can be shortened. However, in the successive approximation type AD conversion circuit, since the DA conversion is once performed inside and the conversion result is compared with the applied analog voltage by the comparator, it takes a considerable amount of time for these processes, and the reference clock is extremely set. There is a problem in that it cannot be made faster, and if it is made faster, the conversion error becomes larger. Therefore, it took a lot of time to obtain sufficient accuracy in the test.
【0004】[0004]
【課題を解決するための手段】本発明は、デジタル信号
が順次セットされる逐次比較レジスタと、該逐次比較レ
ジスタの出力をDA変換するDA変換器と、該DA変換
器の出力と入力アナログ信号とを比較し比較結果を前記
逐次比較レジスタに出力する比較器と、前記逐次比較レ
ジスタの出力をラッチするデータラッチとを備えた逐次
比較型AD変換回路において、第1外部端子から入力さ
れるデジタル信号と前記比較器の出力のいずれか一方を
選択的に出力し、テスト時に前記第1外部端子から入力
されるデジタル信号を前記逐次比較レジスタに送出する
第1セレクタと、テスト時に前記比較器の出力を第2外
部端子に導出するための第2セレクタとを設けることに
より上記課題を解決するものである。According to the present invention, a successive approximation register in which digital signals are sequentially set, a DA converter for DA converting the output of the successive approximation register, an output of the DA converter and an input analog signal are provided. In a successive approximation type AD conversion circuit including a comparator for comparing the following and outputting a comparison result to the successive approximation register, and a data latch for latching the output of the successive approximation register, a digital input from a first external terminal A first selector that selectively outputs one of a signal and an output of the comparator and sends a digital signal input from the first external terminal to the successive approximation register during a test; and a comparator of the comparator during a test. The above problem is solved by providing a second selector for deriving an output to the second external terminal.
【0005】また、本発明は、前記DA変換器の出力を
第3外部端子に導出するための第3セレクタを設けたも
のである。Also, the present invention provides a third selector for deriving the output of the DA converter to the third external terminal.
【0006】[0006]
【作用】本発明では、テスト時に、第1外部端子から入
力されるデジタル信号を第1セレクタを介して直接逐次
比較レジスタにセットでき、且つ、比較器の比較結果を
第2セレクタを介して第2外部端子から出力できるよう
になり、入力したデジタル値と印加したアナログ信号
と、出力される比較結果から評価が可能となる。In the present invention, at the time of test, the digital signal input from the first external terminal can be directly set in the successive approximation register through the first selector, and the comparison result of the comparator can be set through the second selector through the second selector. It becomes possible to output from the two external terminals, and it becomes possible to evaluate from the input digital value, the applied analog signal, and the output comparison result.
【0007】また、第3外部端子から第3セレクタを介
して内部のDA変換器の出力が導出できるので、印加し
たアナログ電圧と第3外部端子から出力されるDA変換
結果を見れば、比較器のオフセットも評価できる。Further, since the output of the internal DA converter can be derived from the third external terminal through the third selector, the comparator can be obtained by looking at the applied analog voltage and the DA conversion result output from the third external terminal. The offset of can also be evaluated.
【0008】[0008]
【実施例】図1は、本発明の実施例の構成を示すブロッ
ク図であり、1は比較値としてのデジタル信号がセット
される逐次比較レジスタ、2は逐次比較レジスタの出力
をDA変換するR−2Rラダー抵抗回路網で構成された
DA変換器、3はDA変換器2の出力と入力アナログ信
号A/DINとを比較し比較結果COMPOUTを出力
する比較器、4は逐次比較レジスタ1の出力RD0〜R
D5をラッチするデータラッチ、50〜55はデータラ
ッチ4の各ビット出力Q0〜Q5を各々出力するための
外部端子、6は逐次比較レジスタ1にクロック信号を供
給するためのタイミング発生回路である。1 is a block diagram showing the configuration of an embodiment of the present invention, in which 1 is a successive approximation register in which a digital signal as a comparison value is set, and 2 is an R for DA converting the output of the successive approximation register. A DA converter composed of a −2R ladder resistance network, a comparator 3 for comparing the output of the DA converter 2 with the input analog signal A / DIN, and outputting a comparison result COMPOUT, and a reference numeral 4 for the output of the successive approximation register 1. RD0-R
A data latch for latching D5, 50 to 55 are external terminals for outputting bit outputs Q0 to Q5 of the data latch 4, respectively, and 6 is a timing generating circuit for supplying a clock signal to the successive approximation register 1.
【0009】タイミング発生回路6は、基準クロックC
Kにより動作する3個のT型フリップフロップよりなる
カウンタ7と、カウンタ7の3ビット出力A,B,Cを
8ビットのタイミング信号Y0〜Y7に変換する3ー8
デコーダ8と、デコード出力信号Y1〜Y6を各々一端
に入力し他端に基準クロックCKを入力するANDゲー
ト90,91,92,93,94,95とよりなり、各
ANDゲートの出力を逐次比較レジスタ1の各ビットを
構成するラッチ回路100,101,102,103,
104,105のクロック端子Cに入力している。ま
た、逐次比較レジスタの各ビットの反転Q出力は、対応
するタイミング信号Y6〜Y1と共にNORゲート20
0,201,202,203,204,205に各々入
力され、バッファ300,301,302,303,3
04,305を介してR−2Rラダー抵抗回路網2の各
ビットに入力されている。The timing generation circuit 6 has a reference clock C.
A counter 7 composed of three T-type flip-flops operated by K, and 3-8 for converting 3-bit outputs A, B, C of the counter 7 into 8-bit timing signals Y0 to Y7
It is composed of a decoder 8 and AND gates 90, 91, 92, 93, 94 and 95 each of which receives the decode output signals Y1 to Y6 at one end and the reference clock CK at the other end, and sequentially compares the outputs of the AND gates. Latch circuits 100, 101, 102, 103, which configure each bit of the register 1,
It is input to the clock terminals C of 104 and 105. Further, the inverted Q output of each bit of the successive approximation register is supplied to the NOR gate 20 together with the corresponding timing signals Y6 to Y1.
0, 201, 202, 203, 204, 205 respectively, and buffers 300, 301, 302, 303, 3
It is input to each bit of the R-2R ladder resistance network 2 via 04 and 305.
【0010】更に、データラッチ4の各ビットを出力す
る出力ライン500,501,502,503,50
4,505には、出力バッファ600,601,60
2,603,604,605が各々挿入され、その制御
端子には、データ出力コントロール信号OEとテスト信
号TESTとを入力するNANDゲート20の出力が印
加されている。Further, output lines 500, 501, 502, 503, 50 for outputting each bit of the data latch 4
4, 505 have output buffers 600, 601, 60
2, 603, 604, and 605 are inserted, and the output of the NAND gate 20 for inputting the data output control signal OE and the test signal TEST is applied to the control terminals thereof.
【0011】次に、本実施例における特有の構成につい
て説明する。即ち、本実施例では、外部端子55とDA
変換器2の出力端とは信号ライン21により接続され、
この信号ライン21にはテスト信号がHレベルのときの
みオンするトランスミッションゲート22が挿入され、
このゲート22と出力バッファ605によりセレクタ2
3が構成されている。一方、外部端子54は信号ライン
24により比較器3の出力端に接続されており、この信
号ラインにはテスト信号がHレベルのときのみオンする
出力バッファ25が挿入され、この出力バッファ25と
出力バッファ604によりセレクタ26が構成されてい
る。Next, the specific structure of this embodiment will be described. That is, in this embodiment, the external terminal 55 and the DA
The output terminal of the converter 2 is connected by a signal line 21,
A transmission gate 22 which is turned on only when the test signal is at the H level is inserted in the signal line 21.
With this gate 22 and output buffer 605, the selector 2
3 are configured. On the other hand, the external terminal 54 is connected to the output end of the comparator 3 by the signal line 24, and an output buffer 25 that turns on only when the test signal is at the H level is inserted in this signal line. The buffer 604 constitutes the selector 26.
【0012】また、外部端子53には外部からデジタル
信号を入力するため信号ライン27が接続されており、
この入力デジタル信号は2個のANDゲートと1個のO
Rゲートからなるセレクタ28に入力され、このセレク
タにおいて、テスト時には外部端子53からの入力デジ
タル信号が選択され、通常時には比較器3の出力が選択
され、選択された信号が逐次比較レジスタ1に入力され
る。Further, a signal line 27 for inputting a digital signal from the outside is connected to the external terminal 53,
This input digital signal has two AND gates and one O
It is input to the selector 28 composed of an R gate. In this selector, the input digital signal from the external terminal 53 is selected during the test, the output of the comparator 3 is selected during the normal time, and the selected signal is input to the successive approximation register 1. To be done.
【0013】以下、本実施例の動作を図2及び図3のタ
イミングチャートを参照しながら説明する。先ず、基準
クロックCKに応じてカウンタ7が動作すると、図2カ
〜スに示すように、基準クロックCKの1周期分だけ順
次Lレベルとなるタイミング信号Y1〜Y7が出力され
る。The operation of this embodiment will be described below with reference to the timing charts of FIGS. First, when the counter 7 operates according to the reference clock CK, as shown in FIGS. 2A to 2C, the timing signals Y1 to Y7 that sequentially become the L level for one cycle of the reference clock CK are output.
【0014】通常動作時には、セレクタ28で比較器3
の出力が選択され、これが逐次比較レジスタ1の入力に
印加されるので、タイミング信号Y1〜Y7に応じて比
較結果(図2セ)が、図2ソ〜トに示すように、順次逐
次比較レジスタ1のラッチ回路105〜100にラッチ
されて行き、そのラッチ結果をDA変換した出力と入力
アナログ電圧との比較が順次繰り返される。ここでは、
逐次比較レジスタ1のビット数が6ビットなので、DA
変換及び比較動作が6回繰り返されて、逐次比較レジス
タ1のデジタル値が確定し、確定したデジタル値はAN
Dゲート90の出力に応じてデータラッチ4にラッチさ
れる。そして、図2ナに示すように、出力コントロール
信号OEがLレベルになると、出力ライン500〜50
5に挿入された全ての出力バッファ600〜605がオ
ンして、データラッチ4の各ビット出力Q0〜Q5が出
力D0〜D5として図2ニの如く、外部端子50〜55
へ出力されることとなる。At the time of normal operation, the comparator 28 is operated by the selector 28.
2 is selected and is applied to the input of the successive approximation register 1, the comparison result (FIG. 2C) is shown in accordance with the timing signals Y1 to Y7 as shown in FIGS. No. 1 is latched by the latch circuits 105 to 100, and the comparison of the output obtained by DA conversion of the latched result and the input analog voltage is sequentially repeated. here,
Since the successive approximation register 1 has 6 bits, DA
The conversion and comparison operations are repeated 6 times to determine the digital value of the successive approximation register 1, and the determined digital value is AN.
It is latched by the data latch 4 according to the output of the D gate 90. Then, as shown in FIG. 2A, when the output control signal OE becomes L level, the output lines 500 to 50
2, all the output buffers 600 to 605 inserted in 5 are turned on, and the bit outputs Q0 to Q5 of the data latch 4 are output as D0 to D5 as shown in FIG.
Will be output to.
【0015】一方、テスト時には、セレクタ28では外
部端子53に入力されるデジタル信号が選択されて逐次
比較レジスタ1に入力されるので、図3セに示すよう
に、シリアルデータRD5,RD4,RD3,RD2,
RD1,RD0を入力すると、これらのデータは、タイ
ミング信号Y1,Y2,Y3,Y4,Y5,Y6に応じ
て逐次比較レジスタ1の各ラッチ105、104、10
3、102、101、100に設定される。この設定
は、従来と異なりDA変換及び比較動作が伴わないの
で、極めて短時間に行われ、また、基準クロックCKと
して通常動作時より速いクロックを用いることにより、
より時間の短縮がはかれる。On the other hand, during the test, the selector 28 selects the digital signal input to the external terminal 53 and inputs it to the successive approximation register 1. Therefore, as shown in FIG. 3, the serial data RD5, RD4, RD3. RD2
When RD1 and RD0 are input, these data are transferred to the latches 105, 104 and 10 of the successive approximation register 1 in accordance with the timing signals Y1, Y2, Y3, Y4, Y5 and Y6.
It is set to 3, 102, 101, 100. Since this setting does not involve DA conversion and comparison operation unlike in the past, it is performed in an extremely short time, and by using a faster clock than the normal operation as the reference clock CK,
The time can be further shortened.
【0016】このようなデジタル信号の設定と共に、設
定したデジタル信号に対応するアナログ信号を比較器3
の一方に入力すると、設定したデジタル値をDA変換器
2で変換した変換結果と入力アナログ電圧が比較器3で
比較される。そして、テスト時には、セレクタ26では
出力バッファ25がオンして出力バッファ604がオフ
するので、外部端子54には比較器3の出力COMPO
UTが出力され、データラッチ4のQ4出力は外部端子
54には出力されない。また、セレクタ23では、テス
ト時にトランスミッションゲート22がオンして出力バ
ッファ605がオフするので、信号ライン21を介して
DA変換器2の変換結果が直接外部端子55に出力され
る。Along with the setting of the digital signal as described above, the comparator 3 outputs an analog signal corresponding to the set digital signal.
When the signal is input to one of the two, the conversion result obtained by converting the set digital value by the DA converter 2 and the input analog voltage are compared by the comparator 3. During the test, the output buffer 25 is turned on and the output buffer 604 is turned off in the selector 26, so that the output COMPO of the comparator 3 is connected to the external terminal 54.
UT is output, and the Q4 output of the data latch 4 is not output to the external terminal 54. Further, in the selector 23, since the transmission gate 22 is turned on and the output buffer 605 is turned off during the test, the conversion result of the DA converter 2 is directly output to the external terminal 55 via the signal line 21.
【0017】入力するデジタル信号及びアナログ信号を
変更して、同一の動作を繰り返せば、変換誤差及び比較
器3のオフセットが測定でき、AD変換器の評価が可能
となる。By changing the input digital signal and analog signal and repeating the same operation, the conversion error and the offset of the comparator 3 can be measured, and the AD converter can be evaluated.
【0018】[0018]
【発明の効果】本発明によれば、AD変換器の評価精度
を保持しながら評価時間を大幅に短縮することができる
ようになる。しかも、内部の比較器のオフセットまでも
測定可能となる。従って、テストコストを低減して製品
単価を引き下げることができるようになる。According to the present invention, the evaluation time can be significantly shortened while maintaining the evaluation accuracy of the AD converter. Moreover, even the offset of the internal comparator can be measured. Therefore, it becomes possible to reduce the test cost and the product unit price.
【図1】本発明の実施例の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an exemplary embodiment of the present invention.
【図2】実施例における通常動作を示すタイミングチャ
ートである。FIG. 2 is a timing chart showing a normal operation in the embodiment.
【図3】実施例におけるテスト動作を示すタイミングチ
ャートである。FIG. 3 is a timing chart showing a test operation in the example.
1 逐次比較レジスタ 2 DA変換器 3 比較器 4 データラッチ 50〜55 外部端子 6 タイミング発生回路 7 カウンタ 8 デコーダ 21,24 信号ライン 23,26,28 セレクタ 1 successive approximation register 2 DA converter 3 comparator 4 data latch 50-55 external terminal 6 timing generation circuit 7 counter 8 decoder 21, 24 signal line 23, 26, 28 selector
Claims (2)
較レジスタと、該逐次比較レジスタの出力をDA変換す
るDA変換器と、該DA変換器の出力と入力アナログ信
号とを比較し比較結果を前記逐次比較レジスタに出力す
る比較器と、前記逐次比較レジスタの出力をラッチする
データラッチとを備えた逐次比較型AD変換回路におい
て、第1外部端子から入力されるデジタル信号と前記比
較器の出力のいずれか一方を選択的に出力し、テスト時
に前記第1外部端子から入力されるデジタル信号を前記
逐次比較レジスタに送出する第1セレクタと、テスト時
に前記比較器の出力を第2外部端子に導出するための第
2セレクタとを設けたことを特徴とする逐次比較型AD
変換回路。1. A successive approximation register in which digital signals are sequentially set, a DA converter for performing DA conversion on the output of the successive approximation register, an output of the DA converter and an input analog signal are compared, and a comparison result is obtained. In a successive approximation A / D conversion circuit including a comparator for outputting to a successive approximation register and a data latch for latching the output of the successive approximation register, a digital signal input from a first external terminal and an output of the comparator are provided. A first selector that selectively outputs one of them and sends a digital signal input from the first external terminal to the successive approximation register during a test; and outputs the output of the comparator to a second external terminal during a test. And a second selector for performing the successive approximation AD
Conversion circuit.
導出するための第3セレクタを有することを特徴とする
請求項1記載の逐次比較型AD変換回路。2. The successive approximation type AD conversion circuit according to claim 1, further comprising a third selector for deriving an output of the DA converter to a third external terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06237495A JP3101503B2 (en) | 1994-09-30 | 1994-09-30 | Successive approximation type AD converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06237495A JP3101503B2 (en) | 1994-09-30 | 1994-09-30 | Successive approximation type AD converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08102671A true JPH08102671A (en) | 1996-04-16 |
JP3101503B2 JP3101503B2 (en) | 2000-10-23 |
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ID=17016172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06237495A Expired - Fee Related JP3101503B2 (en) | 1994-09-30 | 1994-09-30 | Successive approximation type AD converter |
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JP (1) | JP3101503B2 (en) |
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1994
- 1994-09-30 JP JP06237495A patent/JP3101503B2/en not_active Expired - Fee Related
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