JPH079522B2 - 薄膜トランジスタ付液晶表示装置の製造方法 - Google Patents
薄膜トランジスタ付液晶表示装置の製造方法Info
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- JPH079522B2 JPH079522B2 JP34199392A JP34199392A JPH079522B2 JP H079522 B2 JPH079522 B2 JP H079522B2 JP 34199392 A JP34199392 A JP 34199392A JP 34199392 A JP34199392 A JP 34199392A JP H079522 B2 JPH079522 B2 JP H079522B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ付液晶
表示装置の製造方法に関するものである。
表示装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、液晶表示装置の表示情報量を増大
するために、１画素分の電極をオン・オフするトランジ
スタとして薄膜トランジスタを使用し、該薄膜トランジ
スタを液晶パネル上で各画素に組み込むことが試みられ
るようになってきている。
するために、１画素分の電極をオン・オフするトランジ
スタとして薄膜トランジスタを使用し、該薄膜トランジ
スタを液晶パネル上で各画素に組み込むことが試みられ
るようになってきている。
【０００３】従来のこの種の液晶表示装置として図２及
び図３に示すものがあった。同図において、１は透明ガ
ラス基板、２は薄膜トランジスタ（ＴＦＴ）、３は多結
晶シリコンからなるゲート電極配線であり、ＴＦＴ２及
びゲート電極配線３はガラス基板１上に直接設けられて
いる。ゲート電極配線３は上面に絶縁層４を施されたＴ
ＦＴ２のゲート領域Ｇ上に延長されてゲート電極３ａ，
３ｂとされている。
び図３に示すものがあった。同図において、１は透明ガ
ラス基板、２は薄膜トランジスタ（ＴＦＴ）、３は多結
晶シリコンからなるゲート電極配線であり、ＴＦＴ２及
びゲート電極配線３はガラス基板１上に直接設けられて
いる。ゲート電極配線３は上面に絶縁層４を施されたＴ
ＦＴ２のゲート領域Ｇ上に延長されてゲート電極３ａ，
３ｂとされている。
【０００４】５はＴＦＴ２のソース領域Ｓ、ドレイン領
域Ｄに対するコンタクトホール５ａ，５ｂを除いてＴＦ
Ｔ２、ゲート電極配線３及び透明ガラス基板１の表面を
覆う層間絶縁膜、６は層間絶縁膜５上に設けられコンタ
クトホール５ｂを通じてＴＦＴ２のドレイン領域Ｄに電
気的に接続されたＩＴＯ（Indium Tin Oxide）からなる
画素電極、７は層間絶縁膜５上に設けられコンタクトホ
ール５ａを通じてＴＦＴ２のソース領域Ｓに電気的に接
続されたソース電極配線、８は透明ガラス基板１上に形
成された上述のものの全面を覆うように施された絶縁膜
である。
域Ｄに対するコンタクトホール５ａ，５ｂを除いてＴＦ
Ｔ２、ゲート電極配線３及び透明ガラス基板１の表面を
覆う層間絶縁膜、６は層間絶縁膜５上に設けられコンタ
クトホール５ｂを通じてＴＦＴ２のドレイン領域Ｄに電
気的に接続されたＩＴＯ（Indium Tin Oxide）からなる
画素電極、７は層間絶縁膜５上に設けられコンタクトホ
ール５ａを通じてＴＦＴ２のソース領域Ｓに電気的に接
続されたソース電極配線、８は透明ガラス基板１上に形
成された上述のものの全面を覆うように施された絶縁膜
である。
【０００５】９はガラス基板、１０は各画素に対応して
相互に分離されてガラス基板９上に設けられたカラーフ
ィルタ層、１１はカラーフィルタ層１０及びそれらの間
の隙間の全面を覆うように施されたＩＴＯからなる共通
電極、１２は共通電極１１の表面に施された保護膜であ
る。１３はガラス基板１上の絶縁膜８とガラス基板９上
の保護膜１２との間に挟まれて保持されたＴＮ（ツイス
テッドネマチック）液晶、１４，１５はガラス基板１及
び９の表面にそれぞれ施された偏光板である。
相互に分離されてガラス基板９上に設けられたカラーフ
ィルタ層、１１はカラーフィルタ層１０及びそれらの間
の隙間の全面を覆うように施されたＩＴＯからなる共通
電極、１２は共通電極１１の表面に施された保護膜であ
る。１３はガラス基板１上の絶縁膜８とガラス基板９上
の保護膜１２との間に挟まれて保持されたＴＮ（ツイス
テッドネマチック）液晶、１４，１５はガラス基板１及
び９の表面にそれぞれ施された偏光板である。
【０００６】上述した構成の液晶表示装置の等価回路は
図４に示すようになり、複数のゲート電極配線３1 〜３
n と複数のソース電極配線７1 〜７m との交点にＴＦＴ
２11〜２nmのゲートとソースをそれぞれ接続すると共
に、ＴＦＴ２11〜２nmのドレインに画素電極６11〜６nm
を接続してなり、ゲート電極配線３1 〜３n を走査電極
として順次走査することによりマトリクス状に配置した
画素電極６11〜６nmを時分割駆動し、任意の表示パター
ンを形成できるようにしている。
図４に示すようになり、複数のゲート電極配線３1 〜３
n と複数のソース電極配線７1 〜７m との交点にＴＦＴ
２11〜２nmのゲートとソースをそれぞれ接続すると共
に、ＴＦＴ２11〜２nmのドレインに画素電極６11〜６nm
を接続してなり、ゲート電極配線３1 〜３n を走査電極
として順次走査することによりマトリクス状に配置した
画素電極６11〜６nmを時分割駆動し、任意の表示パター
ンを形成できるようにしている。
【０００７】
【発明が解決しようとする課題】上述した従来の液晶表
示装置では、その製造方法が、上述のように透明ガラス
基板１に形成したＴＦＴ２とゲート電極配線３との表面
に層間絶縁膜５を施した後に、画素電極６を作成するよ
うになる。このため、層間絶縁膜５にコンタクトホール
５ａ，５ｂを作成し、画素電極６を付与する工程を必要
とする。よって、工程が複雑であり、また通常の薄膜半
導体製作設備の他に画素電極用の透明電極製作設備を必
要とし設備が大掛りで高価になるなどの問題があった。
示装置では、その製造方法が、上述のように透明ガラス
基板１に形成したＴＦＴ２とゲート電極配線３との表面
に層間絶縁膜５を施した後に、画素電極６を作成するよ
うになる。このため、層間絶縁膜５にコンタクトホール
５ａ，５ｂを作成し、画素電極６を付与する工程を必要
とする。よって、工程が複雑であり、また通常の薄膜半
導体製作設備の他に画素電極用の透明電極製作設備を必
要とし設備が大掛りで高価になるなどの問題があった。
【０００８】よって本発明は、上述した従来の問題点に
鑑み、工程数及び製造設備の減少を図ることができるよ
うにした薄膜トランジスタ付液晶表示装置の製造方法を
提供することを目的としている。
鑑み、工程数及び製造設備の減少を図ることができるよ
うにした薄膜トランジスタ付液晶表示装置の製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明により成された薄膜トランジスタ付液晶表示装置
の製造方法は、透明基板上に第１の半導体薄膜を形成し
た後その表面に酸化膜を、該酸化膜の表面に第２の半導
体膜をそれぞれ形成し、前記薄膜トランジスタのゲート
となる部分を残して前記第２の半導体膜を取り除くと共
に、前記酸化膜を選択的に取り除き、前記酸化膜を取り
除いた部分に対応する部位の前記第１の半導体薄膜を拡
散などによって導電層化して、前記薄膜トランジスタの
ソース及びドレイン領域と電気的にそれぞれ接続された
ソース電極配線及び画素電極を同時に形成し、その後、
前記第２の半導体膜によって形成された前記薄膜トラン
ジスタのゲート領域に電気的に接続されるゲート電極配
線を前記ソース電極配線及び前記画素電極から絶縁して
形成することを特徴としている。
本発明により成された薄膜トランジスタ付液晶表示装置
の製造方法は、透明基板上に第１の半導体薄膜を形成し
た後その表面に酸化膜を、該酸化膜の表面に第２の半導
体膜をそれぞれ形成し、前記薄膜トランジスタのゲート
となる部分を残して前記第２の半導体膜を取り除くと共
に、前記酸化膜を選択的に取り除き、前記酸化膜を取り
除いた部分に対応する部位の前記第１の半導体薄膜を拡
散などによって導電層化して、前記薄膜トランジスタの
ソース及びドレイン領域と電気的にそれぞれ接続された
ソース電極配線及び画素電極を同時に形成し、その後、
前記第２の半導体膜によって形成された前記薄膜トラン
ジスタのゲート領域に電気的に接続されるゲート電極配
線を前記ソース電極配線及び前記画素電極から絶縁して
形成することを特徴としている。
【００１０】
【作用】上述した製造方法において、透明な電極である
画素電極を、薄膜トランジスタを形成するため透明基板
上に施した半導体薄膜層の選択拡散により形成している
ため、薄膜トランジスタの製作時に同時に形成すること
ができる。
画素電極を、薄膜トランジスタを形成するため透明基板
上に施した半導体薄膜層の選択拡散により形成している
ため、薄膜トランジスタの製作時に同時に形成すること
ができる。
【００１１】
【実施例】以下、本発明の実施例を図に基づいて説明す
る。図１は本発明の製造方法によって製造した薄膜トラ
ンジスタ付液晶表示装置の一例を示す一部分破断した斜
視図である。同図において、２０は石英、サファイアな
どの透明基板、２１はＴＦＴ、２２はソース電極配線、
２３は画素電極であり、ＴＦＴ２１、ソース電極配線２
２及び画素電極２３は透明基板２０上に直接形成されて
いる。
る。図１は本発明の製造方法によって製造した薄膜トラ
ンジスタ付液晶表示装置の一例を示す一部分破断した斜
視図である。同図において、２０は石英、サファイアな
どの透明基板、２１はＴＦＴ、２２はソース電極配線、
２３は画素電極であり、ＴＦＴ２１、ソース電極配線２
２及び画素電極２３は透明基板２０上に直接形成されて
いる。
【００１２】上記ソース電極配線２２及び画素電極２３
は、ＴＦＴ２１を作成するため透明基板２０上に付与し
たシリコンのような半導体材料の例えば数百オングスト
ロームの厚さの薄膜を所定の形状に例えばエッチングな
どによって整形し、拡散などによって導電層とすること
によって形成され、ＴＦＴ２１のソース及びドレイン領
域にそれぞれ電気的に接続されている。なお、２１ａは
ＴＦＴのソース及びドレイン領域の表面に形成されたＳ
ｉＯ2 などの絶縁層、２１ｂは絶縁層２１ａの表面に形
成された多結晶シリコンの層である。
は、ＴＦＴ２１を作成するため透明基板２０上に付与し
たシリコンのような半導体材料の例えば数百オングスト
ロームの厚さの薄膜を所定の形状に例えばエッチングな
どによって整形し、拡散などによって導電層とすること
によって形成され、ＴＦＴ２１のソース及びドレイン領
域にそれぞれ電気的に接続されている。なお、２１ａは
ＴＦＴのソース及びドレイン領域の表面に形成されたＳ
ｉＯ2 などの絶縁層、２１ｂは絶縁層２１ａの表面に形
成された多結晶シリコンの層である。
【００１３】２４は上述のように透明基板２０上に形成
されたＴＦＴ２１、ソース電極配線２２及び画素電極２
３の全面にゲートに対するコンタクトホール２４ａを除
いて施された絶縁膜、２５は絶縁膜２４上に施され、コ
ンタクトホール２４ａを通じてＴＦＴ２１のゲート領域
に接続されたゲート電極配線であり、絶縁膜２４はソー
ス電極配線２２及び画素電極２３とゲート電極配線２５
との間の絶縁を行っている。
されたＴＦＴ２１、ソース電極配線２２及び画素電極２
３の全面にゲートに対するコンタクトホール２４ａを除
いて施された絶縁膜、２５は絶縁膜２４上に施され、コ
ンタクトホール２４ａを通じてＴＦＴ２１のゲート領域
に接続されたゲート電極配線であり、絶縁膜２４はソー
ス電極配線２２及び画素電極２３とゲート電極配線２５
との間の絶縁を行っている。
【００１４】２６は例えばガラスからなる透明基板、２
７は透明基板２６上に各画素に対応して相互に分離され
て設けられたカラーフィルタ層、２８はカラーフィルタ
層２７及びそれらの間の隙間の全面を覆うように施され
た対向電極、２９は対向電極２８の表面に施された保護
膜である。３０は透明基板２０上の絶縁膜２４及びその
上のゲート電極配線２５と透明基板２６上の保護膜２９
との間に挟まれて保持されたＴＮ液晶、３１及び３２は
透明基板２０及び２６の表面にそれぞれ設けられた偏光
板である。
７は透明基板２６上に各画素に対応して相互に分離され
て設けられたカラーフィルタ層、２８はカラーフィルタ
層２７及びそれらの間の隙間の全面を覆うように施され
た対向電極、２９は対向電極２８の表面に施された保護
膜である。３０は透明基板２０上の絶縁膜２４及びその
上のゲート電極配線２５と透明基板２６上の保護膜２９
との間に挟まれて保持されたＴＮ液晶、３１及び３２は
透明基板２０及び２６の表面にそれぞれ設けられた偏光
板である。
【００１５】上述の構造において、ソース電極配線２２
に液晶駆動に必要な閾値以上の電圧をかけておき、その
状態のままでゲート電極配線２５にＴＦＴ２１を導通状
態にするのに必要な閾値以上の電圧をかける。このよう
するとＴＦＴ２１のゲートが開いて導通状態となり、画
素電極２３に液晶駆動に必要な電圧がかかり書き込みが
行われる。
に液晶駆動に必要な閾値以上の電圧をかけておき、その
状態のままでゲート電極配線２５にＴＦＴ２１を導通状
態にするのに必要な閾値以上の電圧をかける。このよう
するとＴＦＴ２１のゲートが開いて導通状態となり、画
素電極２３に液晶駆動に必要な電圧がかかり書き込みが
行われる。
【００１６】次に、ゲート電極配線２５にかけた電圧を
閾値以下にしてＴＦＴ２１のゲートを閉じるとＴＦＴは
非導通状態となり、液晶駆動状態が維持される。この状
態の維持に必要なある時間経過後にソース電極配線２２
の電圧を閾値以下に下げ、かつゲート電極配線２５に閾
値以上の電圧をかけると、ゲートが導通状態となり、画
素電極２３にかかっていた電圧が閾値以下に降下して書
き消しが行われる。この様にして液晶の書き込み及び書
き消しが行われる。
閾値以下にしてＴＦＴ２１のゲートを閉じるとＴＦＴは
非導通状態となり、液晶駆動状態が維持される。この状
態の維持に必要なある時間経過後にソース電極配線２２
の電圧を閾値以下に下げ、かつゲート電極配線２５に閾
値以上の電圧をかけると、ゲートが導通状態となり、画
素電極２３にかかっていた電圧が閾値以下に降下して書
き消しが行われる。この様にして液晶の書き込み及び書
き消しが行われる。
【００１７】この時、液晶駆動電極となる画素電極２３
などは光を通過させなければならないが、本考案による
拡散層を用いたものでは、厚みが約１０００Å以下の薄
膜であるため、可視光を十分高い効率で透過させること
ができる。そのため、特別の製造設備を使って本格的な
透明電極を作成する必要がなく、従来からの一般半導体
製造装置及びその技術で十分である。
などは光を通過させなければならないが、本考案による
拡散層を用いたものでは、厚みが約１０００Å以下の薄
膜であるため、可視光を十分高い効率で透過させること
ができる。そのため、特別の製造設備を使って本格的な
透明電極を作成する必要がなく、従来からの一般半導体
製造装置及びその技術で十分である。
【００１８】上述した構造の薄膜トランジスタ付液晶表
示装置を製造する本発明による方法の一実施例を以下説
明する。
示装置を製造する本発明による方法の一実施例を以下説
明する。
【００１９】まず、透明基板２０としてのサファイア上
に第１の半導体薄膜としてのシリコンの単結晶層を付け
たＳＯＳ（Silicon on Sapphire ）基板を用意する。こ
のＳＯＳ基板を酸化炉に入れてＯ2 を流し、９００〜１
２００℃位の高温下で酸化を行い、酸化膜としてのＳｉ
Ｏ2 膜を付ける。その後、ＣＶＤ（Chemical VapourDep
osition）装置を使ってキャリアガスと共にＳｉドナー
のガス（例えばＳｉＨ 4 ）を流しながら第２の半導体膜
としての多結晶シリコンの膜を付ける。
に第１の半導体薄膜としてのシリコンの単結晶層を付け
たＳＯＳ（Silicon on Sapphire ）基板を用意する。こ
のＳＯＳ基板を酸化炉に入れてＯ2 を流し、９００〜１
２００℃位の高温下で酸化を行い、酸化膜としてのＳｉ
Ｏ2 膜を付ける。その後、ＣＶＤ（Chemical VapourDep
osition）装置を使ってキャリアガスと共にＳｉドナー
のガス（例えばＳｉＨ 4 ）を流しながら第２の半導体膜
としての多結晶シリコンの膜を付ける。
【００２０】続いて、フォトリソグラフィー法とエッチ
ング装置とにより、トランジスタのゲートになる部分を
残して多結晶シリコンの層を削り去る。次に再びフォト
リソグラフィー法により拡散層作成部分のパターンを焼
き付け、エッチング装置によりそれらの部分のＳｉＯ2
膜を取り除く。
ング装置とにより、トランジスタのゲートになる部分を
残して多結晶シリコンの層を削り去る。次に再びフォト
リソグラフィー法により拡散層作成部分のパターンを焼
き付け、エッチング装置によりそれらの部分のＳｉＯ2
膜を取り除く。
【００２１】その後、ＣＶＤ装置によりＢＳＧ（Boron
SilicateGlass ）層を付け、更に拡散炉においてＮ2 雰
囲気中で９００〜１２００℃の高温下で熱拡散を行う。
このことにより、拡散層によるソース電極配線２２が作
られ、これと同時に画素電極２３も拡散層の薄膜で作成
されるようになる。
SilicateGlass ）層を付け、更に拡散炉においてＮ2 雰
囲気中で９００〜１２００℃の高温下で熱拡散を行う。
このことにより、拡散層によるソース電極配線２２が作
られ、これと同時に画素電極２３も拡散層の薄膜で作成
されるようになる。
【００２２】最後に、ゲート部にコンタクトホール２４
ａを作った上でアルミニウムによりゲート電極配線２５
を作成する。これ以後の工程は通常の液晶表示装置と同
じであるので説明は省略する。
ａを作った上でアルミニウムによりゲート電極配線２５
を作成する。これ以後の工程は通常の液晶表示装置と同
じであるので説明は省略する。
【００２３】なお、上述の実施例では、ＴＦＴ２１はｎ
−ＭＯＳトランジスタとして形成されているが、ソース
電極とドレイン電極を入れ替え、ソース電極を画素電極
とすればｐ−ＭＯＳトランジスタとして形成することが
できる。
−ＭＯＳトランジスタとして形成されているが、ソース
電極とドレイン電極を入れ替え、ソース電極を画素電極
とすればｐ−ＭＯＳトランジスタとして形成することが
できる。
【００２４】
【発明の効果】以上説明したように本発明によれば、透
明電極を独立に作ることなく、例えばシリコンのような
半導体薄膜を薄膜トランジスタ作成と同時に拡散して透
明電極を作成しているため、製造設備に特別のものを使
用しなくてもすむ他、工程数も減少できるなどの効果が
得られる。
明電極を独立に作ることなく、例えばシリコンのような
半導体薄膜を薄膜トランジスタ作成と同時に拡散して透
明電極を作成しているため、製造設備に特別のものを使
用しなくてもすむ他、工程数も減少できるなどの効果が
得られる。
【図１】本発明の製造方法により製造される装置の一例
を示す部分破断した斜視図である。
を示す部分破断した斜視図である。
【図２】従来の方法で製造された装置の一例を示す一部
分破断した斜視図である。
分破断した斜視図である。
【図３】図２の装置の要部断面図である。
【図４】この種装置の一般的な等価回路図である。
２０ 透明基板 ２１ 薄膜トランジスタ ２１ａ 絶縁層（酸化膜） ２１ｂ 多結晶シリコンの層（第２の半導体膜） ２２ ソース電極配線 ２３ 画素電極 ２４ 絶縁膜 ２５ ゲート電極配線
Claims (1)
- 【請求項１】 透明基板上に第１の半導体薄膜を形成し
た後その表面に酸化膜を、該酸化膜の表面に第２の半導
体膜をそれぞれ形成し、 前記薄膜トランジスタのゲートとなる部分を残して前記
第２の半導体膜を取り除くと共に、前記酸化膜を選択的
に取り除き、 前記酸化膜を取り除いた部分に対応する部位の前記第１
の半導体薄膜を拡散などによって導電層化して、前記薄
膜トランジスタのソース及びドレイン領域と電気的にそ
れぞれ接続されたソース電極配線及び画素電極を同時に
形成し、 その後、前記第２の半導体膜によって形成された前記薄
膜トランジスタのゲート領域に電気的に接続されるゲー
ト電極配線を前記ソース電極配線及び前記画素電極から
絶縁して形成することを特徴とする薄膜トランジスタ付
液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34199392A JPH079522B2 (ja) | 1992-12-22 | 1992-12-22 | 薄膜トランジスタ付液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34199392A JPH079522B2 (ja) | 1992-12-22 | 1992-12-22 | 薄膜トランジスタ付液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0611732A JPH0611732A (ja) | 1994-01-21 |
| JPH079522B2 true JPH079522B2 (ja) | 1995-02-01 |
Family
ID=18350350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34199392A Expired - Lifetime JPH079522B2 (ja) | 1992-12-22 | 1992-12-22 | 薄膜トランジスタ付液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079522B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5090710B2 (ja) * | 2006-10-30 | 2012-12-05 | 京セラ株式会社 | 携帯電子機器 |
-
1992
- 1992-12-22 JP JP34199392A patent/JPH079522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611732A (ja) | 1994-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19950829 |
|
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