JPH0795036A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0795036A JPH0795036A JP5233862A JP23386293A JPH0795036A JP H0795036 A JPH0795036 A JP H0795036A JP 5233862 A JP5233862 A JP 5233862A JP 23386293 A JP23386293 A JP 23386293A JP H0795036 A JPH0795036 A JP H0795036A
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- Japan
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- circuit
- internal circuit
- semiconductor device
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ構造により回路が構成された半導体
装置に関し、共通バスラインを有するシステムへ共通バ
スラインをクランプさせることなく接続が可能なＣＭＯ
Ｓ構造の半導体装置を提供することを目的とする。 【構成】 ＣＭＯＳ構造の内部回路１２と内部回路１２
に電源電圧ＶCCを印加する電源回路１３との間に電源回
路１３側にアノード、内部回路１２側にカソードが接続
されたダイオードＤO を接続し、電源回路１３の電源電
圧ＶCC低下時の内部回路１２側からのインピーダンスを
高くする。
装置に関し、共通バスラインを有するシステムへ共通バ
スラインをクランプさせることなく接続が可能なＣＭＯ
Ｓ構造の半導体装置を提供することを目的とする。 【構成】 ＣＭＯＳ構造の内部回路１２と内部回路１２
に電源電圧ＶCCを印加する電源回路１３との間に電源回
路１３側にアノード、内部回路１２側にカソードが接続
されたダイオードＤO を接続し、電源回路１３の電源電
圧ＶCC低下時の内部回路１２側からのインピーダンスを
高くする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
ＣＭＯＳ構造により回路が構成された半導体装置に関す
る。
ＣＭＯＳ構造により回路が構成された半導体装置に関す
る。
【０００２】近年、半導体装置を用いた機器においては
複数の半導体装置を共通のバスラインで接続して使用す
る方法を取るものがある。このような半導体装置の使用
方法では低消費電力化のために各半導体装置を夫々独立
の電源で駆動し、必要とする半導体装置のみに電源を供
給する構成とされている。
複数の半導体装置を共通のバスラインで接続して使用す
る方法を取るものがある。このような半導体装置の使用
方法では低消費電力化のために各半導体装置を夫々独立
の電源で駆動し、必要とする半導体装置のみに電源を供
給する構成とされている。
【０００３】このような機器においては高速化、及びさ
らなる低消費電力化のためにＣＭＯＳ構造の半導体装置
を搭載する動きがある。
らなる低消費電力化のためにＣＭＯＳ構造の半導体装置
を搭載する動きがある。
【０００４】
【従来の技術】図６に従来の一例の構成図を示す。同図
中、５１は内部回路を示す。内部回路５１は例えば、Ｃ
ＭＯＳインバータ５２等で構成されており、ＣＭＯＳイ
ンバータ５２には電源回路５３より電源電圧ＶCCが印加
される。
中、５１は内部回路を示す。内部回路５１は例えば、Ｃ
ＭＯＳインバータ５２等で構成されており、ＣＭＯＳイ
ンバータ５２には電源回路５３より電源電圧ＶCCが印加
される。
【０００５】ＣＭＯＳインバータ５２はＮチャネルＭＯ
Ｓ電界効果トランジスタＱ11とＰチャネルＭＯＳ電界効
果トランジスタＱ12とを組み合わせた構成で、高速、低
消費電力で動作させることができる。
Ｓ電界効果トランジスタＱ11とＰチャネルＭＯＳ電界効
果トランジスタＱ12とを組み合わせた構成で、高速、低
消費電力で動作させることができる。
【０００６】図７にＣＭＯＳインバータ５２の断面構成
図を示す。ＮチャネルＭＯＳ電界効果トランジスタＱ11
はＮ型基板５４上に直接Ｐ型のドレイン領域５５及びＰ
型のソース領域５６を形成し、絶縁層５７を介してゲー
ト５８が形成されてなる。また、ＰチャネルＭＯＳ電界
効果トランジスタＱ12はＮ型基板５４上にＰ型ウェル５
９を形成し、Ｐ型ウェル５９上にＮ型のドレイン領域６
０及びＮ型のソース領域６１を形成し、絶縁層６２を介
してゲート６３が形成されてなる。
図を示す。ＮチャネルＭＯＳ電界効果トランジスタＱ11
はＮ型基板５４上に直接Ｐ型のドレイン領域５５及びＰ
型のソース領域５６を形成し、絶縁層５７を介してゲー
ト５８が形成されてなる。また、ＰチャネルＭＯＳ電界
効果トランジスタＱ12はＮ型基板５４上にＰ型ウェル５
９を形成し、Ｐ型ウェル５９上にＮ型のドレイン領域６
０及びＮ型のソース領域６１を形成し、絶縁層６２を介
してゲート６３が形成されてなる。
【０００７】ＣＭＯＳインバータ５２には構造的に寄生
のダイオードＤ11，Ｄ12が形成されていた。
のダイオードＤ11，Ｄ12が形成されていた。
【０００８】この寄生ダイオードＤ11，Ｄ12は図６に示
すように入出部分においては入出力端子Ｔin，Ｔout と
電源回路５３との間に接続されると等価なものとなる。
すように入出部分においては入出力端子Ｔin，Ｔout と
電源回路５３との間に接続されると等価なものとなる。
【０００９】
【発明が解決しようとする課題】しかるに、従来のＣ−
ＭＯＳ構造の半導体装置では入出力端子Ｔin，Ｔout と
電源回路５３との間に寄生のダイオードＤ11，Ｄ12が接
続されることになるため、図８に示すように複数の半導
体装置７１，７２，７３を共通のバスライン７４で接続
し、各半導体装置７１，７２，７３を夫々独立の電源に
より駆動する場合、不要な半導体装置７１が電源断の場
合図６に示す寄生のダイオードＤ12を介してオフとされ
た電源回路５３に低インピーダンスで接続されてしま
う。
ＭＯＳ構造の半導体装置では入出力端子Ｔin，Ｔout と
電源回路５３との間に寄生のダイオードＤ11，Ｄ12が接
続されることになるため、図８に示すように複数の半導
体装置７１，７２，７３を共通のバスライン７４で接続
し、各半導体装置７１，７２，７３を夫々独立の電源に
より駆動する場合、不要な半導体装置７１が電源断の場
合図６に示す寄生のダイオードＤ12を介してオフとされ
た電源回路５３に低インピーダンスで接続されてしま
う。
【００１０】電源回路５３は一般にオフ時には抵抗等を
介して接地されているため、バスライン７２が接地レベ
ルにクランプされ、他の半導体装置７２，７３間での信
号の伝送が行なえない。
介して接地されているため、バスライン７２が接地レベ
ルにクランプされ、他の半導体装置７２，７３間での信
号の伝送が行なえない。
【００１１】このように、従来のＣ−ＭＯＳ構造の半導
体装置では構造的な問題により図８に示すような共通バ
スラインを用いるシステムには用いることができない等
の問題点があった。
体装置では構造的な問題により図８に示すような共通バ
スラインを用いるシステムには用いることができない等
の問題点があった。
【００１２】本発明は上記の点に鑑みてなされたもの
で、共通バスラインを有するシステムへ共通バスライン
をクランプさせることなく接続が可能なＣ−ＭＯＳ構造
の半導体装置を提供することを目的とする。
で、共通バスラインを有するシステムへ共通バスライン
をクランプさせることなく接続が可能なＣ−ＭＯＳ構造
の半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１に本発明の原理ブロ
ック図を示す。内部回路１は端子Ｔin，Ｔout を有し、
端子Ｔin，Ｔout に供給される信号に応じて動作が制御
される。電源回路２は内部回路１を動作させるための電
源電圧を内部回路１に供給すると共に端子Ｔin，Ｔout
との間に内部回路１を介してＰＮ接合が寄生する。
ック図を示す。内部回路１は端子Ｔin，Ｔout を有し、
端子Ｔin，Ｔout に供給される信号に応じて動作が制御
される。電源回路２は内部回路１を動作させるための電
源電圧を内部回路１に供給すると共に端子Ｔin，Ｔout
との間に内部回路１を介してＰＮ接合が寄生する。
【００１４】インピーダンス可変手段３は内部回路１と
電源回路２との間に設けられ、電源回路２の電源電圧の
低下に応じて高インピーダンスとなる。
電源回路２との間に設けられ、電源回路２の電源電圧の
低下に応じて高インピーダンスとなる。
【００１５】
【作用】インピーダンス可変手段は電源電圧の低下に応
じて高インピーダンスとなり、電源回路のオフ時には内
部回路から電源回路に電流が流れなくなるため、電源回
路のオフ時に端子に信号が供給されても寄生のＰＮ接合
を介して電源回路に流れてしまうことがなくなる。
じて高インピーダンスとなり、電源回路のオフ時には内
部回路から電源回路に電流が流れなくなるため、電源回
路のオフ時に端子に信号が供給されても寄生のＰＮ接合
を介して電源回路に流れてしまうことがなくなる。
【００１６】このため、電源回路がオフ時に端子に信号
が供給されても供給された信号レベルを低下させてしま
うことがなく、したがって別の電源で駆動される他の半
導体装置と共通のバスラインとの接続が可能となる。
が供給されても供給された信号レベルを低下させてしま
うことがなく、したがって別の電源で駆動される他の半
導体装置と共通のバスラインとの接続が可能となる。
【００１７】
【実施例】図２に本発明の第１実施例の構成図を示す。
同図中、１１は半導体装置を示す。半導体装置１１はＣ
ＭＯＳ回路より構成される内部回路１２，内部回路１２
に電源電圧ＶCCを供給する電源回路１３，内部回路１２
と電源回路１３との間に設けられ、電源オフ時に内部回
路１２と電源回路１３との接続を切断するインピーダン
ス可変回路１４とより構成され、同一チップ上に集積回
路化されている。
同図中、１１は半導体装置を示す。半導体装置１１はＣ
ＭＯＳ回路より構成される内部回路１２，内部回路１２
に電源電圧ＶCCを供給する電源回路１３，内部回路１２
と電源回路１３との間に設けられ、電源オフ時に内部回
路１２と電源回路１３との接続を切断するインピーダン
ス可変回路１４とより構成され、同一チップ上に集積回
路化されている。
【００１８】内部回路１２はＣＭＯＳ構造とされてお
り、本実施例では入出力回路としてＣＭＯＳインバータ
１５，１６が形成されているものとする。ＣＭＯＳイン
バータ１５はＮチャネルＭＯＳ電界効果トランジスタＱ
1 ，ＰチャネルＭＯＳ電界効果トランジスタＱ2 よりな
り、ＣＭＯＳインバータ１６はＮチャネルＭＯＳ電界効
果トランジスタＱ3 ，ＰチャンネルＭＯＳ電界効果トラ
ンジスタＱ4 より構成される。 ＣＭＯＳインバータ１
５を構成するＮチャネルＭＯＳ電界効果トランジスタＱ
1 ，ＰチャネルＭＯＳ電界効果トランジスタＱ2 のゲー
トは入力端子Ｔinに接続され、ＣＭＯＳインバータ１６
を構成するＮチャネルＭＯＳ電界効果トランジスタ
Ｑ3 ，ＰチャネルＭＯＳ電界効果トランジスタＱ4 のド
レインは出力端子Ｔout に接続される。
り、本実施例では入出力回路としてＣＭＯＳインバータ
１５，１６が形成されているものとする。ＣＭＯＳイン
バータ１５はＮチャネルＭＯＳ電界効果トランジスタＱ
1 ，ＰチャネルＭＯＳ電界効果トランジスタＱ2 よりな
り、ＣＭＯＳインバータ１６はＮチャネルＭＯＳ電界効
果トランジスタＱ3 ，ＰチャンネルＭＯＳ電界効果トラ
ンジスタＱ4 より構成される。 ＣＭＯＳインバータ１
５を構成するＮチャネルＭＯＳ電界効果トランジスタＱ
1 ，ＰチャネルＭＯＳ電界効果トランジスタＱ2 のゲー
トは入力端子Ｔinに接続され、ＣＭＯＳインバータ１６
を構成するＮチャネルＭＯＳ電界効果トランジスタ
Ｑ3 ，ＰチャネルＭＯＳ電界効果トランジスタＱ4 のド
レインは出力端子Ｔout に接続される。
【００１９】ＣＭＯＳインバータ１５，１６は電源供給
ラインＬCCと接地ラインＬGND とに接続され、駆動電圧
Ｖccが印加される。
ラインＬCCと接地ラインＬGND とに接続され、駆動電圧
Ｖccが印加される。
【００２０】電源回路１３は電源１７から供給される電
圧を定電圧化して出力する。電源回路１３から出力され
た定電圧ＶCCはインピーダンス可変回路１４を介して電
圧供給ラインＬCCに供給され、内部回路１２を駆動す
る。
圧を定電圧化して出力する。電源回路１３から出力され
た定電圧ＶCCはインピーダンス可変回路１４を介して電
圧供給ラインＬCCに供給され、内部回路１２を駆動す
る。
【００２１】インピーダンス可変回路１４はダイオード
ＤO で構成されている。ダイオードＤO は電源回路１３
側にアノード、内部回路１２側にカソードが接続され
る。
ＤO で構成されている。ダイオードＤO は電源回路１３
側にアノード、内部回路１２側にカソードが接続され
る。
【００２２】本実施例によれば電源回路１３がオフされ
出力電源電圧ＶCCが低下した状態で、入力端子Ｔin又は
出力端子Ｔout に信号が供給され、寄生ダイオード
Ｄ1 ，Ｄ 2 を介して電圧供給ラインＬCCがハイレベルと
された場合でも、ダイオードＤOは逆方向にバイアスさ
れることになり、オフ（高インピーダンス）となるた
め、入出力端子Ｔin，Ｔout に供給された信号レベルを
低下させてしまうことがない。
出力電源電圧ＶCCが低下した状態で、入力端子Ｔin又は
出力端子Ｔout に信号が供給され、寄生ダイオード
Ｄ1 ，Ｄ 2 を介して電圧供給ラインＬCCがハイレベルと
された場合でも、ダイオードＤOは逆方向にバイアスさ
れることになり、オフ（高インピーダンス）となるた
め、入出力端子Ｔin，Ｔout に供給された信号レベルを
低下させてしまうことがない。
【００２３】このため、半導体装置１１を図８に示すよ
うに他の半導体装置と共通バスラインに接続し、電源を
オフした場合でも、バスラインを伝送される信号は低下
してしまうことがない。
うに他の半導体装置と共通バスラインに接続し、電源を
オフした場合でも、バスラインを伝送される信号は低下
してしまうことがない。
【００２４】図３に本発明の第２実施例の構成図を示
す。同図中、図２と同一構成部分には同一符号を付し、
その説明は省略する。
す。同図中、図２と同一構成部分には同一符号を付し、
その説明は省略する。
【００２５】本実施例は第１実施例とスイッチ回路の構
成が異なる。本実施例のインピーダンス可変回路２１は
ＮＰＮトランジスタＴｒ1 及びバイアス回路２２より構
成される。
成が異なる。本実施例のインピーダンス可変回路２１は
ＮＰＮトランジスタＴｒ1 及びバイアス回路２２より構
成される。
【００２６】ＮＰＮトランジスタＴｒ1 はコレクタが電
源回路１３に接続され、エミッタが内部回路１２の電源
ラインＬCCに接続され、ベースにはバイアス回路２２が
接続される。バイアス回路２２は抵抗Ｒ1 ，Ｒ2 よりな
り、電源回路１３と接地間に接続されており、電源電圧
ＶCCを抵抗Ｒ1 ，Ｒ2 により分圧し、ＮＰＮトランジス
タＴｒ1 のベースに供給する。
源回路１３に接続され、エミッタが内部回路１２の電源
ラインＬCCに接続され、ベースにはバイアス回路２２が
接続される。バイアス回路２２は抵抗Ｒ1 ，Ｒ2 よりな
り、電源回路１３と接地間に接続されており、電源電圧
ＶCCを抵抗Ｒ1 ，Ｒ2 により分圧し、ＮＰＮトランジス
タＴｒ1 のベースに供給する。
【００２７】本実施例によれば、電源電圧ＶCCが印加さ
れている状態では抵抗Ｒ1 ，Ｒ2 により分圧された電圧
でトランジスタＴｒ1 がバイアスされ、トランジスタＴ
ｒ1はオンの状態に保持されるため、電圧ＶCCは内部回
路１２に供給される。電源回路１３がオフされ、電源電
圧ＶCCが低下すると、トランジスタＴｒ1 のベース電位
が低下するため、トランジスタＴｒ1 がオフする（高イ
ンピーダンスとなる）。
れている状態では抵抗Ｒ1 ，Ｒ2 により分圧された電圧
でトランジスタＴｒ1 がバイアスされ、トランジスタＴ
ｒ1はオンの状態に保持されるため、電圧ＶCCは内部回
路１２に供給される。電源回路１３がオフされ、電源電
圧ＶCCが低下すると、トランジスタＴｒ1 のベース電位
が低下するため、トランジスタＴｒ1 がオフする（高イ
ンピーダンスとなる）。
【００２８】従って、本実施例によれば、第１実施例同
様な効果が得られると共にトランジスタＴｒ1 を用いる
ことによりオン時の電圧降下が0.1 〔Ｖ〕程度で済む。
様な効果が得られると共にトランジスタＴｒ1 を用いる
ことによりオン時の電圧降下が0.1 〔Ｖ〕程度で済む。
【００２９】図４に本発明の第３実施例の構成図を示
す。同図中、図３と同一構成部分には同一符号を付し、
その説明は省略する。
す。同図中、図３と同一構成部分には同一符号を付し、
その説明は省略する。
【００３０】本実施例のインピーダンス可変回路３１は
第２実施例のＮＰＮトランジスタＴｒ1 に代えて、サイ
リスタＳ1 を用いた構成とされている。サイリスタＳ1
はアノードが電源回路１３側、カソードが内部回路１２
側に接続され、ゲートにはバイアス回路２２よりバイア
ス電流が供給される。
第２実施例のＮＰＮトランジスタＴｒ1 に代えて、サイ
リスタＳ1 を用いた構成とされている。サイリスタＳ1
はアノードが電源回路１３側、カソードが内部回路１２
側に接続され、ゲートにはバイアス回路２２よりバイア
ス電流が供給される。
【００３１】本実施例によれば第１実施例と同様な効果
が得られる。
が得られる。
【００３２】図５に本発明の第４実施例の構成図を示
す。同図中、図２と同一構成部分には同一符号を付し、
その説明は省略する。
す。同図中、図２と同一構成部分には同一符号を付し、
その説明は省略する。
【００３３】本実施例はインピーダンス可変回路４１に
フォトカプラを用いた構成とされている。本実施例のイ
ンピーダンス可変回路４１は発光ダイオード４２，受光
素子４３，抵抗Ｒ3 より構成される。
フォトカプラを用いた構成とされている。本実施例のイ
ンピーダンス可変回路４１は発光ダイオード４２，受光
素子４３，抵抗Ｒ3 より構成される。
【００３４】発光ダイオード４２のアノードは電源電圧
１３に接続され、電源電圧ＶCCが印加され、カソードは
抵抗Ｒ3 を介して接地される。また、受光素子４３はＮ
ＰＮトランジスタ出力とされており、コレクタに電源回
路１３が接続され、電源電圧ＶCCが印加され、エミッタ
は電圧供給ラインＬCCに接続される。
１３に接続され、電源電圧ＶCCが印加され、カソードは
抵抗Ｒ3 を介して接地される。また、受光素子４３はＮ
ＰＮトランジスタ出力とされており、コレクタに電源回
路１３が接続され、電源電圧ＶCCが印加され、エミッタ
は電圧供給ラインＬCCに接続される。
【００３５】本実施例によれば、電源回路１３がオンの
ときには発光ダイオード４２が発光して受光素子４３が
オンし、電圧供給ラインＬCCに電源電圧ＶCCが供給され
る。また、電源回路１３がオフのときには発光ダイオー
ド４２に電流が流れず、発光ダイオード４２は発光しな
いため、受光素子４３はオフ（高インピーダンス）とな
る。
ときには発光ダイオード４２が発光して受光素子４３が
オンし、電圧供給ラインＬCCに電源電圧ＶCCが供給され
る。また、電源回路１３がオフのときには発光ダイオー
ド４２に電流が流れず、発光ダイオード４２は発光しな
いため、受光素子４３はオフ（高インピーダンス）とな
る。
【００３６】従って、第１実施例と同様な効果を得るこ
とができる。
とができる。
【００３７】
【発明の効果】上述の如く、本発明によれば、電源回路
の電源電圧に応じて電源回路と内部回路との接続を切断
するスイッチ手段を設けることにより、電源電圧が端子
に供給される信号レベルより低下しても電源回路と接続
されることがないため、端子に供給された信号レベルを
低下させることがなく、従って共通バスラインへの接続
が可能となる等の特長を有する。
の電源電圧に応じて電源回路と内部回路との接続を切断
するスイッチ手段を設けることにより、電源電圧が端子
に供給される信号レベルより低下しても電源回路と接続
されることがないため、端子に供給された信号レベルを
低下させることがなく、従って共通バスラインへの接続
が可能となる等の特長を有する。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１実施例の構成図である。
【図３】本発明の第２実施例の構成図である。
【図４】本発明の第３実施例の構成図である。
【図５】本発明の第４実施例の構成図である。
【図６】従来の一例の構成図である。
【図７】ＣＭＯＳインバータの断面構成図である。
【図８】半導体装置の接続方法の説明図である。
１ 内部回路 ２ 電源回路 ３ インピーダンス可変手段 １１ 半導体装置 １２ 内部回路 １３ 電源回路 １４，２１，３１，４１ インピーダンス可変手段 １５，１６ ＣＭＯＳインバータ Ｔin 入力端子 Ｔout 出力端子
Claims (3)
- 【請求項１】 内部回路（１）と接続され、該内部回路
（１）の動作を制御する端子（Ｔin，Ｔout ）と、該内
部回路（１）に電源電圧を供給する電源回路（２）との
間に該内部回路（１）を介してＰＮ接合が寄生する半導
体装置において、 前記内部回路（１）と前記電源回路（２）との間に設け
られ、前記電源回路（２）の前記電源電圧の低下に応じ
て高インピーダンスとなるインピーダンス可変手段
（３）を有することを特徴とする半導体装置。 - 【請求項２】 前記インピーダンス可変手段（３）は前
記電源回路（２）から前記内部回路（１）に向かう方向
が順方向となるように接続されたダイオードにより構成
されたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記インピーダンス可変手段（３）は前
記電源回路（２）と前記内部回路（１）との間にコレク
タ−エミッタ間が接続されたトランジスタ（Ｔｒ1 ，Ｓ
1 ，４３）と、 前記電源回路（２）の前記電源電圧レベルに応じて前記
トランジスタ（Ｔｒ1）のベース電流を制御するバイア
ス手段（２１，３１，４１）とを有することを特徴とす
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233862A JPH0795036A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233862A JPH0795036A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795036A true JPH0795036A (ja) | 1995-04-07 |
Family
ID=16961741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233862A Withdrawn JPH0795036A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795036A (ja) |
-
1993
- 1993-09-20 JP JP5233862A patent/JPH0795036A/ja not_active Withdrawn
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