JPH0794981A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH0794981A JPH0794981A JP23337893A JP23337893A JPH0794981A JP H0794981 A JPH0794981 A JP H0794981A JP 23337893 A JP23337893 A JP 23337893A JP 23337893 A JP23337893 A JP 23337893A JP H0794981 A JPH0794981 A JP H0794981A
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- variable gain
- gain
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Abstract
(57)【要約】
【目的】ダイレクトコンバージョン方式に適用でき、十
分な応答時間と利得安定性を有する自動利得制御回路を
提供する。 【構成】ベースバンド信号を増幅するベースバンド可変
利得増幅器（９、１０）の出力レベルをレベル検出部
（１５）で検出し、利得制御部（１６）では、この検出
レベルと予め設定した設定レベルとを比較し、その偏差
に対応して無線周波数信号を増幅するＲＦ可変利得増幅
器（２）およびベースバンド可変利得増幅器（９、１
０）の利得変化速度を変化させる。
分な応答時間と利得安定性を有する自動利得制御回路を
提供する。 【構成】ベースバンド信号を増幅するベースバンド可変
利得増幅器（９、１０）の出力レベルをレベル検出部
（１５）で検出し、利得制御部（１６）では、この検出
レベルと予め設定した設定レベルとを比較し、その偏差
に対応して無線周波数信号を増幅するＲＦ可変利得増幅
器（２）およびベースバンド可変利得増幅器（９、１
０）の利得変化速度を変化させる。
Description
【０００１】
【産業上の利用分野】この発明は、無線受信機のベース
バンド信号のレベルを一定に制御する自動利得制御回路
に関し、特に中間周波段を有しないダイレクトコンバー
ジョン方式に適用される自動利得制御回路に関する。
バンド信号のレベルを一定に制御する自動利得制御回路
に関し、特に中間周波段を有しないダイレクトコンバー
ジョン方式に適用される自動利得制御回路に関する。
【０００２】
【従来の技術】従来、無線受信機のベースバンド信号の
レベルを一定に制御する自動利得制御回路としては図８
に示すものが知られている。
レベルを一定に制御する自動利得制御回路としては図８
に示すものが知られている。
【０００３】この図８に示す自動利得制御回路は、端子
１００から入力された無線周波数信号（ＲＦ信号）を増
幅するＲＦ増幅器１０１、このＲＦ増幅器１０１の出力
を濾波するＲＦバンドパスフィルタ１０２、このＲＦバ
ンドパスフィルタ１０２の出力に第１のローカル発振器
（１ｓｔＬＯ）１０４の出力をミキシングして第１中間
周波信号（１ｓｔＩＦ信号）を形成する第１のミキサ１
０３、この第１のミキサ１０３の出力を増幅する第１中
間周波増幅器１０５、第１中間周波増幅器１０５の出力
を濾波する第１中間周波バンドパスフィルタ１０６、こ
の第１中間周波バンドパスフィルタ１０６の出力に第１
のローカル発振器（２ｎｄＬＯ）１０８の出力をミキシ
ングして第２中間周波信号（２ｎｄＩＦ信号）を形成す
る第２のミキサ１０７、この第２のミキサ１０７の出力
を増幅する第２中間周波増幅器１０９、２つのミキサ１
１０、１１１およびローカル発振器１１３およびπ／２
位相差分波器１１２から構成され、第２中間周波増幅器
１０９の出力をＩベースバンド信号およびＱベースバン
ド信号に直交変調する直交変調器、この直交変調器から
出力されるＩベースバンド信号およびＱベースバンド信
号をそれぞれ濾波するローパスフィルタ１１４および１
１５、ローパスフィルタ１１４および１１５の出力をそ
れぞれ増幅する増幅器１１６および１１７を具備する無
線受信機に適用され、第２中間周波増幅器１０９の出力
レベルを検出するレベル検出部１１８およびこのレベル
検出部１１８の出力に対応して第２中間周波増幅器１０
９の利得、またはこれに加えてＲＦ増幅器１０１の利得
を制御するように構成されている。
１００から入力された無線周波数信号（ＲＦ信号）を増
幅するＲＦ増幅器１０１、このＲＦ増幅器１０１の出力
を濾波するＲＦバンドパスフィルタ１０２、このＲＦバ
ンドパスフィルタ１０２の出力に第１のローカル発振器
（１ｓｔＬＯ）１０４の出力をミキシングして第１中間
周波信号（１ｓｔＩＦ信号）を形成する第１のミキサ１
０３、この第１のミキサ１０３の出力を増幅する第１中
間周波増幅器１０５、第１中間周波増幅器１０５の出力
を濾波する第１中間周波バンドパスフィルタ１０６、こ
の第１中間周波バンドパスフィルタ１０６の出力に第１
のローカル発振器（２ｎｄＬＯ）１０８の出力をミキシ
ングして第２中間周波信号（２ｎｄＩＦ信号）を形成す
る第２のミキサ１０７、この第２のミキサ１０７の出力
を増幅する第２中間周波増幅器１０９、２つのミキサ１
１０、１１１およびローカル発振器１１３およびπ／２
位相差分波器１１２から構成され、第２中間周波増幅器
１０９の出力をＩベースバンド信号およびＱベースバン
ド信号に直交変調する直交変調器、この直交変調器から
出力されるＩベースバンド信号およびＱベースバンド信
号をそれぞれ濾波するローパスフィルタ１１４および１
１５、ローパスフィルタ１１４および１１５の出力をそ
れぞれ増幅する増幅器１１６および１１７を具備する無
線受信機に適用され、第２中間周波増幅器１０９の出力
レベルを検出するレベル検出部１１８およびこのレベル
検出部１１８の出力に対応して第２中間周波増幅器１０
９の利得、またはこれに加えてＲＦ増幅器１０１の利得
を制御するように構成されている。
【０００４】ところで、無線受信機には、無線周波数信
号（ＲＦ信号）を直交変調器で直接Ｉベースバンド信号
およびＱベースバンド信号に直交変調する、いわゆるダ
イレクトコンバージョン方式を採用するものが知られて
いる。
号（ＲＦ信号）を直交変調器で直接Ｉベースバンド信号
およびＱベースバンド信号に直交変調する、いわゆるダ
イレクトコンバージョン方式を採用するものが知られて
いる。
【０００５】しかし、このダイレクトコンバージョン方
式による無線受信機では図８に示したような中間周波
（ＩＦ）段が存在しないため、図８に示したような構成
をとることができない。
式による無線受信機では図８に示したような中間周波
（ＩＦ）段が存在しないため、図８に示したような構成
をとることができない。
【０００６】そこで、ダイレクトコンバージョン方式に
よる無線受信機ではレベル検出をベースバンド段で行
い、可変利得制御をＲＦ段およびベースバンド段で行う
必要がある。
よる無線受信機ではレベル検出をベースバンド段で行
い、可変利得制御をＲＦ段およびベースバンド段で行う
必要がある。
【０００７】しかし、この場合は、ＱＰＳＫ信号のよう
にベースバンド信号のレベルが１シンボルの間にも変動
する場合には、その変動に応じて可変利得アンプの利得
が変動しないように利得変化速度を押さえなければなら
ず、これによって応答時間が遅くなってしまったり、フ
ェージングに追従できなくなってしまうという不具合が
あった。
にベースバンド信号のレベルが１シンボルの間にも変動
する場合には、その変動に応じて可変利得アンプの利得
が変動しないように利得変化速度を押さえなければなら
ず、これによって応答時間が遅くなってしまったり、フ
ェージングに追従できなくなってしまうという不具合が
あった。
【０００８】
【発明が解決しようとする課題】上記の如く、従来の自
動利得制御回路は、ＩＦ段で可変利得制御を行っていた
ため、ＩＦ段の存在しないダイレクトコンバージョン方
式にはそのまま適用できないという不具合があり、ま
た、ダイレクトコンバージョン方式においてベースバン
ド段でレベル検出を行おうとすると、利得変化速度を押
さえなければならず、これによって応答時間が遅くなっ
てしまったり、フェージングに追従できなくなってしま
うという不具合があった。
動利得制御回路は、ＩＦ段で可変利得制御を行っていた
ため、ＩＦ段の存在しないダイレクトコンバージョン方
式にはそのまま適用できないという不具合があり、ま
た、ダイレクトコンバージョン方式においてベースバン
ド段でレベル検出を行おうとすると、利得変化速度を押
さえなければならず、これによって応答時間が遅くなっ
てしまったり、フェージングに追従できなくなってしま
うという不具合があった。
【０００９】そこで、この発明は、ダイレクトコンバー
ジョン方式に適用でき、十分な応答時間と利得安定性を
有する自動利得制御回路を提供することを目的とする。
ジョン方式に適用でき、十分な応答時間と利得安定性を
有する自動利得制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、受信した無線周波数信号を増幅する第
１の可変利得増幅器と、前記第１の可変利得増幅器の出
力をベースバンド信号に直交復調する直交復調器と、前
記直交復調器から出力されたベースバンド信号から不要
成分を除去する低域通過フィルタと、前記低域通過フィ
ルタの出力を増幅する第２の可変利得増幅器とを具備
し、前記第１の可変利得増幅器および前記第２の可変利
得増幅器を利得を変化させることにより前記ベースバン
ド信号を予め設定した設定レベルに制御する自動利得制
御回路において、前記第２の可変利得増幅器の出力レベ
ルを検出するレベル検出手段と、前記レベル検出手段の
検出レベルと前記設定レベルとを比較し、その偏差に対
応して前記第１の可変利得増幅器および前記第２の可変
利得増幅器の利得変化速度を変化させる利得制御手段と
を具備することを特徴とする。
に、この発明は、受信した無線周波数信号を増幅する第
１の可変利得増幅器と、前記第１の可変利得増幅器の出
力をベースバンド信号に直交復調する直交復調器と、前
記直交復調器から出力されたベースバンド信号から不要
成分を除去する低域通過フィルタと、前記低域通過フィ
ルタの出力を増幅する第２の可変利得増幅器とを具備
し、前記第１の可変利得増幅器および前記第２の可変利
得増幅器を利得を変化させることにより前記ベースバン
ド信号を予め設定した設定レベルに制御する自動利得制
御回路において、前記第２の可変利得増幅器の出力レベ
ルを検出するレベル検出手段と、前記レベル検出手段の
検出レベルと前記設定レベルとを比較し、その偏差に対
応して前記第１の可変利得増幅器および前記第２の可変
利得増幅器の利得変化速度を変化させる利得制御手段と
を具備することを特徴とする。
【００１１】
【作用】この発明では、ベースバンド信号を増幅する第
２の可変利得増幅器の出力レベルをレベル検出手段で検
出し、この検出レベルと予め設定した設定レベルとを比
較し、その偏差に対応して無線周波数信号を増幅する第
１の可変利得増幅器およびベースバンド信号を増幅する
第２の可変利得増幅器の利得変化速度を利得制御手段に
より変化させる。
２の可変利得増幅器の出力レベルをレベル検出手段で検
出し、この検出レベルと予め設定した設定レベルとを比
較し、その偏差に対応して無線周波数信号を増幅する第
１の可変利得増幅器およびベースバンド信号を増幅する
第２の可変利得増幅器の利得変化速度を利得制御手段に
より変化させる。
【００１２】ここで、利得制御手段は、前記偏差が予め
設定した値の範囲内にあるときは前記利得変化速度を零
に制御するように構成することができる。
設定した値の範囲内にあるときは前記利得変化速度を零
に制御するように構成することができる。
【００１３】これにより、ベースバンド信号がＱＰＳＫ
信号のように１シンボルの間でベースバンド信号レベル
が変動する場合でも利得が安定し、十分な応答時間を得
ることができる。
信号のように１シンボルの間でベースバンド信号レベル
が変動する場合でも利得が安定し、十分な応答時間を得
ることができる。
【００１４】
【実施例】以下、この発明に係る自動利得制御回路の実
施例を図面に基づいて詳細に説明する。
施例を図面に基づいて詳細に説明する。
【００１５】図１は、この発明に係る自動利得制御回路
の一実施例の全体構成を示すブロック図である。図１に
おいて、無線周波数信号（ＲＦ信号）はＲＦ信号入力端
子１に入力し、このＲＦ信号はＲＦ可変利得増幅器２に
よって増幅或いは減衰され、ミキサ３、ミキサ４、ロー
カル発振器５、π／２位相差分波器６から構成される直
交復調器によってＩベースバンド信号およびＱベースバ
ンド信号からなるベースバンド帯の信号に直交復調され
る。
の一実施例の全体構成を示すブロック図である。図１に
おいて、無線周波数信号（ＲＦ信号）はＲＦ信号入力端
子１に入力し、このＲＦ信号はＲＦ可変利得増幅器２に
よって増幅或いは減衰され、ミキサ３、ミキサ４、ロー
カル発振器５、π／２位相差分波器６から構成される直
交復調器によってＩベースバンド信号およびＱベースバ
ンド信号からなるベースバンド帯の信号に直交復調され
る。
【００１６】直交復調されたＩベースバンド信号および
Ｑベースバンド信号は、それぞれ低域通過フィルタ７お
よび８によって不要成分を除かれ、ベースバンド可変利
得増幅器９および１０によって増幅或いは減衰され、ベ
ースバンド信号出力端子１１および１２から出力され
る。
Ｑベースバンド信号は、それぞれ低域通過フィルタ７お
よび８によって不要成分を除かれ、ベースバンド可変利
得増幅器９および１０によって増幅或いは減衰され、ベ
ースバンド信号出力端子１１および１２から出力され
る。
【００１７】また、ベースバンド可変利得増幅器９およ
び１０の出力はアナログ／ディジタル変換器（Ａ／Ｄ）
１３および１４に加えられ、ここでディジタル値からな
るＩベースバンド信号およびＱベースバンド信号に変換
される。このディジタル値からなるＩベースバンド信号
およびＱベースバンド信号はレベル検出部１５に入力さ
れてそのレベルが検出される。レベル検出部１５で検出
されたベースバンド信号のレベルは利得制御部１６に入
力される。
び１０の出力はアナログ／ディジタル変換器（Ａ／Ｄ）
１３および１４に加えられ、ここでディジタル値からな
るＩベースバンド信号およびＱベースバンド信号に変換
される。このディジタル値からなるＩベースバンド信号
およびＱベースバンド信号はレベル検出部１５に入力さ
れてそのレベルが検出される。レベル検出部１５で検出
されたベースバンド信号のレベルは利得制御部１６に入
力される。
【００１８】利得制御部１６は、レベル検出部１５で検
出されたベースバンド信号のレベルに対応して、ＲＦ可
変利得増幅器２およびベースバンド可変利得増幅器９、
１０の利得変化速度を制御する。
出されたベースバンド信号のレベルに対応して、ＲＦ可
変利得増幅器２およびベースバンド可変利得増幅器９、
１０の利得変化速度を制御する。
【００１９】図２は、この利得制御部１６の詳細構成を
示したものである。図２において、図１に示したレベル
検出部１５で検出されたベースバンド信号レベルはレベ
ル入力端子１８に入力され、第１〜第４の比較器１９〜
２２で、端子２３〜２６から入力された第１〜第４のし
きい値Ｕ１、Ｕ０、Ｌ０、Ｌ１と比較される。
示したものである。図２において、図１に示したレベル
検出部１５で検出されたベースバンド信号レベルはレベ
ル入力端子１８に入力され、第１〜第４の比較器１９〜
２２で、端子２３〜２６から入力された第１〜第４のし
きい値Ｕ１、Ｕ０、Ｌ０、Ｌ１と比較される。
【００２０】ここで、第１〜第４のしきい値Ｕ１、Ｕ
０、Ｌ０、Ｌ１は所定の設定レベルに対応して図３に示
すように設定されている。
０、Ｌ０、Ｌ１は所定の設定レベルに対応して図３に示
すように設定されている。
【００２１】ここで、所定の設定レベルは、この自動利
得制御回路の目標設定レベルで、この実施例において
は、ベースバンド信号のレベルがこの目標設定レベルに
近付くように制御される。
得制御回路の目標設定レベルで、この実施例において
は、ベースバンド信号のレベルがこの目標設定レベルに
近付くように制御される。
【００２２】第１〜第４の比較器１９〜２２において、
ベースバンド信号レベルが第１のしきい値Ｕ１より大き
いまたは第４のしきい値Ｌ１より小さい場合は、第１の
比較器１９または第４の比較器２２はハイレベルの信号
を出力し、また、ベースバンド信号レベルが第１のしき
い値Ｕ１以下でありかつ第４のしきい値Ｌ１以上である
場合は、第１の比較器１９および第４の比較器２２は共
にローレベルの信号を出力する。
ベースバンド信号レベルが第１のしきい値Ｕ１より大き
いまたは第４のしきい値Ｌ１より小さい場合は、第１の
比較器１９または第４の比較器２２はハイレベルの信号
を出力し、また、ベースバンド信号レベルが第１のしき
い値Ｕ１以下でありかつ第４のしきい値Ｌ１以上である
場合は、第１の比較器１９および第４の比較器２２は共
にローレベルの信号を出力する。
【００２３】また、第２の比較器２０は、ベースバンド
信号レベルが第２のしきい値Ｕ０より大きい場合はハイ
レベルの信号を出力し、ベースバンド信号レベルが第２
のしきい値Ｕ０より小さい場合はローレベルの信号を出
力する。
信号レベルが第２のしきい値Ｕ０より大きい場合はハイ
レベルの信号を出力し、ベースバンド信号レベルが第２
のしきい値Ｕ０より小さい場合はローレベルの信号を出
力する。
【００２４】また、第３の比較器２１は、ベースバンド
信号レベルが第３のしきい値Ｌ０より小さい場合はハイ
レベルの信号を出力し、ベースバンド信号レベルが第３
のしきい値Ｌ０より大きい場合はローレベルの信号を出
力する。
信号レベルが第３のしきい値Ｌ０より小さい場合はハイ
レベルの信号を出力し、ベースバンド信号レベルが第３
のしきい値Ｌ０より大きい場合はローレベルの信号を出
力する。
【００２５】第１の比較器１９および第４の比較器２２
の出力はオア回路ＯＲを介してクロック切換部２９に入
力される。
の出力はオア回路ＯＲを介してクロック切換部２９に入
力される。
【００２６】また、第２の比較器２０の出力は、アップ
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のダウン制御入力（ｄ
ｏｗｎ）に加えられ、第３の比較器２１の出力は、アッ
プダウンカウンタ（ＢＢカウンタ）２７およびアップダ
ウンカウンタ（ＲＦカウンタ）２８のアップ制御入力
（ｕｐ）に加えられる。
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のダウン制御入力（ｄ
ｏｗｎ）に加えられ、第３の比較器２１の出力は、アッ
プダウンカウンタ（ＢＢカウンタ）２７およびアップダ
ウンカウンタ（ＲＦカウンタ）２８のアップ制御入力
（ｕｐ）に加えられる。
【００２７】クロック切換部２９は、クロック入力端子
１７から入力されるクロック信号（ＣＬＫ）に基づき高
速クロックと低速クロックとを生成し、この高速クロッ
クと低速クロックをオア回路ＯＲの出力に対応して出力
するように構成されている。図４は、このクロック切換
部２９の詳細構成を示したものである。図４において、
クロック入力端子１７から入力されたクロック信号（Ｃ
ＬＫ）は２つに分岐され、一方はそのまま切換スイッチ
ＳＷの端子ａに高速クロックとして加えられ、他方は分
周器４４によって分周されて切換スイッチＳＷの端子ｂ
に低速クロックとして加えられる。
１７から入力されるクロック信号（ＣＬＫ）に基づき高
速クロックと低速クロックとを生成し、この高速クロッ
クと低速クロックをオア回路ＯＲの出力に対応して出力
するように構成されている。図４は、このクロック切換
部２９の詳細構成を示したものである。図４において、
クロック入力端子１７から入力されたクロック信号（Ｃ
ＬＫ）は２つに分岐され、一方はそのまま切換スイッチ
ＳＷの端子ａに高速クロックとして加えられ、他方は分
周器４４によって分周されて切換スイッチＳＷの端子ｂ
に低速クロックとして加えられる。
【００２８】切換スイッチＳＷは、図２に示した第１の
比較器１９および第４の比較器２２の出力が加えられる
オア回路ＯＲの出力信号に対応して切換えられるように
構成されている。
比較器１９および第４の比較器２２の出力が加えられる
オア回路ＯＲの出力信号に対応して切換えられるように
構成されている。
【００２９】ここで、ベースバンド信号レベルが第１の
しきい値Ｕ１より大きいかまたは第４のしきい値Ｌ１よ
り小さい場合は、第１の比較器１９または第４の比較器
２２はハイレベルの信号を出力し、この場合は、オア回
路ＯＲの出力信号はハイレベルとなり、切換スイッチＳ
Ｗは図示のように端子ａ側に切り換えられ、高速クロッ
クが、端子ａ、端子ｃを介して出力端子ＯＵＴから出力
される。
しきい値Ｕ１より大きいかまたは第４のしきい値Ｌ１よ
り小さい場合は、第１の比較器１９または第４の比較器
２２はハイレベルの信号を出力し、この場合は、オア回
路ＯＲの出力信号はハイレベルとなり、切換スイッチＳ
Ｗは図示のように端子ａ側に切り換えられ、高速クロッ
クが、端子ａ、端子ｃを介して出力端子ＯＵＴから出力
される。
【００３０】また、ベースバンド信号レベルが第１のし
きい値Ｕ１以下でありかつ第４のしきい値Ｌ１以上であ
る場合は、第１の比較器１９および第４の比較器２２は
共にローレベルの信号を出力し、この場合は、オア回路
ＯＲの出力信号はローレベルとなり、切換スイッチＳＷ
は図示と反対の端子ｂ側に切り換えられ、低速クロック
が、端子ｂ、端子ｃを介して出力端子ＯＵＴから出力さ
れる。
きい値Ｕ１以下でありかつ第４のしきい値Ｌ１以上であ
る場合は、第１の比較器１９および第４の比較器２２は
共にローレベルの信号を出力し、この場合は、オア回路
ＯＲの出力信号はローレベルとなり、切換スイッチＳＷ
は図示と反対の端子ｂ側に切り換えられ、低速クロック
が、端子ｂ、端子ｃを介して出力端子ＯＵＴから出力さ
れる。
【００３１】再び図２を参照しながら説明すると、クロ
ック切換部２９から出力された高速クロックまたは低速
クロックは、アップダウンカウンタ（ＢＢカウンタ）２
７およびアップダウンカウンタ（ＲＦカウンタ）２８の
クロック入力（ＣＬＫ）に加えられる。
ック切換部２９から出力された高速クロックまたは低速
クロックは、アップダウンカウンタ（ＢＢカウンタ）２
７およびアップダウンカウンタ（ＲＦカウンタ）２８の
クロック入力（ＣＬＫ）に加えられる。
【００３２】ところで、ベースバンド信号レベルが第２
のしきい値Ｕ０以下でありかつ第３のしき値Ｌ０以上で
ある場合は、第２の比較器２０および第３の比較器２１
からは共にローレベルの信号が出力されており、このロ
ーレベルの信号は、アップダウンカウンタ（ＢＢカウン
タ）２７およびアップダウンカウンタ（ＲＦカウンタ）
２８のダウン制御入力（ｄｏｗｎ）およびアップ制御入
力（ｕｐ）に加えられるので、この場合、アップダウン
カウンタ（ＢＢカウンタ）２７およびアップダウンカウ
ンタ（ＲＦカウンタ）２８はホールドされ、現在のカウ
ント値を維持している。
のしきい値Ｕ０以下でありかつ第３のしき値Ｌ０以上で
ある場合は、第２の比較器２０および第３の比較器２１
からは共にローレベルの信号が出力されており、このロ
ーレベルの信号は、アップダウンカウンタ（ＢＢカウン
タ）２７およびアップダウンカウンタ（ＲＦカウンタ）
２８のダウン制御入力（ｄｏｗｎ）およびアップ制御入
力（ｕｐ）に加えられるので、この場合、アップダウン
カウンタ（ＢＢカウンタ）２７およびアップダウンカウ
ンタ（ＲＦカウンタ）２８はホールドされ、現在のカウ
ント値を維持している。
【００３３】また、ベースバンド信号レベルが第２のし
きい値Ｕ０より大きい場合は、第２の比較器２０からハ
イレベルが出力され、このハイレベルの信号は、アップ
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のダウン制御入力（ｄ
ｏｗｎ）に加えられ、この場合、アップダウンカウンタ
（ＢＢカウンタ）２７およびアップダウンカウンタ（Ｒ
Ｆカウンタ）２８はクロック切換部２９から出力された
高速クロックまたは低速クロックに対応してカウントダ
ウンする。
きい値Ｕ０より大きい場合は、第２の比較器２０からハ
イレベルが出力され、このハイレベルの信号は、アップ
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のダウン制御入力（ｄ
ｏｗｎ）に加えられ、この場合、アップダウンカウンタ
（ＢＢカウンタ）２７およびアップダウンカウンタ（Ｒ
Ｆカウンタ）２８はクロック切換部２９から出力された
高速クロックまたは低速クロックに対応してカウントダ
ウンする。
【００３４】また、ベースバンド信号レベルが第３のし
きい値Ｌ０より小さい場合は、第３の比較器２１からハ
イレベルが出力され、このハイレベルの信号は、アップ
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のアップ制御入力（ｕ
ｐ）に加えられ、この場合、アップダウンカウンタ（Ｂ
Ｂカウンタ）２７およびアップダウンカウンタ（ＲＦカ
ウンタ）２８はクロック切換部２９から出力された高速
クロックまたは低速クロックに対応してカウントアップ
する。
きい値Ｌ０より小さい場合は、第３の比較器２１からハ
イレベルが出力され、このハイレベルの信号は、アップ
ダウンカウンタ（ＢＢカウンタ）２７およびアップダウ
ンカウンタ（ＲＦカウンタ）２８のアップ制御入力（ｕ
ｐ）に加えられ、この場合、アップダウンカウンタ（Ｂ
Ｂカウンタ）２７およびアップダウンカウンタ（ＲＦカ
ウンタ）２８はクロック切換部２９から出力された高速
クロックまたは低速クロックに対応してカウントアップ
する。
【００３５】そして、これら２つのアップダウンカウン
タ（ＢＢカウンタ）２７およびアップダウンカウンタ
（ＲＦカウンタ）２８のカウント値はそれぞれ制御電圧
発生部３０および３１に入力され、制御電圧発生部３０
および３１は、入力されたカウント値に対応した制御電
圧をそれぞれ発生し、これらを出力端子３２および３３
から出力する。
タ（ＢＢカウンタ）２７およびアップダウンカウンタ
（ＲＦカウンタ）２８のカウント値はそれぞれ制御電圧
発生部３０および３１に入力され、制御電圧発生部３０
および３１は、入力されたカウント値に対応した制御電
圧をそれぞれ発生し、これらを出力端子３２および３３
から出力する。
【００３６】この出力端子３２から発生された制御電圧
（ＢＢ ＯＵＴ）は、ベースバンド可変利得増幅器９お
よび１０に加えられ、この制御電圧（ＢＢ ＯＵＴ）に
対応してベースバンド可変利得増幅器９および１０の利
得が制御される。
（ＢＢ ＯＵＴ）は、ベースバンド可変利得増幅器９お
よび１０に加えられ、この制御電圧（ＢＢ ＯＵＴ）に
対応してベースバンド可変利得増幅器９および１０の利
得が制御される。
【００３７】また、出力端子３３から発生された制御電
圧（ＲＦ ＯＵＴ）は、ＲＦ可変利得増幅器２に加えら
れ、この制御電圧（ＲＦ ＯＵＴ）に対応してＲＦ可変
利得増幅器２の利得が制御される。
圧（ＲＦ ＯＵＴ）は、ＲＦ可変利得増幅器２に加えら
れ、この制御電圧（ＲＦ ＯＵＴ）に対応してＲＦ可変
利得増幅器２の利得が制御される。
【００３８】また、アップダウンカウンタ（ＢＢカウン
タ）２７およびアップダウンカウンタ（ＲＦカウンタ）
２８のカウント値はそれぞれ比較器３４および３５にも
入力される。
タ）２７およびアップダウンカウンタ（ＲＦカウンタ）
２８のカウント値はそれぞれ比較器３４および３５にも
入力される。
【００３９】比較器３４は、アップダウンカウンタ（Ｂ
Ｂカウンタ）２７のカウント値を、端子３６に加えられ
ているベースバンド可変利得増幅器９および１０に最小
利得を与える設定値（ＭＩＮ）と比較し、アップダウン
カウンタ（ＢＢカウンタ）２７のカウント値が、この設
定値（ＭＩＮ）以下であった場合にはハイレベルの信号
を出力し、このハイレベルの信号をアンド回路ＡＮ１に
加えると共に、インバータＩＮ１で反転してアンド回路
ＡＮ２に加える。
Ｂカウンタ）２７のカウント値を、端子３６に加えられ
ているベースバンド可変利得増幅器９および１０に最小
利得を与える設定値（ＭＩＮ）と比較し、アップダウン
カウンタ（ＢＢカウンタ）２７のカウント値が、この設
定値（ＭＩＮ）以下であった場合にはハイレベルの信号
を出力し、このハイレベルの信号をアンド回路ＡＮ１に
加えると共に、インバータＩＮ１で反転してアンド回路
ＡＮ２に加える。
【００４０】また、比較器３５は、アップダウンカウン
タ（ＲＦカウンタ）２８のカウント値を、端子３７に加
えられているＲＦ可変利得アンプ２に最大利得を与える
設定値（ＭＡＸ）と比較し、アップダウンカウンタ（Ｒ
Ｆカウンタ）２８のカウント値が、この設定値（ＭＡ
Ｘ）以上であった場合にはハイレベルの信号を出力し、
このハイレベルの信号をアンド回路ＡＮ２に加えると共
に、インバータＩＮ２で反転してアンド回路ＡＮ１に加
える。
タ（ＲＦカウンタ）２８のカウント値を、端子３７に加
えられているＲＦ可変利得アンプ２に最大利得を与える
設定値（ＭＡＸ）と比較し、アップダウンカウンタ（Ｒ
Ｆカウンタ）２８のカウント値が、この設定値（ＭＡ
Ｘ）以上であった場合にはハイレベルの信号を出力し、
このハイレベルの信号をアンド回路ＡＮ２に加えると共
に、インバータＩＮ２で反転してアンド回路ＡＮ１に加
える。
【００４１】そして、アンド回路ＡＮ１の出力はアップ
ダウンカウンタ（ＢＢカウンタ）２７のホールド制御入
力（ｈｏｌｄ）に加えられ、また、アンド回路ＡＮ２の
出力はアップダウンカウンタ（ＲＦカウンタ）２８のホ
ールド制御入力（ｈｏｌｄ）に加えられる。
ダウンカウンタ（ＢＢカウンタ）２７のホールド制御入
力（ｈｏｌｄ）に加えられ、また、アンド回路ＡＮ２の
出力はアップダウンカウンタ（ＲＦカウンタ）２８のホ
ールド制御入力（ｈｏｌｄ）に加えられる。
【００４２】したがって、アップダウンカウンタ（ＢＢ
カウンタ）２７のカウント値が、ベースバンド可変利得
増幅器９および１０に最小利得を与える設定値（ＭＩ
Ｎ）以下であった場合には、アップダウンカウンタ（Ｂ
Ｂカウンタ）２７のカウント値をホールドし、アップダ
ウンカウンタ（ＲＦカウンタ）２８のホールドを解除す
る。
カウンタ）２７のカウント値が、ベースバンド可変利得
増幅器９および１０に最小利得を与える設定値（ＭＩ
Ｎ）以下であった場合には、アップダウンカウンタ（Ｂ
Ｂカウンタ）２７のカウント値をホールドし、アップダ
ウンカウンタ（ＲＦカウンタ）２８のホールドを解除す
る。
【００４３】同様に、アップダウンカウンタ（ＲＦカウ
ンタ）２８のカウント値が、ＲＦ可変利得アンプ２に最
大利得を与える設定値（ＭＡＸ）以上であった場合に
は、アップダウンカウンタ（ＲＦカウンタ）２８のカウ
ント値をホールドし、アップダウンカウンタ（ＢＢカウ
ンタ）２７のホールドを解除する。
ンタ）２８のカウント値が、ＲＦ可変利得アンプ２に最
大利得を与える設定値（ＭＡＸ）以上であった場合に
は、アップダウンカウンタ（ＲＦカウンタ）２８のカウ
ント値をホールドし、アップダウンカウンタ（ＢＢカウ
ンタ）２７のホールドを解除する。
【００４４】すなわち、この実施例においては、レベル
検出部１５で検出されたベースバンド信号レベルが第１
のしきい値Ｕ１以上の場合は、クロック切換部２９から
出力される高速クロックに対応した第１の利得変化速度
で、ＲＦ可変利得増幅器２およびベースバンド可変利得
増幅器９、１０の利得が減少するように制御され、ま
た、レベル検出部１５で検出されたベースバンド信号レ
ベルが第１のしきい値Ｕ１以下でかつ第２のしきい値Ｕ
０以上の場合は、クロック切換部２９から出力される低
速クロックに対応した第２の利得変化速度で、ＲＦ可変
利得増幅器２およびベースバンド可変利得増幅器９、１
０の利得が減少するように制御される。
検出部１５で検出されたベースバンド信号レベルが第１
のしきい値Ｕ１以上の場合は、クロック切換部２９から
出力される高速クロックに対応した第１の利得変化速度
で、ＲＦ可変利得増幅器２およびベースバンド可変利得
増幅器９、１０の利得が減少するように制御され、ま
た、レベル検出部１５で検出されたベースバンド信号レ
ベルが第１のしきい値Ｕ１以下でかつ第２のしきい値Ｕ
０以上の場合は、クロック切換部２９から出力される低
速クロックに対応した第２の利得変化速度で、ＲＦ可変
利得増幅器２およびベースバンド可変利得増幅器９、１
０の利得が減少するように制御される。
【００４５】また、レベル検出部１５で検出されたベー
スバンド信号レベルが第４のしきい値Ｌ１以下の場合
は、クロック切換部２９から出力される高速クロックに
対応した第１の利得変化速度で、ＲＦ可変利得増幅器２
およびベースバンド可変利得増幅器９、１０の利得が増
加するように制御され、また、レベル検出部１５で検出
されたベースバンド信号レベルが第４のしきい値Ｌ１以
上でかつ第３のしきい値Ｌ０以下の場合は、クロック切
換部２９から出力される低速クロックに対応した第２の
利得変化速度で、ＲＦ可変利得増幅器２およびベースバ
ンド可変利得増幅器９、１０の利得が増加するように制
御される。
スバンド信号レベルが第４のしきい値Ｌ１以下の場合
は、クロック切換部２９から出力される高速クロックに
対応した第１の利得変化速度で、ＲＦ可変利得増幅器２
およびベースバンド可変利得増幅器９、１０の利得が増
加するように制御され、また、レベル検出部１５で検出
されたベースバンド信号レベルが第４のしきい値Ｌ１以
上でかつ第３のしきい値Ｌ０以下の場合は、クロック切
換部２９から出力される低速クロックに対応した第２の
利得変化速度で、ＲＦ可変利得増幅器２およびベースバ
ンド可変利得増幅器９、１０の利得が増加するように制
御される。
【００４６】また、レベル検出部１５で検出されたベー
スバンド信号レベルが第２のしきい値Ｕ０以下でかつ第
３のしきい値Ｌ０以上の場合は、ＲＦ可変利得増幅器２
およびベースバンド可変利得増幅器９、１０の利得変化
は停止される。
スバンド信号レベルが第２のしきい値Ｕ０以下でかつ第
３のしきい値Ｌ０以上の場合は、ＲＦ可変利得増幅器２
およびベースバンド可変利得増幅器９、１０の利得変化
は停止される。
【００４７】このように、この実施例においては、ＲＦ
可変利得増幅器２およびベースバンド可変利得増幅器
９、１０の利得変化分を一定とし、クロック切換部２９
でクロック周波数を変化させて、利得変化速度を変化さ
せている。
可変利得増幅器２およびベースバンド可変利得増幅器
９、１０の利得変化分を一定とし、クロック切換部２９
でクロック周波数を変化させて、利得変化速度を変化さ
せている。
【００４８】なお、上記実施例においては、１組のしき
い値、すなわち、しきい値Ｕ１および第４のしきい値Ｌ
１を用い、クロック切換部２９から発生されるクロック
を高速クロックと低速クロックとの２段階の切換えを行
い、ＲＦ可変利得増幅器２およびベースバンド可変利得
増幅器９、１０の利得変化速度を２段階に切換えるよう
に構成したが、多数組みのしきい値を設定することによ
り、クロック切換部２９から発生されるクロックを複数
段階に切換え、ＲＦ可変利得増幅器２およびベースバン
ド可変利得増幅器９、１０の利得変化速度を多段階で切
換えるように構成してもよい。
い値、すなわち、しきい値Ｕ１および第４のしきい値Ｌ
１を用い、クロック切換部２９から発生されるクロック
を高速クロックと低速クロックとの２段階の切換えを行
い、ＲＦ可変利得増幅器２およびベースバンド可変利得
増幅器９、１０の利得変化速度を２段階に切換えるよう
に構成したが、多数組みのしきい値を設定することによ
り、クロック切換部２９から発生されるクロックを複数
段階に切換え、ＲＦ可変利得増幅器２およびベースバン
ド可変利得増幅器９、１０の利得変化速度を多段階で切
換えるように構成してもよい。
【００４９】図５は、このように構成した場合のクロッ
ク切換部２９およびその制御部の構成の一例を示したも
のである。図５に示す例においては、４組のしきい値、
すなわち、Ｕ１およびＬ１、Ｕ２およびＬ２、Ｕ３およ
びＬ３、Ｕ４およびＬ４を設定することにより、クロッ
ク切換部２９から発生されるクロックを４段階に切換え
るように構成されている。
ク切換部２９およびその制御部の構成の一例を示したも
のである。図５に示す例においては、４組のしきい値、
すなわち、Ｕ１およびＬ１、Ｕ２およびＬ２、Ｕ３およ
びＬ３、Ｕ４およびＬ４を設定することにより、クロッ
ク切換部２９から発生されるクロックを４段階に切換え
るように構成されている。
【００５０】すなわち、クロック切換部２９を、分周器
３８−１〜３８−３、マルチプレクサ３９から構成し
て、また、比較器１９−１〜１９−４および２２−１〜
２２−４、オア回路ＯＲ−１〜ＯＲ−４、アンド回路Ａ
Ｎ−１〜ＡＮ−２を用いて、４組のしきい値Ｕ１および
Ｌ１、Ｕ２およびＬ２、Ｕ３およびＬ３、Ｕ４およびＬ
４に対応してクロック切換部２９のマルチプレクサ３９
の切換える２ビットの信号を形成し、この２ビットの信
号に対応してクロック切換部２９から発生されるクロッ
クを４段階に切換えることができるように構成してい
る。
３８−１〜３８−３、マルチプレクサ３９から構成し
て、また、比較器１９−１〜１９−４および２２−１〜
２２−４、オア回路ＯＲ−１〜ＯＲ−４、アンド回路Ａ
Ｎ−１〜ＡＮ−２を用いて、４組のしきい値Ｕ１および
Ｌ１、Ｕ２およびＬ２、Ｕ３およびＬ３、Ｕ４およびＬ
４に対応してクロック切換部２９のマルチプレクサ３９
の切換える２ビットの信号を形成し、この２ビットの信
号に対応してクロック切換部２９から発生されるクロッ
クを４段階に切換えることができるように構成してい
る。
【００５１】このような構成によると、ＲＦ可変利得増
幅器２およびベースバンド可変利得増幅器９、１０の利
得変化速度を４段階で切換えることができ、自動利得制
御回路応答時間をより短くすることができる。
幅器２およびベースバンド可変利得増幅器９、１０の利
得変化速度を４段階で切換えることができ、自動利得制
御回路応答時間をより短くすることができる。
【００５２】図６は、図１に示した利得制御部１６の他
の構成例を示したものである。
の構成例を示したものである。
【００５３】図６において、図１に示したレベル検出部
１５で検出されたベースバンド信号レベルはレベル入力
端子１８に入力され、このベースバンド信号レベルは対
数変換テーブル（ＬＯＧ変換テーブル）４０によってデ
シベル値に変換される。ＬＯＧ変換テーブル４０で変換
されたデシベル値は、減算器４２で、端子４１に入力さ
れてある設定値レベル（デシベル値）から減算され、そ
の結果が加算器４５、４６に入力される。加算器４５、
４６では、減算器４２の出力と遅延回路４７、４８から
出力される１クロック前の加算器４５、４６の出力とが
加算される。この加算器４５、４６の出力は、それぞ
れ、遅延素子４７、４８に出力されると共に、制御電圧
発生部３０、３１および比較器３４、３５に出力され
る。
１５で検出されたベースバンド信号レベルはレベル入力
端子１８に入力され、このベースバンド信号レベルは対
数変換テーブル（ＬＯＧ変換テーブル）４０によってデ
シベル値に変換される。ＬＯＧ変換テーブル４０で変換
されたデシベル値は、減算器４２で、端子４１に入力さ
れてある設定値レベル（デシベル値）から減算され、そ
の結果が加算器４５、４６に入力される。加算器４５、
４６では、減算器４２の出力と遅延回路４７、４８から
出力される１クロック前の加算器４５、４６の出力とが
加算される。この加算器４５、４６の出力は、それぞ
れ、遅延素子４７、４８に出力されると共に、制御電圧
発生部３０、３１および比較器３４、３５に出力され
る。
【００５４】制御電圧発生部３０および３１は、入力さ
れた加算器４５、４６の出力値に対応した制御電圧をそ
れぞれ発生し、これらを出力端子３２および３３から出
力する。
れた加算器４５、４６の出力値に対応した制御電圧をそ
れぞれ発生し、これらを出力端子３２および３３から出
力する。
【００５５】この出力端子３２から発生された制御電圧
（ＢＢ ＯＵＴ）は、ベースバンド可変利得増幅器９お
よび１０に加えられ、この制御電圧（ＢＢＯＵＴ）に対
応してベースバンド可変利得増幅器９および１０の利得
が制御される。
（ＢＢ ＯＵＴ）は、ベースバンド可変利得増幅器９お
よび１０に加えられ、この制御電圧（ＢＢＯＵＴ）に対
応してベースバンド可変利得増幅器９および１０の利得
が制御される。
【００５６】また、出力端子３３から発生された制御電
圧（ＲＦ ＯＵＴ）は、ＲＦ可変利得増幅器２に加えら
れ、この制御電圧（ＲＦ ＯＵＴ）に対応してＲＦ可変
利得増幅器２の利得が制御される。
圧（ＲＦ ＯＵＴ）は、ＲＦ可変利得増幅器２に加えら
れ、この制御電圧（ＲＦ ＯＵＴ）に対応してＲＦ可変
利得増幅器２の利得が制御される。
【００５７】また、比較器３４は、加算器４５の出力値
を、端子３６に加えられているベースバンド可変利得増
幅器９および１０に最小利得を与える設定値（ＭＩＮ）
と比較し、加算器４５の出力値が、この設定値（ＭＩ
Ｎ）以下であった場合にはハイレベルの信号を出力し、
このハイレベルの信号をアンド回路ＡＮ１に加えると共
に、インバータＩＮ１で反転してアンド回路ＡＮ２に加
える。
を、端子３６に加えられているベースバンド可変利得増
幅器９および１０に最小利得を与える設定値（ＭＩＮ）
と比較し、加算器４５の出力値が、この設定値（ＭＩ
Ｎ）以下であった場合にはハイレベルの信号を出力し、
このハイレベルの信号をアンド回路ＡＮ１に加えると共
に、インバータＩＮ１で反転してアンド回路ＡＮ２に加
える。
【００５８】また、比較器３５は、加算器４６の出力値
を、端子３７に加えられているＲＦ可変利得アンプ２に
最大利得を与える設定値（ＭＡＸ）と比較し、加算器４
６の出力値が、この設定値（ＭＡＸ）以上であった場合
にはハイレベルの信号を出力し、このハイレベルの信号
をアンド回路ＡＮ２に加えると共に、インバータＩＮ２
で反転してアンド回路ＡＮ１に加える。
を、端子３７に加えられているＲＦ可変利得アンプ２に
最大利得を与える設定値（ＭＡＸ）と比較し、加算器４
６の出力値が、この設定値（ＭＡＸ）以上であった場合
にはハイレベルの信号を出力し、このハイレベルの信号
をアンド回路ＡＮ２に加えると共に、インバータＩＮ２
で反転してアンド回路ＡＮ１に加える。
【００５９】そして、アンド回路ＡＮ１の出力は、オア
回路４８−１を介して、加算器４５のホールド制御入力
（ｈｏｌｄ）に加えられ、また、アンド回路ＡＮ２の出
力は、オア回路４８−２を介して、加算器４６のホール
ド制御入力（ｈｏｌｄ）に加えられる。
回路４８−１を介して、加算器４５のホールド制御入力
（ｈｏｌｄ）に加えられ、また、アンド回路ＡＮ２の出
力は、オア回路４８−２を介して、加算器４６のホール
ド制御入力（ｈｏｌｄ）に加えられる。
【００６０】したがって、加算器４５の出力値が、ベー
スバンド可変利得増幅器９および１０に最小利得を与え
る設定値（ＭＩＮ）以下であった場合には、加算器４５
の出力値をホールドし、また、加算器４６の出力値が、
ＲＦ可変利得アンプ２に最大利得を与える設定値（ＭＡ
Ｘ）以上であった場合には、加算器４６の出力値をホー
ルドする。
スバンド可変利得増幅器９および１０に最小利得を与え
る設定値（ＭＩＮ）以下であった場合には、加算器４５
の出力値をホールドし、また、加算器４６の出力値が、
ＲＦ可変利得アンプ２に最大利得を与える設定値（ＭＡ
Ｘ）以上であった場合には、加算器４６の出力値をホー
ルドする。
【００６１】一方、レベル入力端子１８に入力されたベ
ースバンド信号レベルは、比較器４３、４４にも入力さ
れ、端子２４、２５から加えられる第２のしきい値Ｕ０
および第３のしきい値ＬＯとそれぞれ比較される。ここ
で、ベースバンド信号レベルが第２のしきい値Ｕ０以下
でありかつ第３のしきい値ＬＯ以上である場合にはアン
ド回路４９の出力はハイレベルとなり、このアンド回路
４９から出力されるハイレベルの信号はオア回路４８−
１、４８−２を介して加算器４５、４６のホールド制御
入力（ｈｏｌｄ）にそれぞれ加えられ、加算器４５、４
６の出力値を一定の値に保つ。
ースバンド信号レベルは、比較器４３、４４にも入力さ
れ、端子２４、２５から加えられる第２のしきい値Ｕ０
および第３のしきい値ＬＯとそれぞれ比較される。ここ
で、ベースバンド信号レベルが第２のしきい値Ｕ０以下
でありかつ第３のしきい値ＬＯ以上である場合にはアン
ド回路４９の出力はハイレベルとなり、このアンド回路
４９から出力されるハイレベルの信号はオア回路４８−
１、４８−２を介して加算器４５、４６のホールド制御
入力（ｈｏｌｄ）にそれぞれ加えられ、加算器４５、４
６の出力値を一定の値に保つ。
【００６２】この図６の示す構成では、クロック周波数
を一定とし、設定値レベルと現在のベースバンド信号レ
ベルの差の分だけ利得を変化させて、利得変化速度を変
化させるように構成している。
を一定とし、設定値レベルと現在のベースバンド信号レ
ベルの差の分だけ利得を変化させて、利得変化速度を変
化させるように構成している。
【００６３】図７は、図１に示したレベル検出手段１５
の詳細回路例を示したものである。図７において、この
レベル検出手段１５は、図１に示したＡ／Ｄ変換器１
３、１４でディジタル値に変換されたＩベースバンド信
号およびＱベースバンド信号を端子Ｔ１、Ｔ２を介して
それぞれ乗算器５０、５１に入力して、この乗算器５
０、５１において、ディジタル値に変換されたＩベース
バンド信号およびＱベースバンド信号をそれぞれ２乗
し、その後、この乗算器５０、５１の出力を加算器５２
で加算し、この加算器５２の出力を平滑フィルタ５３で
平滑した後、端子Ｔ３からベースバンド信号の電力レベ
ルに対応したベースバンド信号レベルとして出力するよ
うに構成されている。
の詳細回路例を示したものである。図７において、この
レベル検出手段１５は、図１に示したＡ／Ｄ変換器１
３、１４でディジタル値に変換されたＩベースバンド信
号およびＱベースバンド信号を端子Ｔ１、Ｔ２を介して
それぞれ乗算器５０、５１に入力して、この乗算器５
０、５１において、ディジタル値に変換されたＩベース
バンド信号およびＱベースバンド信号をそれぞれ２乗
し、その後、この乗算器５０、５１の出力を加算器５２
で加算し、この加算器５２の出力を平滑フィルタ５３で
平滑した後、端子Ｔ３からベースバンド信号の電力レベ
ルに対応したベースバンド信号レベルとして出力するよ
うに構成されている。
【００６４】このように、この実施例に係わる自動利得
制御回路においては、ベースバンド信号レベルをある設
定値レベルで一定にするときに、ベースバンド信号レベ
ルとこの設定値レベルとの差の大きさによって利得変化
速度を変化させるようにし、ベースバンド信号レベルが
設定値レベル付近でその上下の２つのしきい値の間にあ
るときには利得変化を停止するように構成されているの
で、ＱＰＳＫ信号のように１シンボルの間でベースバン
ド信号レベルが変動する場合でも利得が安定し、かつ十
分な応答時間を得ることができる。
制御回路においては、ベースバンド信号レベルをある設
定値レベルで一定にするときに、ベースバンド信号レベ
ルとこの設定値レベルとの差の大きさによって利得変化
速度を変化させるようにし、ベースバンド信号レベルが
設定値レベル付近でその上下の２つのしきい値の間にあ
るときには利得変化を停止するように構成されているの
で、ＱＰＳＫ信号のように１シンボルの間でベースバン
ド信号レベルが変動する場合でも利得が安定し、かつ十
分な応答時間を得ることができる。
【００６５】
【発明の効果】以上説明したように、この発明では、ベ
ースバンド信号を増幅する第２の可変利得増幅器の出力
レベルをレベル検出手段で検出し、この検出レベルと予
め設定した設定レベルとを比較し、その偏差に対応して
無線周波数信号を増幅する第１の可変利得増幅器および
ベースバンド信号を増幅する第２の可変利得増幅器の利
得変化速度を利得制御手段により変化させるように構成
したので、ダイレクトコンバージョン方式の無線受信機
において十分な応答時間と利得安定性を有する自動利得
制御回路を提供することができる。
ースバンド信号を増幅する第２の可変利得増幅器の出力
レベルをレベル検出手段で検出し、この検出レベルと予
め設定した設定レベルとを比較し、その偏差に対応して
無線周波数信号を増幅する第１の可変利得増幅器および
ベースバンド信号を増幅する第２の可変利得増幅器の利
得変化速度を利得制御手段により変化させるように構成
したので、ダイレクトコンバージョン方式の無線受信機
において十分な応答時間と利得安定性を有する自動利得
制御回路を提供することができる。
【図１】この発明に係る自動利得制御回路の一実施例の
全体構成を示すブロック図。
全体構成を示すブロック図。
【図２】図１に示した利得制御部の詳細構成を示すブロ
ック図。
ック図。
【図３】この実施例で採用する設定値レベルとしきい値
レベルとの関係を示す図。
レベルとの関係を示す図。
【図４】図２に示したクロック切換部の一構成例を示す
ブロック図。
ブロック図。
【図５】図２に示したクロック切換部の他の構成例を示
すブロック図。
すブロック図。
【図６】図１に示した利得制御部の他の構成例を示すブ
ロック図。
ロック図。
【図７】図１に示したレベル検出部の一構成例を示すブ
ロック図。
ロック図。
【図８】従来の自動利得制御回路を示すブロック図。
１ ＲＦ信号入力端子 ２ ＲＦ可変利得アンプ ３、４ ミキサ ５ ローカル発振器 ６ π／２位相差分波器 ７、８ 低域通過フィルタ ９、１０ ベースバンド利得可変アンプ １１、１２ ベースバンド信号出力端子 １３、１４ Ａ／Ｄ変換器 １５ レベル検出部 １６ 利得制御部 １７ クロック信号入力端子 １８ ベースバンド信号レベル入力端子 １９〜２２ 比較器 ２３〜２６ しきい値 ２７、２８ Ｕ／Ｄカウンタ ２９ クロック切換部 ３０、３１ 制御電圧発生部 ３２、３３ 制御電圧出力端子 ３４、３５ 比較器 ３８ 分周器 ３９ マルチプレクサ ４０ ＬＯＧ変換テーブル ４２ 減算器 ４３、４４ 比較器 ４５、４６ 加算器 ４７、４８ 遅延回路 ５０、５１ 乗算器 ５２ 平滑化フィルタ
Claims (2)
- 【請求項１】受信した無線周波数信号を増幅する第１の
可変利得増幅器と、 前記第１の可変利得増幅器の出力をベースバンド信号に
直交復調する直交復調器と、 前記直交復調器から出力されたベースバンド信号から不
要成分を除去する低域通過フィルタと、 前記低域通過フィルタの出力を増幅する第２の可変利得
増幅器とを具備し、前記第１の可変利得増幅器および前
記第２の可変利得増幅器を利得を変化させることにより
前記ベースバンド信号を予め設定した設定レベルに制御
する自動利得制御回路において、 前記第２の可変利得増幅器の出力レベルを検出するレベ
ル検出手段と、 前記レベル検出手段の検出レベルと前記設定レベルとを
比較し、その偏差に対応して前記第１の可変利得増幅器
および前記第２の可変利得増幅器の利得変化速度を変化
させる利得制御手段とを具備することを特徴とする自動
利得制御回路。 - 【請求項２】前記利得制御手段は、 前記偏差が予め設定した値の範囲内にあるときは前記利
得変化速度を零に制御することを特徴とする請求項１記
載の自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23337893A JPH0794981A (ja) | 1993-09-20 | 1993-09-20 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23337893A JPH0794981A (ja) | 1993-09-20 | 1993-09-20 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794981A true JPH0794981A (ja) | 1995-04-07 |
Family
ID=16954167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23337893A Pending JPH0794981A (ja) | 1993-09-20 | 1993-09-20 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794981A (ja) |
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-
1993
- 1993-09-20 JP JP23337893A patent/JPH0794981A/ja active Pending
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