JPH0794801A - 圧電素子の製造方法 - Google Patents
圧電素子の製造方法Info
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- JPH0794801A JPH0794801A JP26164793A JP26164793A JPH0794801A JP H0794801 A JPH0794801 A JP H0794801A JP 26164793 A JP26164793 A JP 26164793A JP 26164793 A JP26164793 A JP 26164793A JP H0794801 A JPH0794801 A JP H0794801A
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Landscapes
- Ceramic Products (AREA)
Abstract
(57)【要約】
【目的】 陽極接合を利用した圧電素子の製造方法にお
いて、陽極接合時の接合温度を低くする。 【構成】 圧電セラミックス１の接合面に薄膜のガラス
層４を形成し、反対側面には金属電極５ａを形成する。
シリコン基板２の電極形成面には金属電極５ｂを形成す
る。基板２の接合面にガラス層４を介して圧電セラミッ
クス１を重ね合わせ、接合温度の雰囲気中で、電極５
ａ，５ｂ間に電源６から印加電圧を加え、圧電セラミッ
クス１と基板２を陽極接合によって一体化する。ガラス
層４に直接電圧を印加せず、圧電セラミックス１を介し
て印加することで、ガラス層４の耐圧を高め、その分、
印加電圧を大きくする。印加電圧を大きくした分、接合
温度を低くして圧電素子内部の残留歪を小さくする。
いて、陽極接合時の接合温度を低くする。 【構成】 圧電セラミックス１の接合面に薄膜のガラス
層４を形成し、反対側面には金属電極５ａを形成する。
シリコン基板２の電極形成面には金属電極５ｂを形成す
る。基板２の接合面にガラス層４を介して圧電セラミッ
クス１を重ね合わせ、接合温度の雰囲気中で、電極５
ａ，５ｂ間に電源６から印加電圧を加え、圧電セラミッ
クス１と基板２を陽極接合によって一体化する。ガラス
層４に直接電圧を印加せず、圧電セラミックス１を介し
て印加することで、ガラス層４の耐圧を高め、その分、
印加電圧を大きくする。印加電圧を大きくした分、接合
温度を低くして圧電素子内部の残留歪を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、圧電セラミックスと基
板とを接合一体化する圧電素子の製造方法に関するもの
である。
板とを接合一体化する圧電素子の製造方法に関するもの
である。
【０００２】
【従来の技術】図５には陽極接合を利用した圧電セラミ
ックス１とシリコン等の基板２とを接合一体化する方法
が示されている。陽極接合は一般的には図４に示すよう
に、ガラス板４とシリコンの基板２とを接合するもの
で、基板２とガラス板４を重ね合わせ、高温雰囲気中
で、電源６により基板２とガラス板４間に数100 Ｖの電
圧を印加することにより、ガラス層の可動イオンが移動
して、ガラス層とシリコン基板の間の静電引力により両
材料が密着し、さらに、ガラス層中の酸素とシリコン基
板のＳｉが結合することにより、基板２とガラス板４と
が接合一体化されるものである。
ックス１とシリコン等の基板２とを接合一体化する方法
が示されている。陽極接合は一般的には図４に示すよう
に、ガラス板４とシリコンの基板２とを接合するもの
で、基板２とガラス板４を重ね合わせ、高温雰囲気中
で、電源６により基板２とガラス板４間に数100 Ｖの電
圧を印加することにより、ガラス層の可動イオンが移動
して、ガラス層とシリコン基板の間の静電引力により両
材料が密着し、さらに、ガラス層中の酸素とシリコン基
板のＳｉが結合することにより、基板２とガラス板４と
が接合一体化されるものである。
【０００３】上記陽極接合を利用して圧電セラミックス
１とシリコンの基板２を接合するには、図５に示すよう
に、圧電セラミックス１の接合面に無機接着層としてガ
ラス層４を形成し、このガラス層４を介して基板２と圧
電セラミックス１と重ね合わせ、300 ℃〜600 ℃の高温
炉中で、電源６により基板２とガラス層４間に数100Ｖ
の電圧を印加することにより、基板２とガラス層４との
陽極接合が行なわれ、これにより、圧電セラミックス１
と基板２とを一体化した圧電素子が作製される。
１とシリコンの基板２を接合するには、図５に示すよう
に、圧電セラミックス１の接合面に無機接着層としてガ
ラス層４を形成し、このガラス層４を介して基板２と圧
電セラミックス１と重ね合わせ、300 ℃〜600 ℃の高温
炉中で、電源６により基板２とガラス層４間に数100Ｖ
の電圧を印加することにより、基板２とガラス層４との
陽極接合が行なわれ、これにより、圧電セラミックス１
と基板２とを一体化した圧電素子が作製される。
【０００４】
【発明が解決しようとする課題】陽極接合により圧電セ
ラミックス１と基板２とを接合する方式は、接合温度が
例えば400 ℃あるいは500 ℃と高く、このため、陽極接
合後、温度を常温に冷却していく過程で、圧電素子に大
きな内部歪が残留し、この残留歪が圧電素子の機械的強
度を低下させたり、素子の特性を低下させるという問題
があった。
ラミックス１と基板２とを接合する方式は、接合温度が
例えば400 ℃あるいは500 ℃と高く、このため、陽極接
合後、温度を常温に冷却していく過程で、圧電素子に大
きな内部歪が残留し、この残留歪が圧電素子の機械的強
度を低下させたり、素子の特性を低下させるという問題
があった。
【０００５】本発明は上記従来の課題を解決するために
なされたものであり、その目的は、高温の陽極接合によ
って生じる素子の残留応力をできる限り低減しようとす
る圧電素子の製造方法を提供することにある。
なされたものであり、その目的は、高温の陽極接合によ
って生じる素子の残留応力をできる限り低減しようとす
る圧電素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、次のように構成されている。すなわち、本
発明は、圧電セラミックスと基板とを接着層を介して接
合一体化する圧電素子の製造方法において、前記圧電セ
ラミックスの接合面に無機接着層を形成し、この無機接
着層を介して基板と圧電セラミックスとを重ね合わせ、
接合温度雰囲気中で基板と圧電セラミックス間に電圧を
印加することによって圧電セラミックスと基板とを接合
一体化することを特徴として構成されている。
するために、次のように構成されている。すなわち、本
発明は、圧電セラミックスと基板とを接着層を介して接
合一体化する圧電素子の製造方法において、前記圧電セ
ラミックスの接合面に無機接着層を形成し、この無機接
着層を介して基板と圧電セラミックスとを重ね合わせ、
接合温度雰囲気中で基板と圧電セラミックス間に電圧を
印加することによって圧電セラミックスと基板とを接合
一体化することを特徴として構成されている。
【０００７】
【作用】上記構成の本発明において、圧電セラミックス
と基板とを無機接着層を介して接合するに際し、基板と
圧電セラミックス間に電圧を印加するようにしたので、
無機接着層を薄肉化しても、無機接着層の絶縁破壊が生
じにくくなり、これに伴い、印加電圧を直接無機接着層
に印加する場合に比べ印加電圧を高くすることができる
ので、その分接合温度を低くすることができ、接合温度
が低くなる分だけ圧電素子の残留内部歪が小さくなる。
と基板とを無機接着層を介して接合するに際し、基板と
圧電セラミックス間に電圧を印加するようにしたので、
無機接着層を薄肉化しても、無機接着層の絶縁破壊が生
じにくくなり、これに伴い、印加電圧を直接無機接着層
に印加する場合に比べ印加電圧を高くすることができる
ので、その分接合温度を低くすることができ、接合温度
が低くなる分だけ圧電素子の残留内部歪が小さくなる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１には本発明の一実施例が示されている。本実
施例も陽極接合により圧電セラミックス１と基板２を接
合するものであるが、図５に示す従来例と異なる特徴的
なことは、陽極接合に際し、印加する電圧を基板とガラ
ス層４との間に印加するのではなく、圧電セラミックス
１と基板２間に印加するようにしたことである。
する。図１には本発明の一実施例が示されている。本実
施例も陽極接合により圧電セラミックス１と基板２を接
合するものであるが、図５に示す従来例と異なる特徴的
なことは、陽極接合に際し、印加する電圧を基板とガラ
ス層４との間に印加するのではなく、圧電セラミックス
１と基板２間に印加するようにしたことである。
【０００９】図１において、ジルコンチタン酸鉛Ｐｂ
（Ｚｒx Ｔｉ1-x ）Ｏ3 系の圧電セラミックス１の両面
には研磨が施され、接合面側にスパッタ処理等により厚
さ数μｍ（この実施例では２μｍ）のパイレックスガラ
ス等のガラス層４が無機接着層として形成されており、
反対側の面には金属電極５ａが蒸着等により形成されて
いる。
（Ｚｒx Ｔｉ1-x ）Ｏ3 系の圧電セラミックス１の両面
には研磨が施され、接合面側にスパッタ処理等により厚
さ数μｍ（この実施例では２μｍ）のパイレックスガラ
ス等のガラス層４が無機接着層として形成されており、
反対側の面には金属電極５ａが蒸着等により形成されて
いる。
【００１０】一方、シリコンの基板２の電極形成面には
同様に蒸着等により金属電極５ｂが形成されている。圧
電セラミックス１と基板２とを陽極接合する際には、基
板２の接合面と圧電セラミックス１とをガラス層４を介
して重ね合わせ、例えば400℃の接合温度の雰囲気中
で、電源６により圧電セラミックス１と基板２間に500
Ｖの電圧を印加する。そうすると、ガラス層４と基板２
とが陽極接合して圧電セラミックス１と基板２とが一体
化接合され、圧電素子が作製される。
同様に蒸着等により金属電極５ｂが形成されている。圧
電セラミックス１と基板２とを陽極接合する際には、基
板２の接合面と圧電セラミックス１とをガラス層４を介
して重ね合わせ、例えば400℃の接合温度の雰囲気中
で、電源６により圧電セラミックス１と基板２間に500
Ｖの電圧を印加する。そうすると、ガラス層４と基板２
とが陽極接合して圧電セラミックス１と基板２とが一体
化接合され、圧電素子が作製される。
【００１１】本実施例では、接合時の印加電圧を圧電セ
ラミックス１と基板２間に、つまり、圧電セラミックス
１を介してガラス層４と基板２間に印加するように構成
したことで、次に示す効果が得られる。まず第１の効果
として、印加電圧に対するガラス層４の耐圧が高くな
り、絶縁破壊に対する安全性が高められる。図５に示す
従来例のようにガラス層４に直接電圧を加える方式で
は、印加電圧を大きくするとガラス層が絶縁破壊を起こ
すという心配があり、ガラス層４が一旦絶縁破壊を起こ
すと、その絶縁破壊部分がショート状態となり、その絶
縁破壊部分を通って電流がガラス層４とシリコン基板２
との間で流れるため、陽極接合のための電圧が得られ
ず、陽極接合ができなくなるという問題が生じる。
ラミックス１と基板２間に、つまり、圧電セラミックス
１を介してガラス層４と基板２間に印加するように構成
したことで、次に示す効果が得られる。まず第１の効果
として、印加電圧に対するガラス層４の耐圧が高くな
り、絶縁破壊に対する安全性が高められる。図５に示す
従来例のようにガラス層４に直接電圧を加える方式で
は、印加電圧を大きくするとガラス層が絶縁破壊を起こ
すという心配があり、ガラス層４が一旦絶縁破壊を起こ
すと、その絶縁破壊部分がショート状態となり、その絶
縁破壊部分を通って電流がガラス層４とシリコン基板２
との間で流れるため、陽極接合のための電圧が得られ
ず、陽極接合ができなくなるという問題が生じる。
【００１２】これに対し、本実施例では、圧電セラミッ
クス１を介してガラス層４に電圧を印加しているため、
印加電圧はガラス層４の平板面の全面に加わるため耐圧
が高くなり、しかも、図２に示すように、ガラス層４の
一部にピンホール状の絶縁破壊部７が生じても、ガラス
層４に直列に圧電セラミックスが形成されているため、
絶縁破壊個所７に流れる電流が圧電セラミックスの絶縁
抵抗で阻止されるため、絶縁破壊された局部個所を除い
てガラス層４と基板２との間に陽極接合に必要な電圧が
確保され、支障なく陽極接合を達成することができる。
クス１を介してガラス層４に電圧を印加しているため、
印加電圧はガラス層４の平板面の全面に加わるため耐圧
が高くなり、しかも、図２に示すように、ガラス層４の
一部にピンホール状の絶縁破壊部７が生じても、ガラス
層４に直列に圧電セラミックスが形成されているため、
絶縁破壊個所７に流れる電流が圧電セラミックスの絶縁
抵抗で阻止されるため、絶縁破壊された局部個所を除い
てガラス層４と基板２との間に陽極接合に必要な電圧が
確保され、支障なく陽極接合を達成することができる。
【００１３】第２に、前記の如くガラス層４の耐圧が高
められることで、従来例に比べ高い電圧を印加すること
ができ、その分、接合温度を低くできるという効果が得
られる。本発明者はこの効果を実験により実証してい
る。この実験結果の一例が表１に示されており、例え
ば、印加電圧が300 Ｖと低いときには、接合温度を500
℃という高い温度にしたときに陽極接合が得られ、それ
よりも低い例えば400 ℃の接合温度では陽極接合ができ
ないという結果を得ている。これに対し、印加電圧を50
0 Ｖまで高めると、接合温度を400 ℃に低くしても、陽
極接合が可能になっている。
められることで、従来例に比べ高い電圧を印加すること
ができ、その分、接合温度を低くできるという効果が得
られる。本発明者はこの効果を実験により実証してい
る。この実験結果の一例が表１に示されており、例え
ば、印加電圧が300 Ｖと低いときには、接合温度を500
℃という高い温度にしたときに陽極接合が得られ、それ
よりも低い例えば400 ℃の接合温度では陽極接合ができ
ないという結果を得ている。これに対し、印加電圧を50
0 Ｖまで高めると、接合温度を400 ℃に低くしても、陽
極接合が可能になっている。
【００１４】
【表１】
【００１５】上記実験結果の検討により、印加電圧が高
いほど、また、接合温度が高いほど陽極接合の可能性が
高められることが分かった。その理由は、印加電圧が高
いほど、また、接合温度が高いほど、ガラス層の可動イ
オンが移動しやすくなり、ガラス層４とシリコンの基板
２との間の静電引力が増大して陽極接合の可能性が高ま
るものと思われる。
いほど、また、接合温度が高いほど陽極接合の可能性が
高められることが分かった。その理由は、印加電圧が高
いほど、また、接合温度が高いほど、ガラス層の可動イ
オンが移動しやすくなり、ガラス層４とシリコンの基板
２との間の静電引力が増大して陽極接合の可能性が高ま
るものと思われる。
【００１６】換言すれば、印加電圧が高められれば、そ
の分、接合温度を低くすることが可能となり、接合温度
が低くなれば、その分、内部残留歪も小さくなり、これ
により、圧電素子の内部歪による機械的強度が強くな
り、さらに、内部歪による素子特性の低下を防止できる
という効果が得られるのである。
の分、接合温度を低くすることが可能となり、接合温度
が低くなれば、その分、内部残留歪も小さくなり、これ
により、圧電素子の内部歪による機械的強度が強くな
り、さらに、内部歪による素子特性の低下を防止できる
という効果が得られるのである。
【００１７】上記した如く、本実施例では陽極接合時に
加える電圧をガラス層４に直接印加することなく、圧電
セラミックス１を介してガラス層４に印加しているが、
このように圧電セラミックス１を介して間接的にガラス
層４に電圧を印加しても、圧電セラミックス１はガラス
層４に比較して誘電率が大きいため、陽極接合に必要な
十分高い電圧をガラス層４に印加することができる。こ
のことは次のように説明できる。本実施例の陽極接合部
における等価回路は図３のように表すことができる。こ
こでＶE は電源電圧、ＶP は圧電セラミックス１に加わ
る電圧、Ｖg はガラス層４に加わる電圧を示している。
圧電セラミックス１の静電容量ＣP はＣP ＝ε0 εP ｓ
／ｄP で表され、ガラス層４の静電容量Ｃg はＣg ＝ε
0 εg ｓ／ｄg として表される。ここで、ε0 は真空中
の誘電率、εP は圧電セラミックス１の比誘電率、εg
はガラス層４の比誘電率、ｄP は圧電セラミックス１の
厚さ、ｄg はガラス層４の厚さ、ｓは圧電セラミックス
１とガラス層４の平面積であり、両者１，４の平面積は
等しいので同じ記号のｓで表している。
加える電圧をガラス層４に直接印加することなく、圧電
セラミックス１を介してガラス層４に印加しているが、
このように圧電セラミックス１を介して間接的にガラス
層４に電圧を印加しても、圧電セラミックス１はガラス
層４に比較して誘電率が大きいため、陽極接合に必要な
十分高い電圧をガラス層４に印加することができる。こ
のことは次のように説明できる。本実施例の陽極接合部
における等価回路は図３のように表すことができる。こ
こでＶE は電源電圧、ＶP は圧電セラミックス１に加わ
る電圧、Ｖg はガラス層４に加わる電圧を示している。
圧電セラミックス１の静電容量ＣP はＣP ＝ε0 εP ｓ
／ｄP で表され、ガラス層４の静電容量Ｃg はＣg ＝ε
0 εg ｓ／ｄg として表される。ここで、ε0 は真空中
の誘電率、εP は圧電セラミックス１の比誘電率、εg
はガラス層４の比誘電率、ｄP は圧電セラミックス１の
厚さ、ｄg はガラス層４の厚さ、ｓは圧電セラミックス
１とガラス層４の平面積であり、両者１，４の平面積は
等しいので同じ記号のｓで表している。
【００１８】電源電圧６からＶE の電圧が印加される
と、ガラス層４に印加される電圧ＶgはＶg ＝（１／Ｃ
g ）ＶE ／｛（１／ＣP ）＋（１／Ｃg ）｝＝ＣP ・Ｖ
E ／（ＣP ＋Ｃg ）＝（εP ／ｄP ）ＶE ／｛（εP ／
ｄP ）＋（εg ／ｄg ）｝のように表される。
と、ガラス層４に印加される電圧ＶgはＶg ＝（１／Ｃ
g ）ＶE ／｛（１／ＣP ）＋（１／Ｃg ）｝＝ＣP ・Ｖ
E ／（ＣP ＋Ｃg ）＝（εP ／ｄP ）ＶE ／｛（εP ／
ｄP ）＋（εg ／ｄg ）｝のように表される。
【００１９】本実施例の圧電セラミックス１の比誘電率
は1000〜5000であり、ガラス層４の比誘電率εg は約５
であり、圧電セラミックス１の厚さは300 〜500 μｍで
あり、ガラス層４の厚さｄg は２μｍであり、これらの
値を前記Ｖg を求める式に代入することによりＶg の電
圧が求められ、Ｖg には約電源電圧ＶE の２／３の電圧
が印加されることとなり、前記の如く、ガラス層４の耐
圧が十分高められることで、電源電圧ＶE を大きくする
ことができ、圧電セラミックス１を介して電圧を印加し
ても、支障なくガラス層４に高い電圧を加えることがで
きる。
は1000〜5000であり、ガラス層４の比誘電率εg は約５
であり、圧電セラミックス１の厚さは300 〜500 μｍで
あり、ガラス層４の厚さｄg は２μｍであり、これらの
値を前記Ｖg を求める式に代入することによりＶg の電
圧が求められ、Ｖg には約電源電圧ＶE の２／３の電圧
が印加されることとなり、前記の如く、ガラス層４の耐
圧が十分高められることで、電源電圧ＶE を大きくする
ことができ、圧電セラミックス１を介して電圧を印加し
ても、支障なくガラス層４に高い電圧を加えることがで
きる。
【００２０】なお、本発明は上記実施例に限定されるこ
とはなく、様々な実施の態様を採り得る。例えば、上記
実施例では無機接着層としてガラスを用い、基板２の材
料としてシリコンを用いたが、これら無機接着層と基板
の材料は陽極接合が可能な材料ならば他の材料であって
もよい。
とはなく、様々な実施の態様を採り得る。例えば、上記
実施例では無機接着層としてガラスを用い、基板２の材
料としてシリコンを用いたが、これら無機接着層と基板
の材料は陽極接合が可能な材料ならば他の材料であって
もよい。
【００２１】また、本実施例で示した接合温度および印
加電圧の値は何ら本発明を限定するものではなく、他の
接合温度や印加電圧により陽極接合を行なうことができ
るのは当然のことである。
加電圧の値は何ら本発明を限定するものではなく、他の
接合温度や印加電圧により陽極接合を行なうことができ
るのは当然のことである。
【００２２】
【発明の効果】本発明は接合温度雰囲気中で無機接着層
に印加する電圧を無機接着層に直接印加することなく、
圧電セラミックスを介して印加するように構成したもの
であるから、無機接着層の耐圧を高めることができ、そ
の分、印加電圧を大きくすることができる。印加電圧を
大きくすることにより、その分、接合温度を下げること
ができるので、熱応力の発生およびその熱応力の内部残
留歪が小さくなるので、圧電素子の内部歪に対する機械
的強度が強くなり、さらに、残留内部歪が小さくなるこ
とに伴って圧電素子の内部歪による特性低下を防止する
ことができるという優れた効果を得ることができる。
に印加する電圧を無機接着層に直接印加することなく、
圧電セラミックスを介して印加するように構成したもの
であるから、無機接着層の耐圧を高めることができ、そ
の分、印加電圧を大きくすることができる。印加電圧を
大きくすることにより、その分、接合温度を下げること
ができるので、熱応力の発生およびその熱応力の内部残
留歪が小さくなるので、圧電素子の内部歪に対する機械
的強度が強くなり、さらに、残留内部歪が小さくなるこ
とに伴って圧電素子の内部歪による特性低下を防止する
ことができるという優れた効果を得ることができる。
【図１】本発明の一実施例を示す構成説明図である。
【図２】本実施例におけるガラス層４の耐圧増大効果を
示す説明図である。
示す説明図である。
【図３】本実施例における接合温度と印加電圧との関係
を説明するための等価回路図である。
を説明するための等価回路図である。
【図４】従来の一般的な陽極接合の説明図である。
【図５】陽極接合を利用した圧電セラミックスとシリコ
ン基板との従来の接合例を示す説明図である。
ン基板との従来の接合例を示す説明図である。
１ 圧電セラミックス ２ 基板 ４ ガラス層
Claims (1)
- 【請求項１】 圧電セラミックスと基板とを接着層を介
して接合一体化する圧電素子の製造方法において、前記
圧電セラミックスの接合面に無機接着層を形成し、この
無機接着層を介して基板と圧電セラミックスとを重ね合
わせ、接合温度雰囲気中で基板と圧電セラミックス間に
電圧を印加することによって圧電セラミックスと基板と
を接合一体化する圧電素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26164793A JP3114459B2 (ja) | 1993-09-24 | 1993-09-24 | 圧電素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26164793A JP3114459B2 (ja) | 1993-09-24 | 1993-09-24 | 圧電素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794801A true JPH0794801A (ja) | 1995-04-07 |
| JP3114459B2 JP3114459B2 (ja) | 2000-12-04 |
Family
ID=17364813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26164793A Expired - Lifetime JP3114459B2 (ja) | 1993-09-24 | 1993-09-24 | 圧電素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114459B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994821A (en) * | 1996-11-29 | 1999-11-30 | Matsushita Electric Industrial Co., Ltd. | Displacement control actuator |
| JP2008183717A (ja) * | 2001-02-03 | 2008-08-14 | Robert Bosch Gmbh | マイクロメカニカル素子およびその製法 |
-
1993
- 1993-09-24 JP JP26164793A patent/JP3114459B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994821A (en) * | 1996-11-29 | 1999-11-30 | Matsushita Electric Industrial Co., Ltd. | Displacement control actuator |
| JP2008183717A (ja) * | 2001-02-03 | 2008-08-14 | Robert Bosch Gmbh | マイクロメカニカル素子およびその製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3114459B2 (ja) | 2000-12-04 |
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