JPH0793725B2 - 二次元内挿デイジタルフイルタ - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像情報をサブサンプリングして送信された
ディジタル画像信号を受信側において二次元内挿補間す
る二次元内挿ディジタルフィルタに関する。

〔発明の技術的背景とその問題点〕

画像情報の帯域圧縮の一手法として、画像情報をナイキ
スト周波数以下の周波数で標本化するサブナイキスト・
サンプリングが知られている。サブナイキスト・サンプ
リングでは、本来伝送すべき点の画像情報を間引いて伝
送するため、受信側で間引かれた点の情報を補間する必
要がある。この場合、良好な画質を得るためには、補間
すべき画素の情報は隣接した複数個の点の情報によって
補間するのが望ましい。したがって、ラインインターレ
ースされた画像情報では、内挿補間に際して１フィール
ド前の画像情報も必要である。

サブサンプリングされた画像情報から中心と上下の３ラ
インを抽出するには、ノンインターレースの画像情報の
ときには、第４図に示すように、入力端子piに受入れら
れたディジタル画像信号を直列接続された２つの１ライ
ン遅延回路1,2で１水平走査（1H）期間ずつ遅延させ、
第１出力端子ｐ₀₁から入力したそのままの出力を取出
し、第２出力端子ｐ₀₂から1H遅延した信号を取出し、さ
らに第３出力端子ｐ₀₃から2H期間遅延させた信号を取出
せば良い。また、ラインインターレースされた画像情報
のときには、第５図に示すように、１フィールド遅延回
路３と１ライン遅延回路４とを直列接続し、第２出力端
子ｐ₀₂から入力されたそのままの信号を取出し、第１出
力端子ｐ₀₁から１フィールド遅延した信号を取出し、第
３出力端子ｐ₀₃に１フィールド＋1H期間遅延した信号を
取出すようにすれば良い。いずれの場合でも、第１、第
２、第３出力端子の順で連続した水平走査信号を取出す
ことができる。なお、１フィールド遅延回路３は、実際
には１フィールドよりも1/2ライン分だけ遅延時間が短
く、例えば２フレームが1125ラインならば、562ライン
遅延に設定する。

このようにして抽出された３ライン分の画像情報は、受
信側において、二次元内挿ディジタルフィルタによって
内挿補間される。第６図は、従来の３ライン３タップ二
次元内挿ディジタルフィルタの例である。

各フィルタの係数は、第７図に示すように上下左右対称
である。送信側から、第８図に示すように、a,b,c,…と
市松状にサブサンプリングされた信号を受信して、第１
入力端子pi₁に第ｎ−１ラインを入力し、第２入力端子p
i₂に第ｎラインを入力し、第３入力端子pi₃に第ｎ＋１
ラインの信号を入力する。そして各ラインの信号のＸ印
の位置に、セレクタ11,12によって０を内挿し、再びＴ
周期の信号に戻す。奇数ラインと偶数ラインとでその値
を反転させる/e信号と、2T周期の矩形波φとは排他的
論理和回路10に入力され、この回路10の出力によって上
記セレクタ11,12を駆動する。

いま、例として入力端子pi₂，pi₁，pi₃にそれぞれ第８
図におけるe,g,bが入力された場合について考える。2T
周期の前半の期間では、セレクタ11は０を選択するの
で、その出力が０、遅延回路13の出力がｄ、遅延回路14
の出力が０である。したがって、係数回路15の出力はk0
0d、加算器16の出力は０、係数回路17の出力は０、加算
器18の出力はk00dとなる。

一方、加算器19の出力はｂ＋ｇであり、2T周期の前半で
はこれが選択されるので、セレクタ12の出力もｂ＋ｇと
なる。そして、遅延回路20の出力は０、遅延回路21の出
力はａ＋ｆ、係数回路22の出力は０となる。また、加算
器23の出力はａ＋ｂ＋ｆ＋ｇ、加算器25の出力はk11
（ａ＋ｂ＋ｆ＋ｇ）となる。したがって、加算器26から
最終的に得られる値は、 k11（ａ＋ｂ＋ｆ＋ｇ）＋k00dとなる。

同様に、2T周期の後半の期間では、セレクタ11にｅ、遅
延回路13に０、遅延回路14にｄ、セレクタ12に０、遅延
回路20にｂ＋ｇ、遅延回路21に０が出力されるので、結
局、出力端子poにはk10（ｂ＋ｇ）＋k01（ｄ＋ｅ）が出
力される。

このような従来のディジタルフィルタにあっては、加
算、乗算をＴ時間内に行わなくてはならない。特に、高
品位テレビジョン信号のようにサンプリング周期Ｔが短
い場合には、必然的に高速論理素子、例えば、ECLを用
いなければならない。ところが、ECLは発熱が大きいう
え、各々の端子に終端抵抗をつけなければならないの
で、高密度実装ができず、しかも消費電力が大きいとい
う問題がある。また、LSI化を図るとしても、CMOSより
スイッチングスピードが速いバイポーラを用いなければ
ならないため、集積度をあまり高めることができないと
いう問題もあった。

〔発明の目的〕

本発明は、許容し得る演算時間の拡大化を図り、もって
高集積化、低消費電力化を図れる二次元内挿ディジタル
フィルタを提供することを目的としている。

〔発明の概要〕

本発明は、二次元画像情報を市松状にサブサンプリング
して得たディジタル画像信号を二次元内挿補間するとと
もにフィルタリングする二次元内挿ディジタルフィルタ
において、基本的には、連続する３本の水平走査信号を
抽出し、これら３本の水平走査信号に基づき、２つの演
算手段で並列演算を行う。これら２つの演算手段はそれ
ぞれ2T周期、つまりサブサンプリングして得られたディ
ジタル画像信号の画素周期で演算を行なう。そして、Ｔ
時間毎に交互にその出力を得ることによって、実質的に
演算時間を従来よりも２倍にしたことを特徴としてい
る。これら２つの演算手段のうち、第１の演算手段は、
補間すべき点とこの点の斜め上下に位置する計５つの画
点（以下、「五の目格子点」と呼ぶ）情報に係数を乗じ
て加算する内挿補間演算を2T周期で行うものであり、第
２の演算手段は、補間すべき点の上下左右の画点（以
下、「ひし形格子点」と呼ぶ）情報に係数を乗じて加算
するフィルタリング演算を2T周期で行うものである。

ところで、サブサンプリングにより得られたディジタル
画像信号は、奇数ライン（奇数番目の走査線）と偶数ラ
イン（偶数番目の走査線）とでサンプリング点が画素周
期画素周期（2T）の1/2に相当する時間Ｔだけずれてい
るため、連続する３本の水平走査信号が第１および第２
の演算手段に常に同じ条件で入力されると、第１および
第２の演算手段において、2T周期で正しい演算が行われ
なくなる。例えば、中央の水平走査信号が奇数ラインの
場合に、第１および第２の演算手段で五の目格子点およ
びひし形格子点についての演算ができたとすると、中央
の水平走査信号が偶数ラインの場合には、中央の水平走
査信号のサンプリング点がずれて、五の目格子点および
ひし形格子点についての演算が行われなくなる。

そこで、本発明では３本の水平走査信号のうちの上下両
側の水平走査信号と中央の水平走査信号とを中央の水平
走査信号が偶数ラインの場合または奇数ラインの場合に
のみ2T周期に相当する時間だけ相対的に遅延させる第１
の可変遅延手段を設けることにより、中央の水平走査線
信号が偶数ラインおよび奇数ラインのいずれの信号の場
合でも、第１および第２の演算手段で五の目格子点およ
びひし形格子点についての演算が正しく行われるように
している。

また、この第１の可変遅延手段を第１および第２の演算
手段の前段に設けたことに伴い、フィルタ全体としての
遅延時間が常に一定となるようにするための第２の可変
遅延手段を第１のおよび第２の演算手段のいずれかの後
段に設けている。すなわち、第１の可変遅延手段が上下
両側の水平走査信号と中央の水平走査信号とを中央の水
平走査信号が偶数ラインの場合にのみ2T周期に相当する
時間だけ相対的に遅延させているため、第２の可変遅延
手段は第１および第２の演算手段の出力信号を中央の水
平走査信号が奇数ラインの場合にのみ2T周期に相当する
時間だけ相対的に遅延させる。

〔発明の効果〕

本発明によれば、五の目格子点の値を所定の係数を乗じ
た後に加算するフィルタリング演算を行う第１の演算手
段と、ひし形格子点値を所定の係数を乗じた後に加算す
る内挿補間演算を行う第２の演算手段の演算をそれぞれ
入力信号であるサブサンプリングして得られたディジタ
ル画像信号の画素周期、つまり出力信号の1/2のレート
で行うことができるため、高品位テレビジョン信号のよ
うな高速ディジタル信号でもECLなどの高速論理素子を
用いなくても良く、高密度実装と低消費電力化を図るこ
とができる。また、LSI化においては、COMSで構成でき
るため、集積度を高めることができる。

〔発明の実施例〕

以下、本発明の一実施例について説明する。

第１図は、本実施例に係る３ライン３タップ二次元内挿
ディジタルフィルタの構成を示す図である。

すなわち、前述した第４図または第５図の回路を介して
抽出された連続する３本の水平走査信号のうち、１番
目,2番目,3番目の各水平走査信号は第１入力端子pi₁，
第２入力端子pi₂，第３入力端子pi₃にそれぞれ入力され
る。これら３本の水平走査信号は、第２図および第３図
に示す如く2T周期の信号であり、かつその位相も偶数ラ
インと奇数ラインとで揃ったものとなっている。これら
水平走査信号のうち、１番目と２番目の水平走査信号
は、加算器31で加算され、第１の演算回路32と第２の演
算回路33とに入力されている。また、２番目の水平走査
信号は、第１の可変遅延回路34を介して、上記第１およ
び第２の演算回路32,33に入力されている。第１の演算
回路32からの第１の出力は、セレクタ35の一方の入力端
に与えられ、第２の演算回路33からの第２の出力は、第
２の可変遅延回路36を介してセレクタ35の他方の入力端
に与えられている。セレクタ35は、これら２つの出力を
Ｔ周期で交互に選択して上記２つの信号を出力端子poに
出力する。

第１の可変遅延回路34は、中心ラインの信号を奇数ライ
ンと偶数ラインとで丁度2T時間だけ異ならせるためのも
ので、第２入力端子pi₂からの信号と、この信号を遅延
回路41で2T時間だけ遅延させた信号とを、偶数ラインと
奇数ラインとでその出力を反転させる/e信号に従って
セレクタ42で選択するように動作をする。

第１の演算回路32は、五の目格子点に所定の係数を乗じ
て加算する回路であり、第１の可変遅延回路34の出力を
遅延回路43で2T時間遅延させ、係数回路44でk00なる係
数を乗じた後、加算器45の一方の入力に与えるととも
に、加算器31からの加算出力と、この出力を遅延回路46
で2T時間遅延させた信号とを加算器47で加算して、係数
回路48で所定の係数k11を乗じ、遅延回路49で2T時間遅
延させ、加算器45の他方の入力に与えることによって、
加算器45から五の目格子点の中心の画点の補間およびフ
ィルタリング出力を得るものである。

一方、第２の演算回路33は、ひし形格子点に所定の係数
を乗じて加算する回路であり、第１の可変遅延回路34の
出力と、この出力を遅延回路50で2T時間遅延させた信号
とを加算器51で加算して、係数回路52で所定の係数k01
を乗じ、加算器53の一方の入力に与えるとともに、加算
器31からの加算出力を遅延回路54で2T時間遅延させ、係
数回路55でk10なる係数を乗じた後、加算器53の他方の
入力に与えることによって、加算器53からひし形格子点
の中心の画点の補間およびフィルタリング出力を得るも
のである。

第２の可変遅延回路36は、フィルタ全体の遅延時間を一
定にするための回路であり、第２の演算回路33からの出
力と、この出力を遅延回路56で2T時間だけ遅延させた信
号とを、偶数ラインと奇数ラインとでその出力を反転さ
せる/e信号に従ってセレクタ57で選択するように動作
をする。

セレクタ35は、第１の演算回路32からの出力と、第２の
可変遅延回路36からの出力とをＴ周期で交互に選択する
が、偶数ラインと奇数ラインとでは、サンプリング点が
丁度反転する。したがって、2T周期の信号φと、/e信
号とを排他的論理和回路58に与えて、上記信号φを偶数
ラインと奇数ラインとで反転させるようにし、この信号
をセレクタ35に切換信号として与えている。

このような構成のディジタルフィルタにおいて、いま、
第２図に示すように２番目の水平走査信号が奇数ライン
である場合には次のように動作をする。

/e信号は“L"レベルとなり、セレクタ42,57は、上側
の入力が選択される。入力端子pi₁，pi₂，pi₃に、現
在、d,h,lがそれぞれ入力されているとすると、セレク
タ42の出力はｈ、加算器31の出力はｄ＋１である。した
がって、遅延回路43の出力がｇ、係数回路44の出力がk0
0g、遅延回路46の出力がｃ＋ｋ、加算器47の出力がｃ＋
ｄ＋ｋ＋ｌ、係数回路48の出力がk11（ｃ＋ｄ＋ｋ＋
ｌ）となる。よって、第１の演算回路からは、Ｇの時点
でk00g＋k11（ｂ＋ｃ＋ｊ＋ｋ）なる出力が出力され
る。

一方、遅延回路50の出力がｇ、加算器51の出力がｇ＋
ｈ、係数回路52の出力がk01（ｇ＋ｈ）、遅延回路54の
出力がｃ＋ｋ、係数回路55の出力がk10（ｃ＋ｋ）であ
るから、第２の演算回路33出力は、k01（ｇ＋ｈ）＋k10
（ｃ＋ｋ）となる。

第２の演算回路33の出力は、第２の可変遅延回路36によ
って2Tだけ遅延されるから、セレクタ57からはＦの時点
でk01（ｆ＋ｇ）＋ｋ（ｂ＋ｊ）なる出力が出力され
る。

セレクタ35は、第２の遅延回路36の出力、第１の演算回
路32の出力の順に選択する。この結果、出力端子poに
は、ひし形格子点g,f,b,jを用いてその中心のＸ印を補
間した情報がＦの時点で出力され、五の目格子点g,c,k,
b,jを用いてその中心ｇを補間した情報がＧの時点で出
力される。すなわち、フィルタの遅延は丁度3Tとなる。

一方、第３図に示すように、２番目の水平走査信号が偶
数ラインである場合には、/e信号は“H"となり、セレ
クタ42,57は、下側を選択する。そして、入力端子po₁，
po₂，po₃にd,h,lがそれぞれ入力された場合を考える
と、上記と同様に第１の演算回路32からはＧの時点でk0
0f＋k11（ｃ＋ｋ＋ｂ＋ｊ）が出力され、セレクタ57か
らは、Ｈの時点でk01（ｇ＋ｆ）＋k10（ｃ＋ｋ）が出力
される。セレクタ35は、第１の演算回路32の出力、第２
の可変遅延回路36の出力の順に出力する。この結果、出
力端子poには、五の目格子点f,c,k,b,jを用いてｆの点
を内挿補間した信号をＧの時点に出力し、ひし形格子点
g,f,c,kを用いてその中心のＸ印を内挿補間した信号を
Ｈの時点に出力するので、この場合にもフィルタの遅延
は3Tとなる。

ここで、第１の可変遅延回路34がなく、２番目の水平走
査信号が偶数ラインの場合にも奇数ラインの場合と同様
に第１および第２の演算回路32,33に遅延されることな
く入力されたとする。その場合、第１の演算回路32では
第３図においてk00g＋k11（ｃ＋ｋ＋ｂ＋ｊ）なる演算
が行われることになり、五の目格子点についての演算で
あるフィルタリング演算が正しく行われなくなる。ま
た、第２の演算回路33では第３図においてk01（ｇ＋
ｈ）＋k10（ｃ＋ｋ）なる演算が行われてしまい、ひし
形格子点についての演算である内挿補間演算が正しく行
われなくなる。

これに対し、第１の可変遅延回路34を設ければ、先に示
したように第１および第２の演算回路32,33では、五の
目格子点についてのフィルタリング演算およびひし形格
子点についての演算である内挿補間演算が正しく行われ
る。

また、このように第１の可変遅延回路34を設けたことに
伴い、第２の可変遅延回路36を設けたことにより、２番
目の水平走査信号が奇数ラインの場合も偶数ラインの場
合もフィルタ全体の遅延時間を3Tに揃えることができ
る。

このように、本実施例によれば、加算、除算がサブサン
プリングして得られたディジタル画像信号の画素周期の
レート、つまり従来の1/2のスピードで良く、フィルタ
遅延も一定で正しく内挿補間された出力を得ることがで
きる。

なお、本発明はその要旨を逸脱しない範囲で種々変形可
能である。

たとえば、第１の可変遅延回路34を加算器31の後に、第
２の可変遅延回路36を第１の演算回路32の後に挿入する
ようにしても良い。

【図面の簡単な説明】

第１図は本発明の一実施例に係る二次元内挿ディジタル
フィルタの構成を示すブロック図、第２図および第３図
は同ディジタルフィルタの動作を説明するためのタイミ
ング図、第４図および第５図は連続する３本の水平走査
信号を抽出する回路を示すブロック図、第６図は従来の
二次元内挿ディジタルフィルタを示すブロック図、第７
図は二次元内挿フィルタの係数と画点との関係を示す
図、第８図はサブサンプリングされた画点情報を示す図
である。 11,12,35,42,57……セレクタ、32……第１の演算回路、
33……第２の演算回路、34……第１の可変遅延回路、36
……第２の可変遅延回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】二次元画像を市松状にサブサンプリングし
   て得られたディジタル画像信号を二次元内挿補間すると
   ともにフィルタリングする二次元内挿ディジタルフィル
   タにおいて、 前記ディジタル画像信号から連続する３本の水平走査信
   号を抽出する手段と、 これら３本の水平走査信号のうちの中央の水平走査信号
   と上下両側の水平走査信号とを中央の水平走査信号が偶
   数ラインの場合に前記ディジタル画像信号の画素周期に
   相当する時間だけ相対的に遅延させる第１の可変遅延手
   段と、 この第１の可変遅延手段を介して入力される前記３本の
   水平走査線信号について中央の走査線信号の各点とその
   斜め上下の点の値をそれぞれに所定の係数を乗じた後に
   加算するフィルタリング演算を前記ディジタル画像信号
   の画素周期で行う第１の演算手段と、 前記第１の可変遅延手段を介して入力される前記３本の
   水平走査線信号について中央の走査線信号の各点の上下
   左右の点の値をそれぞれに所定の係数を乗じた後に加算
   する内挿補間演算を前記ディジタル画像信号の画素周期
   で行う第２の演算手段と、 前記第１の演算手段の出力信号と前記第２の演算手段の
   出力信号とを前記中央の水平走査信号が奇数ラインの場
   合に前記ディジタル画像信号の画素周期に相当する時間
   だけ相対的に遅延させる第２の可変遅延手段と、 この第２の可変遅延手段を介して入力される前記第１お
   よび第２の演算手段の出力信号を前記ディジタル画像信
   号の画素周期の1/2の周期で交互に切替えて出力する切
   替え手段とを具備したことを特徴とする二次元内挿ディ
   ジタルフィルタ。