JPH07121116B2 - 映像信号の間引き／補間回路 - Google Patents
映像信号の間引き／補間回路Info
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- JPH07121116B2 JPH07121116B2 JP18534990A JP18534990A JPH07121116B2 JP H07121116 B2 JPH07121116 B2 JP H07121116B2 JP 18534990 A JP18534990 A JP 18534990A JP 18534990 A JP18534990 A JP 18534990A JP H07121116 B2 JPH07121116 B2 JP H07121116B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、順次走査の映像信号にフレーム内でオフセ
ット標本化を施すことによりデータ量を圧縮する映像信
号の間引き回路と、この圧縮した映像信号に補間処理を
施すことにより元の映像信号を復元する映像信号の補間
回路に関するものである。
ット標本化を施すことによりデータ量を圧縮する映像信
号の間引き回路と、この圧縮した映像信号に補間処理を
施すことにより元の映像信号を復元する映像信号の補間
回路に関するものである。
第７図は、従来の映像信号の間引き回路の構成を示すブ
ロック図である。この間引き回路は順次走査の映像信号
をフレーム内でオフセット標本化（五の目標本化）し、
データ量を圧縮して出力する回路である。この回路は、
入力端子10から入力される順次走査の信号を「１ライン
−１画素」分記憶するラインメモリ11、このラインメモ
リ11の出力を順次それぞれ１画素分記憶する第１および
第２の遅延回路12および13、遅延回路13の出力を「１ラ
イン−１画素」分記憶するラインメモリ14を備え、さら
に、ラインメモリ11の入力に係数K3を乗算する乗算回路
15、ラインメモリ11の出力と遅延回路13の出力とを加算
する加算回路16、この加算回路16の加算値に係数K2を乗
算する乗算回路17、遅延回路12の出力に係数K1を乗算す
る乗算回路18、ラインメモリ14の出力に係数K3を乗算す
る乗算回路19を備え、各乗算回路の出力は加算回路20で
加算されてスイッチ回路21に供給される。スイッチ回路
21は加算回路20の出力と零データとをクロックCK（周波
数fs）毎に切り換え、直接または遅延回路22を介してス
イッチ回路23に供給する。スイッチ回路23はスイッチ回
路21の出力と遅延回路22の出力とをライン（Ｈ）毎に交
互に切り換え出力端子24に出力する。
ロック図である。この間引き回路は順次走査の映像信号
をフレーム内でオフセット標本化（五の目標本化）し、
データ量を圧縮して出力する回路である。この回路は、
入力端子10から入力される順次走査の信号を「１ライン
−１画素」分記憶するラインメモリ11、このラインメモ
リ11の出力を順次それぞれ１画素分記憶する第１および
第２の遅延回路12および13、遅延回路13の出力を「１ラ
イン−１画素」分記憶するラインメモリ14を備え、さら
に、ラインメモリ11の入力に係数K3を乗算する乗算回路
15、ラインメモリ11の出力と遅延回路13の出力とを加算
する加算回路16、この加算回路16の加算値に係数K2を乗
算する乗算回路17、遅延回路12の出力に係数K1を乗算す
る乗算回路18、ラインメモリ14の出力に係数K3を乗算す
る乗算回路19を備え、各乗算回路の出力は加算回路20で
加算されてスイッチ回路21に供給される。スイッチ回路
21は加算回路20の出力と零データとをクロックCK（周波
数fs）毎に切り換え、直接または遅延回路22を介してス
イッチ回路23に供給する。スイッチ回路23はスイッチ回
路21の出力と遅延回路22の出力とをライン（Ｈ）毎に交
互に切り換え出力端子24に出力する。
入力端子10には、第８図（ａ）に示すように、順次走査
の走査線がラインL1（画素P10，P11，…），L2（画素P
20，P21，…），L3（画素P30，P31，…），…として順
次入力される。いま、入力端子10にラインL3上の画素P
31が入力されると、ラインメモリ11から画素P22、遅延
回路12および13から画素P21およびP20、ラインメモリ14
から画素P11がそれぞれ出力される。従って、加算回路2
0からは画素P21′が次式のように演算されて出力され
る。
の走査線がラインL1（画素P10，P11，…），L2（画素P
20，P21，…），L3（画素P30，P31，…），…として順
次入力される。いま、入力端子10にラインL3上の画素P
31が入力されると、ラインメモリ11から画素P22、遅延
回路12および13から画素P21およびP20、ラインメモリ14
から画素P11がそれぞれ出力される。従って、加算回路2
0からは画素P21′が次式のように演算されて出力され
る。
P21′＝K1P21＋K2（P20＋P22） ＋K3（P11＋P31） これにより、３×３個の係数K1〜K3からなるフィルタを
掛け、フレーム内で五の目標本化を行うことによってデ
ータ量を圧縮することになる。
掛け、フレーム内で五の目標本化を行うことによってデ
ータ量を圧縮することになる。
加算回路20で演算された画素データは、第８図（ｂ）に
示すように、スイッチ回路21によって各ライン毎に交互
に１画素おきに間引かれて出力され、さらに、第８図
（ｃ）に示すように、１ラインおきに遅延回路22でシフ
トされて垂直方向に揃えられて出力される。
示すように、スイッチ回路21によって各ライン毎に交互
に１画素おきに間引かれて出力され、さらに、第８図
（ｃ）に示すように、１ラインおきに遅延回路22でシフ
トされて垂直方向に揃えられて出力される。
こうして画素データを間引いて圧縮した走査線信号を復
元するには、第９図に示すように、圧縮データ（図
（ａ））に対して各ライン毎に交互に１画素おきに零デ
ータを挿入し（図（ｂ））、このデータに係数l1〜l
3（図（ｃ））を掛けることによって元の走査線信号
（図（ｄ））を復元する。図（ｃ）の場合は画素P22が
復元される。なお、係数Knと係数lnとの関係は、ln＝２
×Knとなるように設定されている。
元するには、第９図に示すように、圧縮データ（図
（ａ））に対して各ライン毎に交互に１画素おきに零デ
ータを挿入し（図（ｂ））、このデータに係数l1〜l
3（図（ｃ））を掛けることによって元の走査線信号
（図（ｄ））を復元する。図（ｃ）の場合は画素P22が
復元される。なお、係数Knと係数lnとの関係は、ln＝２
×Knとなるように設定されている。
前述の従来例では、サンプリング周波数fsで各回路を動
作させなければならないため、各回路に高速動作が要求
され、また、ラインメモリに記憶容量の大きなメモリを
必要とするなどの不都合が生じる。
作させなければならないため、各回路に高速動作が要求
され、また、ラインメモリに記憶容量の大きなメモリを
必要とするなどの不都合が生じる。
この発明は、各回路の動作速度を低減させると共にライ
ンメモリの記憶容量を半減させ、回路構成の簡易な映像
信号の間引き／補間回路を提供することを目的とする。
ンメモリの記憶容量を半減させ、回路構成の簡易な映像
信号の間引き／補間回路を提供することを目的とする。
この発明による映像信号の間引き回路は、映像信号を、
ライン毎に１画素おきに分離して２相データとして出力
する２相分割回路と、この２相分割回路から出力される
上記２相データを、ライン毎に交互に切り換えて出力す
る切換回路と、この切換回路の出力を、内部にライン毎
の切り換えをもってフィルタリングするフィルタ回路と
を有し、２次元フィルタ処理とオフセット標本化とデー
タシフトとを同時に行うように構成する。
ライン毎に１画素おきに分離して２相データとして出力
する２相分割回路と、この２相分割回路から出力される
上記２相データを、ライン毎に交互に切り換えて出力す
る切換回路と、この切換回路の出力を、内部にライン毎
の切り換えをもってフィルタリングするフィルタ回路と
を有し、２次元フィルタ処理とオフセット標本化とデー
タシフトとを同時に行うように構成する。
また、この発明による映像信号の補間回路は、順次走査
の映像信号をオフセット標本化し、該標本化映像信号を
補間してこれを復元するための映像信号の補間回路にお
いて、 所定ライン上の前記標本化映像信号の所定画素に対し
て、少なくとも前記所定ラインから１ライン前後のライ
ンの画素と、前記所定画素を含む前記所定ライン上にあ
るそれぞれ１画素分づつ遅延した複数の画素とが入力さ
れて補間画素を生成するフィルタ回路と、 前記フィルタ回路に入力される前記複数の画素をライン
ごとに１画素分シフトしたものに切り換える第１スッチ
と、 １ライン期間において前記補間画素と前記所定ライン上
の画素とを前記オフセット標本化周波数の２倍の周波数
で交互に出力する第２スイッチと を備える。
の映像信号をオフセット標本化し、該標本化映像信号を
補間してこれを復元するための映像信号の補間回路にお
いて、 所定ライン上の前記標本化映像信号の所定画素に対し
て、少なくとも前記所定ラインから１ライン前後のライ
ンの画素と、前記所定画素を含む前記所定ライン上にあ
るそれぞれ１画素分づつ遅延した複数の画素とが入力さ
れて補間画素を生成するフィルタ回路と、 前記フィルタ回路に入力される前記複数の画素をライン
ごとに１画素分シフトしたものに切り換える第１スッチ
と、 １ライン期間において前記補間画素と前記所定ライン上
の画素とを前記オフセット標本化周波数の２倍の周波数
で交互に出力する第２スイッチと を備える。
この発明の構成において、映像信号が間引き回路に入力
されると、２相分割回路は各ラインの画素を周波数fsの
タイミングで順次取り込み、各ライン毎に１画素おきに
分離して周波数fsのタイミングで２相データD0およびD1
として出力する。２つの出力データD0およびD1は、切換
回路でライン毎に交互に切り換えられ、２次元サブサン
プル・フィルタに入力される。２次元サブサンプル・フ
ィルタでは、順次走査の映像信号をライン毎に交互に１
画素おきに間引いてオフセット標本化（五の目標本化）
を行いデータ量を圧縮して出力する。この場合、フィル
タに入力される順次走査信号は２相データに分離されて
いるので、フィルタの動作速度は周波数fsの２分の一低
速度で動作させることができ、また、フィルタを構成す
るラインメモリの記憶容量も従来に比べ半減させること
が出来る。
されると、２相分割回路は各ラインの画素を周波数fsの
タイミングで順次取り込み、各ライン毎に１画素おきに
分離して周波数fsのタイミングで２相データD0およびD1
として出力する。２つの出力データD0およびD1は、切換
回路でライン毎に交互に切り換えられ、２次元サブサン
プル・フィルタに入力される。２次元サブサンプル・フ
ィルタでは、順次走査の映像信号をライン毎に交互に１
画素おきに間引いてオフセット標本化（五の目標本化）
を行いデータ量を圧縮して出力する。この場合、フィル
タに入力される順次走査信号は２相データに分離されて
いるので、フィルタの動作速度は周波数fsの２分の一低
速度で動作させることができ、また、フィルタを構成す
るラインメモリの記憶容量も従来に比べ半減させること
が出来る。
また、補間回路では、 フィルタ回路は、所定ライン上の標本化映像信号の所定
画素に対して、少なくとも前記所定ラインから１ライン
前後のラインの画素と、前記所定画素を含む前記所定ラ
イン上にあるそれぞれ１画素分づつ遅延した複数の画素
より補間画素を生成する。
画素に対して、少なくとも前記所定ラインから１ライン
前後のラインの画素と、前記所定画素を含む前記所定ラ
イン上にあるそれぞれ１画素分づつ遅延した複数の画素
より補間画素を生成する。
第１のスイッチは、フィルタ回路に入力される前記複数
の画素をラインごとに１画分シフトしたものに切り換え
る。
の画素をラインごとに１画分シフトしたものに切り換え
る。
第２のスイッチは、１ライン期間において補間画素と前
記所定ライン上の画素とをオフセット標本化周波数の２
倍の周波数で交互に切り換えて出力する。
記所定ライン上の画素とをオフセット標本化周波数の２
倍の周波数で交互に切り換えて出力する。
第１図はこの発明による映像信号の間引き／補間回路の
うち間引き回路の一実施例を示すブロック図である。な
お、第１図において第７図と対応する部分には同一符号
を付して説明する。
うち間引き回路の一実施例を示すブロック図である。な
お、第１図において第７図と対応する部分には同一符号
を付して説明する。
この回路は、入力端子10から入力される順次走査信号
を、ライン毎に１画素おきに分離して２相データに分割
する２相分割回路30を備え、この分割された２相データ
は切換回路31でライン毎に交互に切り換えられ、一方の
出力は１ライン分の走査線信号を記憶するラインメモリ
32に入力され、他方の出力は「１ライン−１画素」分の
走査線信号を記憶するラインメモリ11に入力される。ラ
インメモリ11の出力は走査線信号を順次それぞれ１画素
分記憶する第１および第２の遅延回路12および13に入力
され、遅延回路13の出力は「１ライン−１画素」分の走
査線信号を記憶するラインメモリ14に入力される。ライ
ンメモリ11の出力および遅延回路12の出力はスイッチ回
路33でライン毎に交互に切り換えられて出力され、遅延
回路12の出力および遅延回路13の出力はスイッチ回路34
で同じくライン毎に交互に切り換えられて出力される。
を、ライン毎に１画素おきに分離して２相データに分割
する２相分割回路30を備え、この分割された２相データ
は切換回路31でライン毎に交互に切り換えられ、一方の
出力は１ライン分の走査線信号を記憶するラインメモリ
32に入力され、他方の出力は「１ライン−１画素」分の
走査線信号を記憶するラインメモリ11に入力される。ラ
インメモリ11の出力は走査線信号を順次それぞれ１画素
分記憶する第１および第２の遅延回路12および13に入力
され、遅延回路13の出力は「１ライン−１画素」分の走
査線信号を記憶するラインメモリ14に入力される。ライ
ンメモリ11の出力および遅延回路12の出力はスイッチ回
路33でライン毎に交互に切り換えられて出力され、遅延
回路12の出力および遅延回路13の出力はスイッチ回路34
で同じくライン毎に交互に切り換えられて出力される。
また、ラインメモリ11の入力は係数K3を乗算する乗算回
路15に入力され、スイッチ回路33および34の出力は加算
回路16で加算されたのち係数K2を乗算する乗算回路17に
入力され、ラインメモリ32の出力は係数K1を乗算する乗
算回路18に入力され、ラインメモリ14の出力は係数K3を
乗算する乗算回路19に入力される。そして、これら各乗
算回路の出力は加算回路20で加算されて出力端子24を介
して出力される。
路15に入力され、スイッチ回路33および34の出力は加算
回路16で加算されたのち係数K2を乗算する乗算回路17に
入力され、ラインメモリ32の出力は係数K1を乗算する乗
算回路18に入力され、ラインメモリ14の出力は係数K3を
乗算する乗算回路19に入力される。そして、これら各乗
算回路の出力は加算回路20で加算されて出力端子24を介
して出力される。
この構成において、前述と同様に入力端子10に順次走査
の走査線が、第２図（ａ）に示すように、ラインL1，
L2，L3，…として入力されると、２相分割回路30は各ラ
インの画素データを周波数fsのタイミングで取り込み、
各ライン毎に１画素おきに分離して周波数fs/2のタイミ
ングで２相データとして出力する。従って、２相分割回
路30からは、第２図（ｂ）に示すように、出力データD0
としてラインLa1（画素P10，P12，…），La2（画素
P20，P22，…），La3（画素P30，P32，…），…が出力
され、第２図（ｃ）に示すように、出力データD1として
ラインLb1（画素P11，P13，…），Lb2（画素P21，P23，
…），Lb3（画素P31，P33，…），…が出力される。こ
の２つの出力データD0およびD1は、切換回路31でライン
毎に交互に切り換えられ、ラインメモリ32にはラインLa
1→Lb2→La3→Lb4→…がこれらの順に入力され、ライン
メモリ11にはラインLb1→La2→Lb3→La4→…がこれらの
順に入力される。
の走査線が、第２図（ａ）に示すように、ラインL1，
L2，L3，…として入力されると、２相分割回路30は各ラ
インの画素データを周波数fsのタイミングで取り込み、
各ライン毎に１画素おきに分離して周波数fs/2のタイミ
ングで２相データとして出力する。従って、２相分割回
路30からは、第２図（ｂ）に示すように、出力データD0
としてラインLa1（画素P10，P12，…），La2（画素
P20，P22，…），La3（画素P30，P32，…），…が出力
され、第２図（ｃ）に示すように、出力データD1として
ラインLb1（画素P11，P13，…），Lb2（画素P21，P23，
…），Lb3（画素P31，P33，…），…が出力される。こ
の２つの出力データD0およびD1は、切換回路31でライン
毎に交互に切り換えられ、ラインメモリ32にはラインLa
1→Lb2→La3→Lb4→…がこれらの順に入力され、ライン
メモリ11にはラインLb1→La2→Lb3→La4→…がこれらの
順に入力される。
いま、入力端子10にラインL3が入力されると、２相分割
回路30からは出力データD0としてラインLa3（画素P30，
P32，…）が出力され、出力データD1としてラインLb
3（画素P31，P33，…）が出力される。切換回路31が図
の実線の状態に切り換えられていると、画素P30がライ
ンメモリ32に入力され同時に画素P31がラインメモリ11
に入力される。このとき、ラインメモリ32からは画素P
21が出力され、ラインメモリ11からは画素P22が出力さ
れ、遅延回路12からは画素P20が出力され、ラインメモ
リ14からは画素P11が出力される。このとき、スイッチ
回路33および34は図示の状態に切り換えられているの
で、加算回路20からは画素P21′が次式のように演算さ
れて出力される。
回路30からは出力データD0としてラインLa3（画素P30，
P32，…）が出力され、出力データD1としてラインLb
3（画素P31，P33，…）が出力される。切換回路31が図
の実線の状態に切り換えられていると、画素P30がライ
ンメモリ32に入力され同時に画素P31がラインメモリ11
に入力される。このとき、ラインメモリ32からは画素P
21が出力され、ラインメモリ11からは画素P22が出力さ
れ、遅延回路12からは画素P20が出力され、ラインメモ
リ14からは画素P11が出力される。このとき、スイッチ
回路33および34は図示の状態に切り換えられているの
で、加算回路20からは画素P21′が次式のように演算さ
れて出力される。
P21′＝K1P21＋K2（P20＋P22） ＋K3（P11＋P31） 続いて、切換回路31からラインメモリ32に画素P32が入
力され同時にラインメモリ11に画素P33が入力される
と、ラインメモリ32からは画素P23が出力され、ライン
メモリ11からは画素P24が出力され、遅延回路12からは
画素P22が出力され、ラインメモリ14からは画素P13が出
力される。従って、加算回路20からは画素P23′が次式
のように演算されて出力される。
力され同時にラインメモリ11に画素P33が入力される
と、ラインメモリ32からは画素P23が出力され、ライン
メモリ11からは画素P24が出力され、遅延回路12からは
画素P22が出力され、ラインメモリ14からは画素P13が出
力される。従って、加算回路20からは画素P23′が次式
のように演算されて出力される。
P23′＝K1P23＋K2（P22＋P24） ＋K3（P13＋P33） さらに、入力端子10に次のラインL4が入力されると、２
相分割回路30から出力データD0としてラインLa4（画素P
40，P42，…）が出力され、出力データD1としてラインL
b4（画素P41，P43，…）が出力される。このとき、切換
回路31は図の破線の状態で切り換わっているので、ライ
ンメモリ32に画素P43が入力され同時にラインメモリ11
に画素P42が入力されると、ラインメモリ32からは画素P
32が出力され、ラインメモリ11からは画素P35が出力さ
れ、遅延回路12および13からは画素P33およびP31が出力
され、ラインメモリ14からは画素P22が出力される。ま
た、このときスイッチ回路33および34は図と反対の状態
にそれぞれ切り換えられているので、加算回路20からは
画素P32′が次式のように演算されて出力される。
相分割回路30から出力データD0としてラインLa4（画素P
40，P42，…）が出力され、出力データD1としてラインL
b4（画素P41，P43，…）が出力される。このとき、切換
回路31は図の破線の状態で切り換わっているので、ライ
ンメモリ32に画素P43が入力され同時にラインメモリ11
に画素P42が入力されると、ラインメモリ32からは画素P
32が出力され、ラインメモリ11からは画素P35が出力さ
れ、遅延回路12および13からは画素P33およびP31が出力
され、ラインメモリ14からは画素P22が出力される。ま
た、このときスイッチ回路33および34は図と反対の状態
にそれぞれ切り換えられているので、加算回路20からは
画素P32′が次式のように演算されて出力される。
P32′＝K1P32＋K2（P31＋P33） ＋K3（P22＋P42） こうして最終的には、第２図（ｄ）に示すように、各ラ
イン毎に交互に１画素おきに間引かれた走査線信号が出
力端子24から出力される。この走査線信号は前述した第
８図（ｃ）の信号に相当する。
イン毎に交互に１画素おきに間引かれた走査線信号が出
力端子24から出力される。この走査線信号は前述した第
８図（ｃ）の信号に相当する。
第３図は、この発明による映像信号の間引き回路の他の
実施例を示すブロック図で、第１図と対応する部分には
同一符号を付して説明する。
実施例を示すブロック図で、第１図と対応する部分には
同一符号を付して説明する。
この回路は切換回路31の一方の出力が「１ライン＋１画
素」分の走査線信号を記憶するラインメモリ40に入力さ
れ、その出力は係数K5を乗算する乗算回路41を経て加算
回路20に入力される。切換回路31の他方の出力は第１お
よび第２の遅延回路42および43に順次入力され、その出
力は「１ライン−３画素」分の走査線信号を記憶するラ
インメモリ44に入力される。ラインメモリ44の出力は第
３乃至第６の遅延回路45乃至48を順次経て「１ライン−
３画素」分の走査線信号を記憶するラインメモリ49に入
力される。さらに、ラインメモリ49の出力は第７および
第８の遅延回路50および51に順次入力され、遅延回路50
の出力は遅延回路42の出力と加算回路52で加算されて係
数K3を乗算する乗算回路53に入力される。また、ライン
メモリ49の出力と遅延回路51の出力とは加算回路54で加
算されて加算回路55に入力される。加算回路55には、加
算回路56で加算された遅延回路42の入力と遅延回路43と
の加算出力が入力されており、その加算値は係数K4を乗
算する乗算回路57に入力される。
素」分の走査線信号を記憶するラインメモリ40に入力さ
れ、その出力は係数K5を乗算する乗算回路41を経て加算
回路20に入力される。切換回路31の他方の出力は第１お
よび第２の遅延回路42および43に順次入力され、その出
力は「１ライン−３画素」分の走査線信号を記憶するラ
インメモリ44に入力される。ラインメモリ44の出力は第
３乃至第６の遅延回路45乃至48を順次経て「１ライン−
３画素」分の走査線信号を記憶するラインメモリ49に入
力される。さらに、ラインメモリ49の出力は第７および
第８の遅延回路50および51に順次入力され、遅延回路50
の出力は遅延回路42の出力と加算回路52で加算されて係
数K3を乗算する乗算回路53に入力される。また、ライン
メモリ49の出力と遅延回路51の出力とは加算回路54で加
算されて加算回路55に入力される。加算回路55には、加
算回路56で加算された遅延回路42の入力と遅延回路43と
の加算出力が入力されており、その加算値は係数K4を乗
算する乗算回路57に入力される。
また、ラインメモリ44の出力と遅延回路45の出力、遅延
回路45の出力と遅延回路46の出力、遅延回路46の出力と
遅延回路47の出力、遅延回路47の出力と遅延回路48の出
力とはそれぞれスイッチ回路58乃至61でライン毎に交互
に切り換えられて出力され、スイッチ回路59の出力およ
びスイッチ回路60の出力は加算回路62で加算されて係数
K1を乗算する乗算回路63に入力され、スイッチ回路58の
出力およびスイッチ回路61の出力は加算回路64で加算さ
れて係数K2を乗算する乗算回路65に入力される。各乗算
回路の出力は加算回路20で加算され、出力端子24を介し
て次段の回路に出力される。
回路45の出力と遅延回路46の出力、遅延回路46の出力と
遅延回路47の出力、遅延回路47の出力と遅延回路48の出
力とはそれぞれスイッチ回路58乃至61でライン毎に交互
に切り換えられて出力され、スイッチ回路59の出力およ
びスイッチ回路60の出力は加算回路62で加算されて係数
K1を乗算する乗算回路63に入力され、スイッチ回路58の
出力およびスイッチ回路61の出力は加算回路64で加算さ
れて係数K2を乗算する乗算回路65に入力される。各乗算
回路の出力は加算回路20で加算され、出力端子24を介し
て次段の回路に出力される。
この構成において、例えば、ラインメモリ40に画素P44
が入力され同時に遅延回路42を画素P45が入力される
と、加算回路20からは画素P33′が次式のように演算さ
れて出力される。
が入力され同時に遅延回路42を画素P45が入力される
と、加算回路20からは画素P33′が次式のように演算さ
れて出力される。
P33′＝K1（P32＋P34） ＋K2（P30＋P36） ＋K3（P23＋P43） ＋K4（P21＋P25＋P41＋P45） ＋K5P33 第４図は、第１図の間引き回路によって圧縮された映像
信号を復元するための補間回路である。この回路は、入
力端子70から入力される走査線信号を「１ライン−１画
素」分記憶するラインメモリ71、ラインメモリ71の出力
を順次１画素分記憶する第１および第２の遅延回路72お
よび73、遅延回路73の出力を「１ライン−１画素」分記
憶するラインメモリ74を備え、さらに、ラインメモリ71
の出力と遅延回路72の出力とをライン毎に交互に切り換
えるスイッチ回路75、遅延回路72の出力と遅延回路73の
出力とを同じくライン毎に交互に切り換えるスイッチ回
路76を備える。
信号を復元するための補間回路である。この回路は、入
力端子70から入力される走査線信号を「１ライン−１画
素」分記憶するラインメモリ71、ラインメモリ71の出力
を順次１画素分記憶する第１および第２の遅延回路72お
よび73、遅延回路73の出力を「１ライン−１画素」分記
憶するラインメモリ74を備え、さらに、ラインメモリ71
の出力と遅延回路72の出力とをライン毎に交互に切り換
えるスイッチ回路75、遅延回路72の出力と遅延回路73の
出力とを同じくライン毎に交互に切り換えるスイッチ回
路76を備える。
また、入力端子70の入力信号とラインメモリ74の出力と
を加算する加算回路77、その加算値に係数l3を乗算する
乗算回路78、スイッチ回路75の出力とスイッチ回路76の
出力とを加算する加算回路79、その加算値に係数l2を乗
算する乗算回路80、乗算回路78の出力と乗算回路80の出
力とを加算する加算回路81、遅延回路72の出力に係数l1
を乗算する乗算回路82、加算回路81の出力と乗算回路82
の出力とをクロックCK毎に交互に切り換えて出力するス
イッチ回路83とを備え、スイッチ回路83の出力は出力端
子84を介して次段の回路に出力される。
を加算する加算回路77、その加算値に係数l3を乗算する
乗算回路78、スイッチ回路75の出力とスイッチ回路76の
出力とを加算する加算回路79、その加算値に係数l2を乗
算する乗算回路80、乗算回路78の出力と乗算回路80の出
力とを加算する加算回路81、遅延回路72の出力に係数l1
を乗算する乗算回路82、加算回路81の出力と乗算回路82
の出力とをクロックCK毎に交互に切り換えて出力するス
イッチ回路83とを備え、スイッチ回路83の出力は出力端
子84を介して次段の回路に出力される。
第４図の構成において、入力端子70には、間引き回路で
圧縮された順次走査信号が、第５図（ａ）に示すよう
に、ラインL1（画素P10′，P12′，…），L2（画素
P21′，P23′，…），L3（画素P30′，P32′，…），…
の順に入力される。いま、ラインL3の画素P32′がライ
ンメモリ71に入力されると、ラインメモリ71から画素P
23′、遅延回路72から画素P21′、ラインメモリ74から
画素P12′がそれぞれ出力される。スイッチ回路75およ
び76が図示の状態に切り換えられていると、加算回路81
からは画素P22が次式のように演算されて出力され補間
される。
圧縮された順次走査信号が、第５図（ａ）に示すよう
に、ラインL1（画素P10′，P12′，…），L2（画素
P21′，P23′，…），L3（画素P30′，P32′，…），…
の順に入力される。いま、ラインL3の画素P32′がライ
ンメモリ71に入力されると、ラインメモリ71から画素P
23′、遅延回路72から画素P21′、ラインメモリ74から
画素P12′がそれぞれ出力される。スイッチ回路75およ
び76が図示の状態に切り換えられていると、加算回路81
からは画素P22が次式のように演算されて出力され補間
される。
P22＝l2（P21′＋P23′） ＋l3（P12′＋P32′） また、この状態でスイッチ回路83を図示と反対の状態に
切り換えると、画素P21が次式のように演算されて出力
される。なお、係数Knと係数lnとの関係は、ln＝２×Kn
となるように設定されている。
切り換えると、画素P21が次式のように演算されて出力
される。なお、係数Knと係数lnとの関係は、ln＝２×Kn
となるように設定されている。
P21＝lnP21′ こうしてスイッチ回路83をクロックCKで交互に切り換え
ることによって、間引きされた画素データを、第５図
（ｂ）に示すように復元することが出来る。
ることによって、間引きされた画素データを、第５図
（ｂ）に示すように復元することが出来る。
第６図は、この発明による映像信号の補間回路の他の実
施例を示すブロック図で、第４図と対応する部分には同
一符号を付して説明する。
施例を示すブロック図で、第４図と対応する部分には同
一符号を付して説明する。
この回路は、入力端子70から入力される走査線信号を順
次１画素分記憶する第１および第２の遅延回路90および
91、遅延回路91の出力を「１ライン−３画素」分記憶す
るラインメモリ92、ラインメモリ92の出力を順次１画素
分記憶する第３乃至第６の遅延回路93乃至96、遅延回路
96の出力を「１ライン−３画素」分記憶するラインメモ
リ97、ラインメモリ97の出力を順次１画素分記憶する第
７および第８の遅延回路98および99を備え、ラインメモ
リ92の出力と遅延回路93の出力、遅延回路93の出力と遅
延回路94の出力、遅延回路94の出力と遅延回路95の出
力、遅延回路95の出力と遅延回路96の出力とはそれぞれ
スイッチ回路100乃至103でライン毎に交互に切り換えら
れて出力され、スイッチ回路101の出力とスイッチ回路1
02の出力とは加算回路104で加算されて係数l1を乗算す
る乗算回路105に入力され、スイッチ回路100の出力とス
イッチ回路103の出力とは加算回路106で加算されて係数
l2を乗算する乗算回路107に入力される。
次１画素分記憶する第１および第２の遅延回路90および
91、遅延回路91の出力を「１ライン−３画素」分記憶す
るラインメモリ92、ラインメモリ92の出力を順次１画素
分記憶する第３乃至第６の遅延回路93乃至96、遅延回路
96の出力を「１ライン−３画素」分記憶するラインメモ
リ97、ラインメモリ97の出力を順次１画素分記憶する第
７および第８の遅延回路98および99を備え、ラインメモ
リ92の出力と遅延回路93の出力、遅延回路93の出力と遅
延回路94の出力、遅延回路94の出力と遅延回路95の出
力、遅延回路95の出力と遅延回路96の出力とはそれぞれ
スイッチ回路100乃至103でライン毎に交互に切り換えら
れて出力され、スイッチ回路101の出力とスイッチ回路1
02の出力とは加算回路104で加算されて係数l1を乗算す
る乗算回路105に入力され、スイッチ回路100の出力とス
イッチ回路103の出力とは加算回路106で加算されて係数
l2を乗算する乗算回路107に入力される。
また、遅延回路90の出力と遅延回路98の出力とは加算回
路108で加算されて係数l3を乗算する乗算回路109に入力
され、入力端子70の入力信号と遅延回路91の出力とは加
算回路110で加算されて加算回路111に入力される。この
加算回路111の他方の入力にはラインメモリ97の出力と
遅延回路99の出力とが加算回路112で加算されてその加
算値が入力され、加算回路111の出力は係数l4を乗算す
る乗算回路113に入力されている。
路108で加算されて係数l3を乗算する乗算回路109に入力
され、入力端子70の入力信号と遅延回路91の出力とは加
算回路110で加算されて加算回路111に入力される。この
加算回路111の他方の入力にはラインメモリ97の出力と
遅延回路99の出力とが加算回路112で加算されてその加
算値が入力され、加算回路111の出力は係数l4を乗算す
る乗算回路113に入力されている。
これらの各乗算回路の出力は加算回路81で加算されて遅
延回路94の出力とクロックCK毎に交互に切り換えて出力
するスイッチ回路83に入力される。スイッチ回路83の出
力は出力端子84を介して次段の回路に出力される。
延回路94の出力とクロックCK毎に交互に切り換えて出力
するスイッチ回路83に入力される。スイッチ回路83の出
力は出力端子84を介して次段の回路に出力される。
この構成において、例えば、入力端子70にラインL4の画
素P36′が入力されると、加算回路81からは画素P24が次
式のように演算されて出力され補間される。
素P36′が入力されると、加算回路81からは画素P24が次
式のように演算されて出力され補間される。
P24＝l1（P23′＋P25′） ＋l2（P21′＋P27′） ＋l3（P14′＋P34′） ＋l4（P12′＋P16′ ＋P32′＋P36′） また、この状態でスイッチ回路83を図示と反対の状態で
切り換えると、画素P25が出力される。こうしてスイッ
チ回路83を交互に切り換えることによって、間引きされ
た画素データを復元することが出来る。
切り換えると、画素P25が出力される。こうしてスイッ
チ回路83を交互に切り換えることによって、間引きされ
た画素データを復元することが出来る。
この発明によれば、各回路を低速クロックで動作させる
ことができ、また、少ない記憶容量のラインメモリを用
いることができ、画質を維持しつつ簡易な構成の映像信
号を間引き／補間回路を提供することが可能となる。
ことができ、また、少ない記憶容量のラインメモリを用
いることができ、画質を維持しつつ簡易な構成の映像信
号を間引き／補間回路を提供することが可能となる。
第１図はこの発明による映像信号の間引き回路の一実施
例を示すブロック図、 第２図は第１図の動作を説明するための図、 第３図は間引き回路の他の実施例を示すブロック図、 第４図はこの発明による映像信号の補間回路の一実施例
を示すブロック図、 第５図は第４図の動作を説明するための図、 第６図は補間回路の他の実施例を示すブロック図、 第７図は従来の間引き回路を示すブロック図、 第８図は第７図の動作を説明するための図、 第９図は従来の補間動作を説明するための図である。
例を示すブロック図、 第２図は第１図の動作を説明するための図、 第３図は間引き回路の他の実施例を示すブロック図、 第４図はこの発明による映像信号の補間回路の一実施例
を示すブロック図、 第５図は第４図の動作を説明するための図、 第６図は補間回路の他の実施例を示すブロック図、 第７図は従来の間引き回路を示すブロック図、 第８図は第７図の動作を説明するための図、 第９図は従来の補間動作を説明するための図である。
Claims (2)
- 【請求項１】映像信号を、ライン毎に１画素おきに分離
して２相データとして出力する２相分割回路と、 上記２相分割回路から出力される上記２相データを、ラ
イン毎に交互に切り換えて出力する切換回路と、 上記切換回路の出力を、内部にライン毎の切り換えをも
ってフィルタリングするフィルタ回路とを有し、２次元
フィルタ処理とオフセット標本化とデータシフトとを同
時に行うことを特徴とする映像信号の間引き回路。 - 【請求項２】順次走査の映像信号をオフセット標本化
し、該標本化映像信号を補間してこれを復元するための
映像信号の補間回路において、 所定ライン上の前記標本化映像信号の所定画素に対し
て、少なくとも前記所定ラインから１ライン前後のライ
ンの画素と、前記所定画素を含む前記所定ライン上にあ
るそれぞれ１画素分づつ遅延した複数の画素とが入力さ
れて補間画素を生成するフィルタ回路と、 前記フィルタ回路に入力される前記複数の画素をライン
ごとに１画素分シフトしたものに切り換える第１スッチ
と、 １ライン期間において前記補間画素と前記所定ライン上
の画素とを前記オフセット標本化周波数の２倍の周波数
で交互に出力する第２スイッチと を備えたことを特徴とする映像信号の補間回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18534990A JPH07121116B2 (ja) | 1990-07-16 | 1990-07-16 | 映像信号の間引き／補間回路 |
| US07/721,867 US5305112A (en) | 1990-06-29 | 1991-06-26 | Video signal recording/reproducing system for recording and reproducing video signals in high quality picture television system |
| US08/173,887 US5444494A (en) | 1990-06-29 | 1993-12-27 | Video signal system converting circuit for processing video signal having interlaced scanning lines to produce video signal having sequential scanning lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18534990A JPH07121116B2 (ja) | 1990-07-16 | 1990-07-16 | 映像信号の間引き／補間回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477074A JPH0477074A (ja) | 1992-03-11 |
| JPH07121116B2 true JPH07121116B2 (ja) | 1995-12-20 |
Family
ID=16169236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18534990A Expired - Lifetime JPH07121116B2 (ja) | 1990-06-29 | 1990-07-16 | 映像信号の間引き／補間回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684999B1 (ko) | 2005-05-27 | 2007-02-20 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276877A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 二次元内挿デイジタルフイルタ |
-
1990
- 1990-07-16 JP JP18534990A patent/JPH07121116B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276877A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 二次元内挿デイジタルフイルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477074A (ja) | 1992-03-11 |
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