JPH0789116A - 記録ヘッドの駆動装置 - Google Patents
記録ヘッドの駆動装置Info
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- JPH0789116A JPH0789116A JP5291629A JP29162993A JPH0789116A JP H0789116 A JPH0789116 A JP H0789116A JP 5291629 A JP5291629 A JP 5291629A JP 29162993 A JP29162993 A JP 29162993A JP H0789116 A JPH0789116 A JP H0789116A
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Abstract
(57)【要約】
【目的】 １ライン分の記録素子を一括駆動する記録ヘ
ッドを用いて、数千ビットの記録素子を各々独立して制
御できるようにする。 【構成】 複数の記録素子Ｈを有し、１ライン分の画情
報を複数回繰返してシフトレジスタ１２に転送しラッチ
１３させ、該シフトレジスタにラッチした画情報を転送
毎に一括して記録させる。前記シフトレジスタ１２に対
して画情報を転送する際には、各転送毎に各記録素子に
対する印字及び非印字を決定し、印字と決定された場合
には、転送すべき画情報は有効としてそのまま前記シフ
トレジスタ１２に転送する一方、非印字と決定された場
合には、転送すべき画情報を無効にして前記シフトレジ
スタに転送させ、各記録素子毎に印字制御を行なう。
ッドを用いて、数千ビットの記録素子を各々独立して制
御できるようにする。 【構成】 複数の記録素子Ｈを有し、１ライン分の画情
報を複数回繰返してシフトレジスタ１２に転送しラッチ
１３させ、該シフトレジスタにラッチした画情報を転送
毎に一括して記録させる。前記シフトレジスタ１２に対
して画情報を転送する際には、各転送毎に各記録素子に
対する印字及び非印字を決定し、印字と決定された場合
には、転送すべき画情報は有効としてそのまま前記シフ
トレジスタ１２に転送する一方、非印字と決定された場
合には、転送すべき画情報を無効にして前記シフトレジ
スタに転送させ、各記録素子毎に印字制御を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、感熱記録ヘッドの駆動
装置に関し、特に、一定しない時間間隔で且つ高速で一
括記録する感熱記録ヘッドにおいて、各記録素子毎に印
字エネルギを制御し得るようにした感熱記録ヘッドの駆
動装置に関する。
装置に関し、特に、一定しない時間間隔で且つ高速で一
括記録する感熱記録ヘッドにおいて、各記録素子毎に印
字エネルギを制御し得るようにした感熱記録ヘッドの駆
動装置に関する。
【０００２】
【従来の技術】感熱記録における記録濃度は、種々の要
因に基づいて変動するが、これらの要因の中で、特に高
速記録においては、記録間隔の時間による影響が大き
い。即ち、記録ヘッドの記録素子（発熱要素）は、駆動
された場合、所定時間後には基底温度レベルに復帰する
が、それ迄は蓄熱状態にあり、高蓄熱状態で駆動すると
濃い記録となってしまう。その為、発熱要素が基底温度
レベルへ落ちるのを待って次の記録を行なうか、或い
は、急速に基底温度レベルへ落とす工夫を行なってきた
が、高速記録が要求される場合には、対処できなくな
り、蓄熱状態で次の記録を行なわざるを得なくなってき
ていた。そこで、従来、記録ヘッドの各発熱要素毎に記
録間隔時間を測定し、その記録間隔時間に応じて選択し
たパルス幅の記録電力パルスで各発熱要素を熱駆動する
方法が提案されている。
因に基づいて変動するが、これらの要因の中で、特に高
速記録においては、記録間隔の時間による影響が大き
い。即ち、記録ヘッドの記録素子（発熱要素）は、駆動
された場合、所定時間後には基底温度レベルに復帰する
が、それ迄は蓄熱状態にあり、高蓄熱状態で駆動すると
濃い記録となってしまう。その為、発熱要素が基底温度
レベルへ落ちるのを待って次の記録を行なうか、或い
は、急速に基底温度レベルへ落とす工夫を行なってきた
が、高速記録が要求される場合には、対処できなくな
り、蓄熱状態で次の記録を行なわざるを得なくなってき
ていた。そこで、従来、記録ヘッドの各発熱要素毎に記
録間隔時間を測定し、その記録間隔時間に応じて選択し
たパルス幅の記録電力パルスで各発熱要素を熱駆動する
方法が提案されている。
【０００３】
【発明が解決しようとする課題】図４は、従来の記録ヘ
ッドの駆動方法を示す図で、各ビット毎に、測定した記
録間隔時間に応じて選択したパルス幅φ1，φ2，φ3…
でデータ１，２，３…をゲートして発熱要素Ｈ1，Ｈ2，
Ｈ3…を駆動するものであるが、例えば、１ラインのビ
ット数（発明要素数）を２０４８とすると、各発熱要素
毎に印加エネルギーを制御しようとすると、各発熱素子
Ｈ1，Ｈ2…Ｈ2048に対するリード線（φ1，φ2…
φ2048）が２０４８本となり、回路、装置が大がかりに
なり、また、パルス幅規定信号を複数ビット（複数発熱
要素）共通とすると、リード線の数を減らすことができ
るが、その反面、各ビット毎（各発熱要素毎）の駆動制
御ができないという欠点があった。
ッドの駆動方法を示す図で、各ビット毎に、測定した記
録間隔時間に応じて選択したパルス幅φ1，φ2，φ3…
でデータ１，２，３…をゲートして発熱要素Ｈ1，Ｈ2，
Ｈ3…を駆動するものであるが、例えば、１ラインのビ
ット数（発明要素数）を２０４８とすると、各発熱要素
毎に印加エネルギーを制御しようとすると、各発熱素子
Ｈ1，Ｈ2…Ｈ2048に対するリード線（φ1，φ2…
φ2048）が２０４８本となり、回路、装置が大がかりに
なり、また、パルス幅規定信号を複数ビット（複数発熱
要素）共通とすると、リード線の数を減らすことができ
るが、その反面、各ビット毎（各発熱要素毎）の駆動制
御ができないという欠点があった。
【０００４】また、記録ヘッド内に、各ビット（各発熱
要素）毎にパルス幅を制御できるシフトレジスタ、デコ
ーダ、ラッチ回路を備え、転送は、画情報と平行してパ
ルス幅を規定するコードを転送し、画情報と同様にシフ
ト、デコード、ラッチを行ない、そのビットの長さを駆
動パルス幅とするものが提案されているが、記録ヘッド
内部のパルス幅情報用のシフトレジスタ等が必要である
こと、各ビットパルス幅を制御する必要のない低速用に
はこの機能がむだとなり、コスト的に共用化に問題があ
ること、そのため、パルス幅情報用のシフトレジスタ等
をヘッド外部に設けるのは装置が大がかりになること、
またデコーダのみを外部に設けた場合、シフトレジスタ
の列が増し、ヘッド内部の回路の軽減があまり望めない
こと等の欠点があった。
要素）毎にパルス幅を制御できるシフトレジスタ、デコ
ーダ、ラッチ回路を備え、転送は、画情報と平行してパ
ルス幅を規定するコードを転送し、画情報と同様にシフ
ト、デコード、ラッチを行ない、そのビットの長さを駆
動パルス幅とするものが提案されているが、記録ヘッド
内部のパルス幅情報用のシフトレジスタ等が必要である
こと、各ビットパルス幅を制御する必要のない低速用に
はこの機能がむだとなり、コスト的に共用化に問題があ
ること、そのため、パルス幅情報用のシフトレジスタ等
をヘッド外部に設けるのは装置が大がかりになること、
またデコーダのみを外部に設けた場合、シフトレジスタ
の列が増し、ヘッド内部の回路の軽減があまり望めない
こと等の欠点があった。
【０００５】本発明は、上述のごとき実情に鑑みてなさ
れたもので、１ライン分の記録素子（発熱要素）を一括
駆動する感熱記録ヘッドを用いて、数千ビットの発熱要
素を各々独立してエネルギ制御できるようにすることを
目的としてなされたものである。
れたもので、１ライン分の記録素子（発熱要素）を一括
駆動する感熱記録ヘッドを用いて、数千ビットの発熱要
素を各々独立してエネルギ制御できるようにすることを
目的としてなされたものである。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、複数の記録素子を有し、１ライン分の画
情報を複数回繰返してシフトレジスタに転送しラッチさ
せ、該シフトレジスタにラッチした画情報を転送毎に一
括して記録させる感熱記録ヘッドの駆動装置において、
前記シフトレジスタに対して画情報を転送する際には、
各転送毎に各記録素子に対する印字及び非印字を決定
し、印字と決定された場合には、転送すべき画情報は有
効としてそのまま前記シフトレジスタに転送する一方、
非印字と決定された場合には、転送すべき画情報を無効
にして前記シフトレジスタに転送させ、各記録素子毎に
印字エネルギの制御を行なうことを特徴としたものであ
る。
決するために、複数の記録素子を有し、１ライン分の画
情報を複数回繰返してシフトレジスタに転送しラッチさ
せ、該シフトレジスタにラッチした画情報を転送毎に一
括して記録させる感熱記録ヘッドの駆動装置において、
前記シフトレジスタに対して画情報を転送する際には、
各転送毎に各記録素子に対する印字及び非印字を決定
し、印字と決定された場合には、転送すべき画情報は有
効としてそのまま前記シフトレジスタに転送する一方、
非印字と決定された場合には、転送すべき画情報を無効
にして前記シフトレジスタに転送させ、各記録素子毎に
印字エネルギの制御を行なうことを特徴としたものであ
る。
【０００７】
【実施例】図１は、本発明が適用された感熱記録装置の
一実施例を示す回路構成図、図２及び図３は、その動作
説明をするためのタイムチャートで、本実施例は、１ラ
インのデータを２Ｋビット（２０４８ビット）とし、１
ラインを８回転送し、各発熱要素の駆動パルス幅を 、各ビットの８ライン分相当の時間までの駆動前歴
（３ビット） 、各ビットの左右の情報（２ビット） 、サーマルヘッドの蓄熱状態（３ビット） の３つの情報８ビットから演算して決定する場合の例を
示すものであるが、本発明がこれら３つの情報の演算方
法、或いは演算回路に特徴を有するものではなく、ヘッ
ドの駆動方法、特に、ヘッドの各ビット毎（各発熱要素
毎）に独立して駆動する駆動方法に特徴を有するもので
あることは、以下の説明から容易に理解できよう。
一実施例を示す回路構成図、図２及び図３は、その動作
説明をするためのタイムチャートで、本実施例は、１ラ
インのデータを２Ｋビット（２０４８ビット）とし、１
ラインを８回転送し、各発熱要素の駆動パルス幅を 、各ビットの８ライン分相当の時間までの駆動前歴
（３ビット） 、各ビットの左右の情報（２ビット） 、サーマルヘッドの蓄熱状態（３ビット） の３つの情報８ビットから演算して決定する場合の例を
示すものであるが、本発明がこれら３つの情報の演算方
法、或いは演算回路に特徴を有するものではなく、ヘッ
ドの駆動方法、特に、ヘッドの各ビット毎（各発熱要素
毎）に独立して駆動する駆動方法に特徴を有するもので
あることは、以下の説明から容易に理解できよう。
【０００８】図１において、入力データＩＤＡＴＡは、
ＲＡＭ１又はＲＡＭ２にトグル的に入力され、この制御
は、トグルバッファコントロール３によって行なわれ
る。そして、図２に示すように、一方のＲＡＭが“Ｆｕ
ｌｌ”になると、そのデータは、１ラインの８倍の速度
で出力され、シフトレジスタ４に入力される。このレジ
スタ４への出力は、１ラインの記録時間に８回行なわれ
る。本実施例の場合、各ドットを最高８回パルスを印加
して記録するようにしているため、８倍の速度で８回転
送するようにしているが、これは、ＲＡＭの転送能力、
記録精度、記録速度等によって決定されるものであり、
任意である。なお、ＩＡＤＤは入力時のアドレス、ＯＡ
ＤＤは出力時のアドレスである。そして、ＤＩＮに対し
て、シフトレジスタ４の３ビット遅れの出力Ｑc（図３
において、ＤＩＮに対してＱAは１ビット遅れ、ＱBは２
ビット遅れ、Ｑcは３ビット遅れとなる）は、今画こう
としているデータとして、ゲート５の一方に入力され
る。ゲート５の他方の入力は、各ビットに対して印字、
非印字を決定するデータで、この値が“Ｔｒｕｅ”の場
合は、サーマルヘッドへの転送データは有効(印字)で、
“Ｆａｌｓｅ”の場合は無効(非印字)になる。なお、Ｗ
ＥＮＡ（ライトエネィブル）は、８回転送の第１回転送
のみ有効であり、黒でリセットされ、後は、カウンタ７
のカウント値が前歴データのコードとなり、これが、２
０４８の各ビット毎にＲＡＭ６に格納される。
ＲＡＭ１又はＲＡＭ２にトグル的に入力され、この制御
は、トグルバッファコントロール３によって行なわれ
る。そして、図２に示すように、一方のＲＡＭが“Ｆｕ
ｌｌ”になると、そのデータは、１ラインの８倍の速度
で出力され、シフトレジスタ４に入力される。このレジ
スタ４への出力は、１ラインの記録時間に８回行なわれ
る。本実施例の場合、各ドットを最高８回パルスを印加
して記録するようにしているため、８倍の速度で８回転
送するようにしているが、これは、ＲＡＭの転送能力、
記録精度、記録速度等によって決定されるものであり、
任意である。なお、ＩＡＤＤは入力時のアドレス、ＯＡ
ＤＤは出力時のアドレスである。そして、ＤＩＮに対し
て、シフトレジスタ４の３ビット遅れの出力Ｑc（図３
において、ＤＩＮに対してＱAは１ビット遅れ、ＱBは２
ビット遅れ、Ｑcは３ビット遅れとなる）は、今画こう
としているデータとして、ゲート５の一方に入力され
る。ゲート５の他方の入力は、各ビットに対して印字、
非印字を決定するデータで、この値が“Ｔｒｕｅ”の場
合は、サーマルヘッドへの転送データは有効(印字)で、
“Ｆａｌｓｅ”の場合は無効(非印字)になる。なお、Ｗ
ＥＮＡ（ライトエネィブル）は、８回転送の第１回転送
のみ有効であり、黒でリセットされ、後は、カウンタ７
のカウント値が前歴データのコードとなり、これが、２
０４８の各ビット毎にＲＡＭ６に格納される。
【０００９】次に、駆動パルス決定のためのデータ処理
の説明をする。ＲＡＭ６は２Ｋ×４ビットの容量を持
ち、トグルバッファからの出力速度と同期してアドレッ
シングされる。このＲＡＭ６の入力は、図２に示すよう
に、８回データ転送の最初の１回の時間に行なわれる。
そして、このＲＡＭ６の入力の４ビット目（４ｐｉｎ）
に、図３に示すように、シフトレジスタ４のＱAのデー
タ（今、画こうとしているデータＱcに対して２ビット
前のデータ）が入力される。この２ビット前のデータ
（ＱA）をＲＡＭ６に入力するのは、サーマルヘッドへ
のデータは、ＤＩＮに対しては、前述のように、３ビッ
ト遅れのデータとなるが、マルチプレクサ９の出力まで
に２ビットの遅れが生ずるので（なお、マルチプレクサ
９の出力は（該マルチプレクサ９で１ビット遅れるの
で）ＤＩＮに対して３ビット遅れとなる）、これと同期
をとるためである。
の説明をする。ＲＡＭ６は２Ｋ×４ビットの容量を持
ち、トグルバッファからの出力速度と同期してアドレッ
シングされる。このＲＡＭ６の入力は、図２に示すよう
に、８回データ転送の最初の１回の時間に行なわれる。
そして、このＲＡＭ６の入力の４ビット目（４ｐｉｎ）
に、図３に示すように、シフトレジスタ４のＱAのデー
タ（今、画こうとしているデータＱcに対して２ビット
前のデータ）が入力される。この２ビット前のデータ
（ＱA）をＲＡＭ６に入力するのは、サーマルヘッドへ
のデータは、ＤＩＮに対しては、前述のように、３ビッ
ト遅れのデータとなるが、マルチプレクサ９の出力まで
に２ビットの遅れが生ずるので（なお、マルチプレクサ
９の出力は（該マルチプレクサ９で１ビット遅れるの
で）ＤＩＮに対して３ビット遅れとなる）、これと同期
をとるためである。
【００１０】今、ＲＡＭ６（４ｐｉｎ）への入力データ
ＱAが、“Ｔｒｕｅ”で１ライン前のデータがＴｒｕｅ
の場合、ゲート１１の出力によってカウンタ７がリセッ
トされる。データが“Ｆａｌｓｅ”であるとカウンタ７
がインクレメントされる。カウンタ７が８カウントする
とカウンタ７のＱA，ＱB，ＱCの値は全て“Ｔｒｕｅ”
となり、ゲート１０の出力によりカウンタ７の動作は停
止する。また、カウンタ７の出力はＲＡＭ６に入力さ
れ、これが各ビットの駆動前歴のデータとなる（なお、
ここで、前歴データとは、各ビットにおける８ライン前
までの駆動前歴データである）、すなわち、ＲＡＭ６の
後ラッチ出力には（図３のＲＡＭ６の後ラッチ出力（カ
ウンタ７の入力）を参照）、データ“Ｔｒｕｅ”が生じ
た時、その８ライン前までのどの位置でそのビットが駆
動されたかが記憶されており、これがＲＯＭ８の入力
０，１，２に入力される（図３のＲＯＭ８の入力参
照）。なお、図示実施例は連続記録の場合について記述
しているが、ファクシミリにおける間欠動作がある場合
は、カウンタ７のインクレメント動作をライン単位では
なく単位時間で行なうことにより、駆動前歴を時間で記
憶することができる。
ＱAが、“Ｔｒｕｅ”で１ライン前のデータがＴｒｕｅ
の場合、ゲート１１の出力によってカウンタ７がリセッ
トされる。データが“Ｆａｌｓｅ”であるとカウンタ７
がインクレメントされる。カウンタ７が８カウントする
とカウンタ７のＱA，ＱB，ＱCの値は全て“Ｔｒｕｅ”
となり、ゲート１０の出力によりカウンタ７の動作は停
止する。また、カウンタ７の出力はＲＡＭ６に入力さ
れ、これが各ビットの駆動前歴のデータとなる（なお、
ここで、前歴データとは、各ビットにおける８ライン前
までの駆動前歴データである）、すなわち、ＲＡＭ６の
後ラッチ出力には（図３のＲＡＭ６の後ラッチ出力（カ
ウンタ７の入力）を参照）、データ“Ｔｒｕｅ”が生じ
た時、その８ライン前までのどの位置でそのビットが駆
動されたかが記憶されており、これがＲＯＭ８の入力
０，１，２に入力される（図３のＲＯＭ８の入力参
照）。なお、図示実施例は連続記録の場合について記述
しているが、ファクシミリにおける間欠動作がある場合
は、カウンタ７のインクレメント動作をライン単位では
なく単位時間で行なうことにより、駆動前歴を時間で記
憶することができる。
【００１１】ＲＯＭ８のｐｉｎ３，４にはシフトレジス
タ４のＱA，ＱCの出力が入力される。これは各ビットの
左右の情報であり、実際には、今画こうとしている画デ
ータＱCの左右のＱB，ＱDのデータであるが、マルチプ
レクサ９へのラッチ動作で１ビット遅れるため、ＱAが
左のデータとして、ＱCが右のデータとしてＲＯＭ８に
入力される。ＲＯＭ８のｐｉｎ５，６，７にはヘッド基
板温度の情報ＴＨＥＲＭが入力される。
タ４のＱA，ＱCの出力が入力される。これは各ビットの
左右の情報であり、実際には、今画こうとしている画デ
ータＱCの左右のＱB，ＱDのデータであるが、マルチプ
レクサ９へのラッチ動作で１ビット遅れるため、ＱAが
左のデータとして、ＱCが右のデータとしてＲＯＭ８に
入力される。ＲＯＭ８のｐｉｎ５，６，７にはヘッド基
板温度の情報ＴＨＥＲＭが入力される。
【００１２】以上、ＲＯＭ８への８つの入力によって各
ビットに対する印字又は非印字が、ＲＯＭ８のテーブル
によって決定される。この動作は８回転送の第１回目に
行なわれる（ＷＥＮＡが“Ｔｒｕｅ”の間）。したがっ
て、第１回目転送の間はデータをすべてＴｒｕｅにする
（ＲＯＭ８の出力Ｑ０は常に“Ｔｒｕｅ”）。マルチプ
レクサ９の出力（図３のマルチプレクサ９の出力参照）
はＭＰＸＣＬＫにより、転送回数（第何回目か）によっ
てＲＯＭ８の出力（図３のＲＯＭ８の出力参照）の８ビ
ットのうち１ビットが選ばれ、ゲート５に入力され、そ
の出力がシフトレジスタ１２（２０４８ビット）に入力
される。第ｎ回目の転送データは、転送終了後ＬＯＡＤ
（ラッチ）信号によってヘッドにラッチされ、次のＬＯ
ＡＤ信号が入力されるまでその信号を記録する。第８回
目のラッチが終了すると、１回転送分の時間経過時点で
ＲＥＳＥＴ信号によってラッチデータがリセットされ１
ラインの記録が終了する。なお、データ転送速度が素子
等の制限で追従しない場合はデータを並列に入力し、各
データラインにおいて同様の制御をすることにより、速
度に追従させることが可能である。
ビットに対する印字又は非印字が、ＲＯＭ８のテーブル
によって決定される。この動作は８回転送の第１回目に
行なわれる（ＷＥＮＡが“Ｔｒｕｅ”の間）。したがっ
て、第１回目転送の間はデータをすべてＴｒｕｅにする
（ＲＯＭ８の出力Ｑ０は常に“Ｔｒｕｅ”）。マルチプ
レクサ９の出力（図３のマルチプレクサ９の出力参照）
はＭＰＸＣＬＫにより、転送回数（第何回目か）によっ
てＲＯＭ８の出力（図３のＲＯＭ８の出力参照）の８ビ
ットのうち１ビットが選ばれ、ゲート５に入力され、そ
の出力がシフトレジスタ１２（２０４８ビット）に入力
される。第ｎ回目の転送データは、転送終了後ＬＯＡＤ
（ラッチ）信号によってヘッドにラッチされ、次のＬＯ
ＡＤ信号が入力されるまでその信号を記録する。第８回
目のラッチが終了すると、１回転送分の時間経過時点で
ＲＥＳＥＴ信号によってラッチデータがリセットされ１
ラインの記録が終了する。なお、データ転送速度が素子
等の制限で追従しない場合はデータを並列に入力し、各
データラインにおいて同様の制御をすることにより、速
度に追従させることが可能である。
【００１３】
【発明の効果】上述のように、本発明によれば、１ライ
ン分の記録素子を一括して駆動する感熱記録ヘッドの駆
動において、１ライン中画情報をｎ回（図示実施例の場
合、８回）転送し、その転送周期をτとし、各ビットご
とにデータ“Ｔｒｕｅ”の回数をｍとした時、駆動エネ
ルギはｍ×τとなるので、サーマルヘッド内部に各ビッ
ト単位で印加エネルギを制御する手段を設けることな
く、各ビット単位（各発熱要素ごと）のエネルギ制御を
行なうことができ、しかも低速記録用ヘッドを用いて記
録素子毎の印字エネルギを制御することもできる。
ン分の記録素子を一括して駆動する感熱記録ヘッドの駆
動において、１ライン中画情報をｎ回（図示実施例の場
合、８回）転送し、その転送周期をτとし、各ビットご
とにデータ“Ｔｒｕｅ”の回数をｍとした時、駆動エネ
ルギはｍ×τとなるので、サーマルヘッド内部に各ビッ
ト単位で印加エネルギを制御する手段を設けることな
く、各ビット単位（各発熱要素ごと）のエネルギ制御を
行なうことができ、しかも低速記録用ヘッドを用いて記
録素子毎の印字エネルギを制御することもできる。
【図１】 本発明が適用された感熱記録装置の一実施例
を示す回路構成図である。
を示す回路構成図である。
【図２】 本発明の動作説明をするためのタイムチャー
トである。
トである。
【図３】 本発明の動作説明をするためのタイムチャー
トである。
トである。
【図４】 従来の記録ヘッド駆動装置を示す図である。
１…ＲＡＭ，２…ＲＡＭ，３…トグルバッファコントロ
ール，４…シフトレジスタ，５…ゲート，６…ＲＡＭ，
７…カウンタ，８…ＲＡＭ，９…マルチプレクサ，１０
…ゲート，１１…ゲート，１２…シフトレジスタ，１３
…ラッチ回路。
１…ＲＡＭ，２…ＲＡＭ，３…トグルバッファコントロ
ール，４…シフトレジスタ，５…ゲート，６…ＲＡＭ，
７…カウンタ，８…ＲＡＭ，９…マルチプレクサ，１０
…ゲート，１１…ゲート，１２…シフトレジスタ，１３
…ラッチ回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 記録ヘッドの駆動装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、記録ヘッドの駆動装置
に関し、特に、一定しない時間間隔で且つ高速で一括記
録する記録ヘッドにおいて、各記録素子毎に印字を制御
し得るようにした記録ヘッドの駆動装置に関する。
に関し、特に、一定しない時間間隔で且つ高速で一括記
録する記録ヘッドにおいて、各記録素子毎に印字を制御
し得るようにした記録ヘッドの駆動装置に関する。
【０００２】
【従来の技術】記録装置における記録濃度は、種々の要
因に基づいて変動するが、これらの要因の中で、特に高
速記録においては、記録間隔の時間による影響が大き
い。例えば、感熱記録ヘッドの記録素子（発熱要素）
は、駆動された場合、所定時間後には基底温度レベルに
復帰するが、それ迄は蓄熱状態にあり、高蓄熱状態で駆
動すると濃い記録となってしまう。その為、発熱要素が
基底温度レベルへ落ちるのを待って次の記録を行なう
か、或いは、急速に基底温度レベルへ落とす工夫を行な
ってきたが、高速記録が要求される場合には、対処でき
なくなり、蓄熱状態で次の記録を行なわざるを得なくな
ってきていた。そこで、従来、記録ヘッドの各発熱要素
毎に記録間隔時間を測定し、その記録間隔時間に応じて
選択したパルス幅の記録電力パルスで各発熱要素を熱駆
動する方法が提案されている。
因に基づいて変動するが、これらの要因の中で、特に高
速記録においては、記録間隔の時間による影響が大き
い。例えば、感熱記録ヘッドの記録素子（発熱要素）
は、駆動された場合、所定時間後には基底温度レベルに
復帰するが、それ迄は蓄熱状態にあり、高蓄熱状態で駆
動すると濃い記録となってしまう。その為、発熱要素が
基底温度レベルへ落ちるのを待って次の記録を行なう
か、或いは、急速に基底温度レベルへ落とす工夫を行な
ってきたが、高速記録が要求される場合には、対処でき
なくなり、蓄熱状態で次の記録を行なわざるを得なくな
ってきていた。そこで、従来、記録ヘッドの各発熱要素
毎に記録間隔時間を測定し、その記録間隔時間に応じて
選択したパルス幅の記録電力パルスで各発熱要素を熱駆
動する方法が提案されている。
【０００３】
【発明が解決しようとする課題】図４は、従来の記録ヘ
ッドの駆動方法を示す図で、各ビット毎に、測定した記
録間隔時間に応じて選択したパルス幅φ１，φ２，φ３
…でデータ１，２，３…をゲートして記録素子Ｈ１，Ｈ
２，Ｈ３…を駆動するものであるが、例えば、１ライン
のビット数を２０４８とすると、各記録素子毎に印加エ
ネルギーを制御しようとすると、各記録素子Ｈ１，Ｈ２
…Ｈ２０４８に対するリード線（φ１，φ２…φ
２０４８）が２０４８本となり、回路、装置が大がかり
になり、また、パルス幅規定信号を複数ビット（複数記
録素子）共通とすると、リード線の数を減らすことがで
きるが、その反面、各ビット毎（各記録素子毎）の駆動
制御ができないという欠点があった。
ッドの駆動方法を示す図で、各ビット毎に、測定した記
録間隔時間に応じて選択したパルス幅φ１，φ２，φ３
…でデータ１，２，３…をゲートして記録素子Ｈ１，Ｈ
２，Ｈ３…を駆動するものであるが、例えば、１ライン
のビット数を２０４８とすると、各記録素子毎に印加エ
ネルギーを制御しようとすると、各記録素子Ｈ１，Ｈ２
…Ｈ２０４８に対するリード線（φ１，φ２…φ
２０４８）が２０４８本となり、回路、装置が大がかり
になり、また、パルス幅規定信号を複数ビット（複数記
録素子）共通とすると、リード線の数を減らすことがで
きるが、その反面、各ビット毎（各記録素子毎）の駆動
制御ができないという欠点があった。
【０００４】また、記録ヘッド内に、各ビット（各記録
素子）毎にパルス幅を制御できるシフトレジスタ、デコ
ーダ、ラッチ回路を備え、転送は、画情報と平行してパ
ルス幅を規定するコードを転送し、画情報と同様にシフ
ト、デコード、ラッチを行ない、そのビットの長さを駆
動パルス幅とするものが提案されているが、記録ヘッド
内部のパルス幅情報用のシフトレジスタ等が必要である
こと、各ビットパルス幅を制御する必要のない低速用に
はこの機能がむだとなり、コスト的に共用化に問題があ
ること、そのため、パルス幅情報用のシフトレジスタ等
をヘッド外部に設けるのは装置が大がかりになること、
またデコーダのみを外部に設けた場合、シフトレジスタ
の列が増し、ヘッド内部の回路の軽減があまり望めない
こと等の欠点があった。
素子）毎にパルス幅を制御できるシフトレジスタ、デコ
ーダ、ラッチ回路を備え、転送は、画情報と平行してパ
ルス幅を規定するコードを転送し、画情報と同様にシフ
ト、デコード、ラッチを行ない、そのビットの長さを駆
動パルス幅とするものが提案されているが、記録ヘッド
内部のパルス幅情報用のシフトレジスタ等が必要である
こと、各ビットパルス幅を制御する必要のない低速用に
はこの機能がむだとなり、コスト的に共用化に問題があ
ること、そのため、パルス幅情報用のシフトレジスタ等
をヘッド外部に設けるのは装置が大がかりになること、
またデコーダのみを外部に設けた場合、シフトレジスタ
の列が増し、ヘッド内部の回路の軽減があまり望めない
こと等の欠点があった。
【０００５】また、特開昭５７−１１７９７８号公報に
は、発熱すべき発熱抵抗体の過去、現在、未来の発熱状
態の検出結果に応じて発熱抵抗体に印加する駆動パルス
を決定し、これを出力バッファにビット毎にを書込んだ
後、ＩＯＰ（入出力制御装置）に送りプリントする旨の
技術が開示されている。しかし、このような構成では別
途出力バッファを設けなくてはならず、特に、１ビット
当たり４ビットのバッファが必要であるため、１６ドッ
ト（１６×４＝６４）程度のパターン印字の際にはこの
ような構成でもさほどバッフアの容量は必要とはならな
いが、１ラインのデータを一括駆動するようなものでは
膨大な容量の出力バッファが必要となり、装置が大がか
りになってしまうばかりでなく、コスト的な問題が生じ
る。更に、パルス幅を一々書き込む処理が必要となるた
め、処理が複雑化し無駄な時間がかかってしまうという
不具合も生じる。本発明は、上述のごとき実情に鑑みて
なされたもので、１ライン分の記録素子を一括駆動する
記録ヘッドを用いて、数千ビットの記録素子を各々独立
して制御できるようにすることを目的としてなされたも
のである。
は、発熱すべき発熱抵抗体の過去、現在、未来の発熱状
態の検出結果に応じて発熱抵抗体に印加する駆動パルス
を決定し、これを出力バッファにビット毎にを書込んだ
後、ＩＯＰ（入出力制御装置）に送りプリントする旨の
技術が開示されている。しかし、このような構成では別
途出力バッファを設けなくてはならず、特に、１ビット
当たり４ビットのバッファが必要であるため、１６ドッ
ト（１６×４＝６４）程度のパターン印字の際にはこの
ような構成でもさほどバッフアの容量は必要とはならな
いが、１ラインのデータを一括駆動するようなものでは
膨大な容量の出力バッファが必要となり、装置が大がか
りになってしまうばかりでなく、コスト的な問題が生じ
る。更に、パルス幅を一々書き込む処理が必要となるた
め、処理が複雑化し無駄な時間がかかってしまうという
不具合も生じる。本発明は、上述のごとき実情に鑑みて
なされたもので、１ライン分の記録素子を一括駆動する
記録ヘッドを用いて、数千ビットの記録素子を各々独立
して制御できるようにすることを目的としてなされたも
のである。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、複数の記録素子を有し、シフトレジスタ
に転送されてきた画情報をラッチし、ラッチされた画情
報を該記録素子を介して一括して記録する記録ヘッドの
駆動装置において、１ライン分（ｎビット）の画情報を
前記シフトレジスタに複数回線返して転送させる転送回
路〔トグルバッファコントロール３〕と、前記転送回路
による転送された画情報をラッチするラッチ回路〔ラッ
チ回路１３〕と、前記ラッチ回路にてラッチされる毎
に、ラッチされた画情報を前記記録素子を介して一括し
て記録する駆動制御回路〔ＣＰＵ不図示〕と、所定のテ
ーブルに基づいて各ビット毎の駆動パルス幅を演算する
演算回路〔ＲＯＭ８〕と、前記転送回路と前記シフトレ
ジスタとの間に設けられ、前記演算回路にて演算された
パルス幅に応じて転送中の画情報を有効あるいは無効に
する画情報制御回路〔マルチプレクサ９、ゲート５〕と
を備え、前記転送回路の周期をτとし、前記画情報制御
回路で有効とされた回数をｍとした場合、当該ビットに
おける駆動パルス幅がτ×ｍとなることを特徴としたも
のである。
決するために、複数の記録素子を有し、シフトレジスタ
に転送されてきた画情報をラッチし、ラッチされた画情
報を該記録素子を介して一括して記録する記録ヘッドの
駆動装置において、１ライン分（ｎビット）の画情報を
前記シフトレジスタに複数回線返して転送させる転送回
路〔トグルバッファコントロール３〕と、前記転送回路
による転送された画情報をラッチするラッチ回路〔ラッ
チ回路１３〕と、前記ラッチ回路にてラッチされる毎
に、ラッチされた画情報を前記記録素子を介して一括し
て記録する駆動制御回路〔ＣＰＵ不図示〕と、所定のテ
ーブルに基づいて各ビット毎の駆動パルス幅を演算する
演算回路〔ＲＯＭ８〕と、前記転送回路と前記シフトレ
ジスタとの間に設けられ、前記演算回路にて演算された
パルス幅に応じて転送中の画情報を有効あるいは無効に
する画情報制御回路〔マルチプレクサ９、ゲート５〕と
を備え、前記転送回路の周期をτとし、前記画情報制御
回路で有効とされた回数をｍとした場合、当該ビットに
おける駆動パルス幅がτ×ｍとなることを特徴としたも
のである。
【０００７】
【実施例】図１は、本発明が適用される一例としての感
熱記録装置の一実施例を示す回路構成図、図２及び図３
は、その動作説明をするためのタイムチャートで、本実
施例は、１ラインのデータを２Ｋビット（２０４８ビッ
ト）とし、１ラインを８回転送し、各記録素子の駆動パ
ルス幅を 、各ビットの８ライン分相当の時間までの駆動前歴
（３ビット） 、各ビットの左右の情報（２ビット） 、記録ヘッドの蓄熱状態（３ビット） の３つの情報８ビットから演算して決定する場合の例を
示すものであるが、本発明がこれら３つの情報の演算方
法、或いは演算回路に特徴を有するものではなく、ヘッ
ドの駆動方法、特に、ヘッドの各ビット毎（各記録素子
毎）に独立して駆動する駆動方法に特徴を有するもので
あることは、以下の説明から容易に理解できよう。
熱記録装置の一実施例を示す回路構成図、図２及び図３
は、その動作説明をするためのタイムチャートで、本実
施例は、１ラインのデータを２Ｋビット（２０４８ビッ
ト）とし、１ラインを８回転送し、各記録素子の駆動パ
ルス幅を 、各ビットの８ライン分相当の時間までの駆動前歴
（３ビット） 、各ビットの左右の情報（２ビット） 、記録ヘッドの蓄熱状態（３ビット） の３つの情報８ビットから演算して決定する場合の例を
示すものであるが、本発明がこれら３つの情報の演算方
法、或いは演算回路に特徴を有するものではなく、ヘッ
ドの駆動方法、特に、ヘッドの各ビット毎（各記録素子
毎）に独立して駆動する駆動方法に特徴を有するもので
あることは、以下の説明から容易に理解できよう。
【０００８】図１において、入力データＩＤＡＴＡは、
ＲＡＭ１又はＲＡＭ２にトグル的に入力され、この制御
は、トグルバッファコントロール３によって行なわれ
る。そして、図２に示すように、一方のＲＡＭが“Ｆｕ
ｌｌ”になると、そのデータは、１ラインの８倍の速度
で出力され、シフトレジスタ４に入力される。このレジ
スタ４への出力は、１ラインの記録時間に８回行なわれ
る。本実施例の場合、各ドットを最高８回パルスを印加
して記録するようにしているため、８倍の速度で８回転
送するようにしているが、これは、ＲＡＭの転送能力、
記録精度、記録速度等によって決定されるものであり、
任意である。なお、ＩＡＤＤは入力時のアドレス、ＯＡ
ＤＤは出力時のアドレスである。そして、ＤＩＮに対し
て、シフトレジスタ４の３ビット遅れの出力ＱＣ（図３
において、ＤＩＮに対してＱＡはビット遅れ、ＱＢは２
ビット遅れ、ＱＣは３ビット遅れとなる）は、今画こう
としているデータとして、ゲート５の一方に入力され
る。ゲート５の他方の入力は、各ビットに対して印字、
非印字を決定するデータで、この値が“Ｔｒｕｅ”の場
合は、記録ヘッドへの転送データは有効（印字）で、
“Ｆａｌｓｅ”の場合は無効（非印字）になる。なお、
ＷＥＮＡ（ライトエネイブル）は、８回転送の第１回転
送のみ有効であり、黒でリセットされ、後は、カウンタ
７のカウント値が前歴データのコードとなり、これが、
２０４８の各ビット毎にＲＡＭ６に格納される。
ＲＡＭ１又はＲＡＭ２にトグル的に入力され、この制御
は、トグルバッファコントロール３によって行なわれ
る。そして、図２に示すように、一方のＲＡＭが“Ｆｕ
ｌｌ”になると、そのデータは、１ラインの８倍の速度
で出力され、シフトレジスタ４に入力される。このレジ
スタ４への出力は、１ラインの記録時間に８回行なわれ
る。本実施例の場合、各ドットを最高８回パルスを印加
して記録するようにしているため、８倍の速度で８回転
送するようにしているが、これは、ＲＡＭの転送能力、
記録精度、記録速度等によって決定されるものであり、
任意である。なお、ＩＡＤＤは入力時のアドレス、ＯＡ
ＤＤは出力時のアドレスである。そして、ＤＩＮに対し
て、シフトレジスタ４の３ビット遅れの出力ＱＣ（図３
において、ＤＩＮに対してＱＡはビット遅れ、ＱＢは２
ビット遅れ、ＱＣは３ビット遅れとなる）は、今画こう
としているデータとして、ゲート５の一方に入力され
る。ゲート５の他方の入力は、各ビットに対して印字、
非印字を決定するデータで、この値が“Ｔｒｕｅ”の場
合は、記録ヘッドへの転送データは有効（印字）で、
“Ｆａｌｓｅ”の場合は無効（非印字）になる。なお、
ＷＥＮＡ（ライトエネイブル）は、８回転送の第１回転
送のみ有効であり、黒でリセットされ、後は、カウンタ
７のカウント値が前歴データのコードとなり、これが、
２０４８の各ビット毎にＲＡＭ６に格納される。
【０００９】次に、駆動パルス決定のためのデータ処理
の説明をする。ＲＡＭ６は２Ｋ×４ビットの容量を持
ち、トグルバッファからの出力速度と同期してアドレッ
シングされる。このＲＡＭ６の入力は、図２に示すよう
に、８回データ転送の最初の１回の時間に行なわれる。
そして、このＲＡＭ６の入力の４ビット目（４ｐｉｎ）
に、図３に示すように、シフトレジスタ４のＱＡのデー
タ（今、画こうとしているデータＱＣに対して２ビット
前のデータ）が入力される。この２ビットの前のデータ
（ＱＡ）をＲＡＭ６に入力するのは、記録ヘッドへのデ
ータは、ＤＩＮに対しては、前述のように、３ビット遅
れのデータとなるが、マルチプレクサ９の出力までに２
ビットの遅れが生ずるので（なお、マルチプレクサ９の
出力は（該マルチプレクサ９で１ビット遅れるので）Ｄ
ＩＮに対して３ビット遅れとなる）、これと同期をとる
ためである。
の説明をする。ＲＡＭ６は２Ｋ×４ビットの容量を持
ち、トグルバッファからの出力速度と同期してアドレッ
シングされる。このＲＡＭ６の入力は、図２に示すよう
に、８回データ転送の最初の１回の時間に行なわれる。
そして、このＲＡＭ６の入力の４ビット目（４ｐｉｎ）
に、図３に示すように、シフトレジスタ４のＱＡのデー
タ（今、画こうとしているデータＱＣに対して２ビット
前のデータ）が入力される。この２ビットの前のデータ
（ＱＡ）をＲＡＭ６に入力するのは、記録ヘッドへのデ
ータは、ＤＩＮに対しては、前述のように、３ビット遅
れのデータとなるが、マルチプレクサ９の出力までに２
ビットの遅れが生ずるので（なお、マルチプレクサ９の
出力は（該マルチプレクサ９で１ビット遅れるので）Ｄ
ＩＮに対して３ビット遅れとなる）、これと同期をとる
ためである。
【００１０】今、ＲＡＭ６（４ｐｉｎ）への入力データ
ＱＡが“Ｔｒｕｅ”で１ライン前のデータがＴｒｕｅの
場合、ゲート１１の出力によってカウンタ７がリセット
される。データが“Ｆａｌｓｅ”であるとカウンタ７が
インクレメントされる。カウンタ７が８カウントすると
カウンタ７のＱＡ，ＱＢ，ＱＣの値は全て“Ｔｒｕｅ”
となり、ゲート１０の出力によりカウンタ７の動作は停
止する。また、カウンタ７の出力はＲＡＭ６に入力さ
れ、これが各ビットの駆動前歴のデータとなる（なお、
ここで、前歴データとは、各ビットにおける８ライン前
までの駆動前歴データである）、すなわち、ＲＡＭ６の
後ラッチ出力には（図３のＲＡＭ６の後ラッチ出力（カ
ウンタ７の入力）を参照）、データ“Ｔｒｕｅ”が生じ
た時、その８ライン前までのどの位置でそのビットが駆
動されたかが記憶されており、これがＲＯＭ８の入力
０，１，２に入力される（図３のＲＯＭ８の入力参
照）。なお、図示実施例は連続記録の場合について記述
しているが、ファクシミリにおける間欠動作がある場合
は、カウンタ７のインクレメント動作をライン単位では
なく単位時間で行なうことにより、駆動前歴を時間で記
憶することができる。
ＱＡが“Ｔｒｕｅ”で１ライン前のデータがＴｒｕｅの
場合、ゲート１１の出力によってカウンタ７がリセット
される。データが“Ｆａｌｓｅ”であるとカウンタ７が
インクレメントされる。カウンタ７が８カウントすると
カウンタ７のＱＡ，ＱＢ，ＱＣの値は全て“Ｔｒｕｅ”
となり、ゲート１０の出力によりカウンタ７の動作は停
止する。また、カウンタ７の出力はＲＡＭ６に入力さ
れ、これが各ビットの駆動前歴のデータとなる（なお、
ここで、前歴データとは、各ビットにおける８ライン前
までの駆動前歴データである）、すなわち、ＲＡＭ６の
後ラッチ出力には（図３のＲＡＭ６の後ラッチ出力（カ
ウンタ７の入力）を参照）、データ“Ｔｒｕｅ”が生じ
た時、その８ライン前までのどの位置でそのビットが駆
動されたかが記憶されており、これがＲＯＭ８の入力
０，１，２に入力される（図３のＲＯＭ８の入力参
照）。なお、図示実施例は連続記録の場合について記述
しているが、ファクシミリにおける間欠動作がある場合
は、カウンタ７のインクレメント動作をライン単位では
なく単位時間で行なうことにより、駆動前歴を時間で記
憶することができる。
【００１１】ＲＯＭ８のｐｉｎ３，４にはシフトレジス
タ４のＱＡ，ＱＣの出力が入力される。これは各ビット
の左右の情報であり、実際には、今画こうとしている画
データＱＣの左右のＱＢ，ＱＤのデータであるが、マル
チプレクサ９へのラッチ動作で１ビット遅れるため、Ｑ
Ａが左のデータとして、ＱＣが右のデータとしてＲＯＭ
８に入力される。ＲＯＭ８のｐｉｎ５，６，７にはヘッ
ド基板温度の情報ＴＨＥＲＭが入力される。
タ４のＱＡ，ＱＣの出力が入力される。これは各ビット
の左右の情報であり、実際には、今画こうとしている画
データＱＣの左右のＱＢ，ＱＤのデータであるが、マル
チプレクサ９へのラッチ動作で１ビット遅れるため、Ｑ
Ａが左のデータとして、ＱＣが右のデータとしてＲＯＭ
８に入力される。ＲＯＭ８のｐｉｎ５，６，７にはヘッ
ド基板温度の情報ＴＨＥＲＭが入力される。
【００１２】以上、ＲＯＭ８への８つの入力によって各
ビットに対する印字又は非印字が、ＲＯＭ８のテーブル
によって決定される。この動作は８回転送の第１回目に
行なわれる（ＷＥＮＡが“Ｔｒｕｅ”の間）。したがっ
て、第１回目転送の間はデータをすべてＴｒｕｅにする
（ＲＯＭ８の出力Ｑ０は常に“Ｔｒｕｅ”）。マルチプ
レクサ９の出力（図３のマルチプレクサ９の出力参照）
はＭＰＸＣＬＫにより、転送回数（第何回目か）によっ
てＲＯＭ８の出力（図３のＲＯＭ８の出力参照）の８ビ
ットのうち１ビットが選ばれ、ゲート５に入力され、そ
の出力がシフトレジスタ１２（２０４８ビット）に入力
される。第ｎ回目の転送データは、転送終了後ＬＯＡＤ
（ラッチ）信号によってヘッドにラッチされ、次のＬＯ
ＡＤ信号が入力されるまでその信号を記録する。第８回
目のラッチが終了すると、１回転送分の時間経過時点で
ＲＥＳＥＴ信号によってラッチデータがリセットされ１
ラインの記録が終了する。なお、データ転送速度が素子
等の制限で追従しない場合はデータを並列に入力し、各
データラインにおいて同様の制御をすることにより、速
度に追従させることが可能である。
ビットに対する印字又は非印字が、ＲＯＭ８のテーブル
によって決定される。この動作は８回転送の第１回目に
行なわれる（ＷＥＮＡが“Ｔｒｕｅ”の間）。したがっ
て、第１回目転送の間はデータをすべてＴｒｕｅにする
（ＲＯＭ８の出力Ｑ０は常に“Ｔｒｕｅ”）。マルチプ
レクサ９の出力（図３のマルチプレクサ９の出力参照）
はＭＰＸＣＬＫにより、転送回数（第何回目か）によっ
てＲＯＭ８の出力（図３のＲＯＭ８の出力参照）の８ビ
ットのうち１ビットが選ばれ、ゲート５に入力され、そ
の出力がシフトレジスタ１２（２０４８ビット）に入力
される。第ｎ回目の転送データは、転送終了後ＬＯＡＤ
（ラッチ）信号によってヘッドにラッチされ、次のＬＯ
ＡＤ信号が入力されるまでその信号を記録する。第８回
目のラッチが終了すると、１回転送分の時間経過時点で
ＲＥＳＥＴ信号によってラッチデータがリセットされ１
ラインの記録が終了する。なお、データ転送速度が素子
等の制限で追従しない場合はデータを並列に入力し、各
データラインにおいて同様の制御をすることにより、速
度に追従させることが可能である。
【００１３】
【発明の効果】上述のように、本発明によれば、１ライ
ン分の記録素子を一括して駆動する記録ヘッドの駆動に
おいて、１ライン中画情報をｎ回（図示実施例の場合、
８回）転送し、その転送周期をτとし、各ビットごとに
データ“Ｔｒｕｅ”の回数をｍとした時、駆動エネルギ
はｍ×τとなるので、記録ヘッド内部に各ビット単位で
印字を制御する手段を設けることなく、各ビット単位
（各記録素子ごと）の制御を行なうことができ、しかも
低速記録用ヘッドを用いて記録素子毎の印字を制御する
こともできる。
ン分の記録素子を一括して駆動する記録ヘッドの駆動に
おいて、１ライン中画情報をｎ回（図示実施例の場合、
８回）転送し、その転送周期をτとし、各ビットごとに
データ“Ｔｒｕｅ”の回数をｍとした時、駆動エネルギ
はｍ×τとなるので、記録ヘッド内部に各ビット単位で
印字を制御する手段を設けることなく、各ビット単位
（各記録素子ごと）の制御を行なうことができ、しかも
低速記録用ヘッドを用いて記録素子毎の印字を制御する
こともできる。
【図面の簡単な説明】
【図１】 本発明が適用された記録装置の一実施例を示
す回路構成図である。
す回路構成図である。
【図２】 本発明の動作説明をするためのタイムチャー
トである。
トである。
【図３】 本発明の動作説明をするためのタイムチャー
トである。
トである。
【図４】 従来の記録ヘッド駆動装置を示す図である。
【符号の説明】 １…ＲＡＭ，２…ＲＡＭ，３…トグルバッファコントロ
ール，４…シフトレジスタ，５…ゲート，６…ＲＡＭ，
７…カウンタ，８…ＲＡＭ，９…マルチプレクサ，１０
…ゲート，１１…ゲート，１２…シフトレジスタ，１３
…ラッチ回路。
ール，４…シフトレジスタ，５…ゲート，６…ＲＡＭ，
７…カウンタ，８…ＲＡＭ，９…マルチプレクサ，１０
…ゲート，１１…ゲート，１２…シフトレジスタ，１３
…ラッチ回路。
Claims (1)
- 【請求項１】 複数の記録素子を有し、１ライン分の画
情報を複数回繰返してシフトレジスタに転送しラッチさ
せ、該シフトレジスタにラッチした画情報を転送毎に一
括して記録させる感熱記録ヘッドの駆動装置において、
前記シフトレジスタに対して画情報を転送する際には、
各転送毎に各記録素子に対する印字及び非印字を決定
し、印字と決定された場合には、転送すべき画情報は有
効としてそのまま前記シフトレジスタに転送する一方、
非印字と決定された場合には、転送すべき画情報を無効
にして前記シフトレジスタに転送させ、各記録素子毎に
印字エネルギの制御を行なうことを特徴とする感熱記録
ヘッドの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29162993A JPH0811450B2 (ja) | 1993-11-22 | 1993-11-22 | 記録ヘッドの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29162993A JPH0811450B2 (ja) | 1993-11-22 | 1993-11-22 | 記録ヘッドの駆動装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096285A Division JPH0655520B2 (ja) | 1983-01-13 | 1983-05-31 | 感熱記録ヘッドの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0789116A true JPH0789116A (ja) | 1995-04-04 |
| JPH0811450B2 JPH0811450B2 (ja) | 1996-02-07 |
Family
ID=17771436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29162993A Expired - Lifetime JPH0811450B2 (ja) | 1993-11-22 | 1993-11-22 | 記録ヘッドの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0811450B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748868A (en) * | 1980-09-05 | 1982-03-20 | Mitsubishi Electric Corp | Heat sensing recorder |
-
1993
- 1993-11-22 JP JP29162993A patent/JPH0811450B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748868A (en) * | 1980-09-05 | 1982-03-20 | Mitsubishi Electric Corp | Heat sensing recorder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0811450B2 (ja) | 1996-02-07 |
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