JPH0785267A - 量子化ビット数変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力画像データをより多い量子化ビット数の
画像データへ変換する時に、情報を増加させる。 【構成】 入力端子３１から入力画像データ（８ビッ
ト）がブロック化回路３２でブロックに分割される。検
出回路３３は、ブロック内の画素レベルの最大値と最小
値を検出し、減算器３７により、そのブロックのレベル
変化を求める。このレベル変化を比較回路３８に供給
し、端子３９からのしきい値Ｔｈと比較される。クラス
コード発生回路３６は、８ビットデータからクラスコー
ドｃを発生し、データメモリ９からクラスコードｃに対
応したビットパターンを読み出し、下位ビット付加回路
３５を介して、８ビットに対してその下位に付加する。
セレクタ４０は、００付加回路３４と下位ビット付加回
路３５との一方の出力（１０ビットデータ）を比較回路
３８の比較結果に応答して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばディジタルビ
デオテープレコーダ装置（ディジタルＶＴＲ）等に用い
て好適な量子化ビット数変換装置に関して、特に、外部
から供給される画像信号をより多い量子化ビット数の画
像信号に変換して出力するような画像信号の量子化ビッ
ト数変換装置に関する。

【０００２】

【従来の技術】今日において、画像信号のディジタル化
における量子化ビット数としては８ビットが最も一般的
である。例えば、コンポーネントテレビジョン信号の符
号化規格であるＣＣＩＲ・Ｒｅｃ６０１においても量子
化ビット数は８ビットと規定さている。これは、さまざ
まな視覚実験に基づいて、画質的な見地とハードの規模
や記憶媒体の消費量といった要因を考慮して決められた
ものである。

【０００３】しかしながら、さらなる高画質化への要求
の高まりや、画像の合成、変形、拡大縮小といった特殊
効果処理を施す場合、８ビット量子化の階調不足による
画質劣化、カメラ内の各種信号処理時の演算精度の確保
等の点から、量子化ビット数は８ビットから１０ビット
への移行が望まれている。その一例として、シリアルデ
ィジタル・インタフェースの規格であるＳＭＰＴＥ・２
５９Ｍでは既に１０ビットが標準規格となっている。

【０００４】現状では、画像の記録装置は８ビットのデ
ータを処理して記録するものが主流であり、記録媒体の
消費量の問題から１０ビットへの拡張は困難である。例
えば、Ｄ１フォーマット等のディジタルビデオレコーダ
装置において、記録時に１０ビットの信号が入力された
場合、上位８ビットのデータのみが記録される。そし
て、再生時には量子化ビット数変換装置により、８ビッ
トのデータの下位２ビットとして、単に００のコードを
付加して８ビットから１０ビットへの変換がなされる。

【０００５】

【発明が解決しようとする課題】しかし、従来の量子化
ビット数変換装置は、各々のデータのデータ長を単に８
ビットから１０ビットに増加させるだけなので、出力さ
れる信号は当初から８ビットで符号化されたデータと情
報量的には何ら変わらず、階調不足による疑似輪郭の発
生等の問題があった。

【０００６】従って、この発明の目的は、上述の問題点
を鑑みてなされたものであり、単に量子化ビット数を増
加させるだけではなく、少ない量子化ビット数の信号を
情報量の増加に対応した信号に変換することができる量
子化ビット数変換装置を提供することにある。

【０００７】

【課題を解決するための手段】入力画像データをブロッ
ク構造に変換するためのブロック化手段と、ブロック毎
に画像信号の二次元のレベル分布のパターンを検出し、
この検出されたパターンに基づいて、そのブロックの画
像信号が属するクラスを決定してクラス情報を出力する
ためのクラス検出手段と、入力画像データよりも多い量
子化ビット数で量子化された画像データに変換するため
の情報である下位ビットデータがクラス毎に記憶されて
おり、クラス検出手段からのクラス情報に応じて下位ビ
ットデータを出力するための下位ビットデータ記憶手段
と、入力画像データに対して、下位ビットデータを付加
するための付加手段とからなる量子化ビット数変換装置
である。

【０００８】

【作用】この発明に係る量子化ビット数変換装置は、画
像信号パターン毎に学習によって求められた下位ビット
データを用いて、入力画像データよりも多いビット数で
量子化された画像データに変換を行うことにより、階調
不足による疑似輪郭の発生等の問題を解決する。

【０００９】

【実施例】以下、この発明に係る量子化ビット数変換装
置の一実施例について、図面を参照しながら詳細に説明
する。図１は、この発明に係る量子化ビット数変換装置
の学習部のブロック図である。既知の１０ビットで量子
化された画像に対応した学習データを入力端子１に供給
する。この場合、異なる絵柄の画像が複数枚使用され
る。入力端子１から入力された画像データはブロック化
回路２において、図４に示すような配列関係にある画素
を取り出す処理を行なう。この例では、注目画素（処理
対象画素）を中心とする（３×３）の配列を１ブロック
としている。図４は１０ビットの注目画素ｘ₀ を中心と
して（３×３）ブロックに含まれる周辺８画素ｘ₁ 〜ｘ
₈ 、合計９画素のブロックの状況を表す。一つの注目画
素について処理が終了すると注目画素が１画素シフト
し、ブロックも全体に１画素シフトする。

【００１０】下位ビット分離回路３では、ブロック化回
路２から供給された、１０ビットの画像データの下位２
ビットを分離し、分離した上位８ビットは、クラスコー
ド発生回路４に供給され、下位２ビットはカウンタ５に
供給される。

【００１１】クラスコード発生回路４では、後述するよ
うに、ブロック内のレベル変化についての比較結果とク
ラスコードｃを夫々出力する。クラスコード発生回路４
から出力される比較結果がカウンタ５に供給される。カ
ウンタ５は、所定期間における下位２ビットのビットパ
ターン（００，０１，１０，１１）の出現回数を夫々計
測する。但し、クラスコード発生回路４から供給された
画素の比較結果がしきい値Ｔｈ以上になると、カウンタ
５では下位２ビットのビットパターンの出現回数のカウ
ントを行わない。

【００１２】カウンタ５からのカウント値を度数メモリ
６に夫々供給する。度数メモリ６では、クラスコード発
生回路４から供給されるクラスコードｃをアドレス番地
として、カウンタ５から供給されるカウント値を夫々記
憶する。最大値検出回路７では、度数メモリ６に記憶さ
れているカウント値の中から最大値を検出する。下位ビ
ット発生回路８では、最大値であるカウント値に対応す
る２ビットパターンを発生する。また、データメモリ９
では、クラスコード発生回路４から供給されるクラスコ
ードｃが、アドレス番地として供給され、下位ビット発
生回路８から供給されるビットパターンを記憶する。

【００１３】図１中に示すクラスコード発生回路４の一
例について図２を参照して説明する。入力端子１１から
供給される１０ビット中の上位８ビットの画像データ
は、検出回路１２と減算器１４に供給され、検出回路１
２では、上述のような（３×３）ブロック中の最大値お
よび最小値を夫々検出する。検出された最大値が減算器
１３に供給され、検出された最小値が減算器１３および
減算器１４に夫々供給される。減算器１３では、検出回
路１２から検出された最大値から最小値を減算し、その
出力が比較回路１５に供給される。すなわち、供給され
る１ブロックの画素ｘ₀ 〜ｘ₈ （８ビット）の夫々のデ
ータをｅ₀ 〜ｅ₈ として、その最大値・最小値を夫々ｅ
_max ，ｅ_min とする。このとき

【００１４】 ｅ_max −ｅ_min ＜４ （１） のときを考えると、ｅ_i ’＝ｅ_i −ｅ_min （ｉ＝０，‥
‥８）は２ビットで表せるデータとなる。

【００１５】比較回路１５では、供給されたデータを端
子１６から入力されるしきい値Ｔｈと比較し、その比較
結果を出力端子１７から出力する。この例では、しきい
値Ｔｈは４とする。減算器１４では、検出回路１２から
検出された最小値を入力データから減算し、変換回路１
８に供給し、クラスコードｃを出力端子１９から出力す
る。下記に変換回路１８でなされるクラスコードｃを算
出する処理の式を示す。

【００１６】

【数１】

【００１７】ここで、ｐ＝２（ビット）である。

【００１８】学習部は、図１に示すようなハードウェア
構成に限らず図３のフローチャートに示すように、ソフ
トウェア処理の構成としても良い。ステップ２１から学
習部の制御が開始され、ステップ２２のデータブロック
化では、上述の配列関係にある１ブロックの複数画素を
取り出す処理を行なう。ステップ２３のデータ終了で
は、入力された全データ、例えば、１フレームのデータ
の学習が終了していれば、ステップ２６の下位ビットデ
ータ決定へ、更に学習するデータがある場合、ステップ
２４のクラス決定へ制御が移る。

【００１９】ステップ２４のクラス決定において、学習
データは信号パターンにしたがってクラス分割される。
このクラス分割において最も簡単な方法は、ブロック内
の１０ビットデータの上位８ビットの系列をそのままク
ラス番号とする手法である。しかし、この手法では膨大
な容量のＲＯＭを設けなければならない。そこで、クラ
ス毎の下位ビットデータを用いた量子化ビット数変換を
行う。特に、下位のビットを削減したときに画質劣化等
の問題が発生しやすいレベルの変化の小さい部分に学習
処理を限定する。すなわち、レベル変動の大きい部分で
は単純に下位２ビットに００のコードを挿入することに
よって、８ビットから１０ビットへの変換を行なって
も、マスキング効果により劣化がほとんど目立たない。

【００２０】ステップ２５の下位ビットカウントでは、
所定期間における下位２ビットの各ビットパターンの出
現回数をカウントする。全データの処理が終了後、ステ
ップ２３から制御がステップ２６に移る。ステップ２６
の下位ビットデータ決定では、ステップ２５の下位ビッ
トカウントで最も出現回数の多いビットパターンに対応
する下位２ビットのビットパターンを下位ビットとして
決定し、これを保持する。また、この時、ステップ２４
のクラス決定で決められたクラスコードｃをアドレス番
地として、ビットパターンを保持する。

【００２１】図５はこの発明に係る量子化ビット数変換
装置の一実施例のブロック図である。図５において、３
１で示す入力端子には、８ビットで２５６階調に量子化
されたディジタル画像信号が供給される。この入力信号
は、放送等による伝送、あるいはビデオテープレコーダ
装置等の再生によって送られる。入力端子３１からのデ
ィジタル画像信号は、ブロック化回路３２へ供給され
る。ブロック化回路３２は、テレビジョンのラスター走
査の順序の入力データを図４に示すようなブロックの順
序のデータに変換する。このブロック化回路３２の８ビ
ットの出力データが検出回路３３、００付加回路３４、
下位ビット付加回路３５、およびクラスコード発生回路
３６に夫々供給される。

【００２２】検出回路３３は、供給されたブロック化デ
ータ中から最大値と最小値を検出し、減算器３７は、検
出回路３３から出力される最大値から最小値を減算し、
比較回路３８に出力する。比較回路３８では、供給され
たデータを端子３９から入力されるしきい値Ｔｈ（＝
４）と比較し、その比較結果がセレクタ４０に対して制
御信号として供給される。この減算器３７と比較回路３
８が行なう処理は、前出の式（１）で表すものと同様で
ある。

【００２３】００付加回路３４は、供給されたブロック
化データの下位２ビットとして００を付加したデータ、
すなわち、１０ビットのデータをセレクタ４０に出力す
る。

【００２４】クラスコード発生回路３６は、式（２）の
演算を行なうことにより、供給されるブロック毎の画像
の二次元的なレベル分布のパターンに基づいて、そのブ
ロックの画像データが属するクラスを検出しクラス検出
情報であるクラスコードｃを発生し、そのクラスコード
ｃを上述の学習結果が格納されているデータメモリ９に
出力する。データメモリ９はクラスコードｃをアドレス
番地として、そのアドレス番地に記憶している下位２ビ
ットのビットパターンを出力し、これを下位ビット付加
回路３５に対して出力する。下位ビット付加回路３５で
は、ブロック化回路３２から供給された８ビットのブロ
ック化データに対して、データメモリ９から供給された
下位２ビットのビットパターンが付加され、その出力デ
ータ、すなわち、１０ビットのデータがセレクタ４０に
供給される。

【００２５】ここで、セレクタ４０は、００付加回路３
４および下位ビット付加回路３５から量子化ビット数を
８ビットから１０ビットへ変換したデータが夫々供給さ
れている。セレクタ４０は、式（１）より比較回路３８
の結果がしきい値Ｔｈ（この実施例ではしきい値Ｔｈ＝
４）以上なら００付加回路３４の出力の１０ビットデー
タを出力端子４１に選択的に出力し、比較結果が４未満
なら下位ビット付加回路３５の出力の１０ビットデータ
を出力端子４１に選択的に出力する。

【００２６】ここで図６は、この発明に係る量子化ビッ
ト数変換装置をソフトウェア処理の構成とした時のその
動作を示すフローチャートである。ステップ５１から変
換部の制御が開始され、ステップ５２のデータブロック
化では、上述の配列関係にある１ブロックの画素を取り
出す処理を行なう。ステップ５３において、入力された
全データ例えば、１フレームのデータの処理が終了して
いれば、ステップ５６の終了へ、若し、終了していなけ
れば、ステップ５４のクラス決定へ制御が移る。

【００２７】ステップ５４のクラス決定では、８ビット
データからクラスを決める。ステップ５５の下位ビット
付加では、ステップ５４のクラス決定されたクラスをア
ドレス番地とし、そのアドレス番地に記憶されているビ
ットパターンを読み出し、８ビットデータに読み出され
たビットパターンを付加する。

【００２８】

【発明の効果】この発明に係る量子化ビット数変換装置
は、外部から供給された画像データを、画像データより
も多い量子化ビット数で量子化された画像データに変換
するための情報である下位ビットデータを下位ビットデ
ータ記憶手段に記憶している。そして、外部から供給さ
れた８ビットの画像データをそのブロック毎に二次元の
レベル分布のパターンを検出し、この画像情報のパター
ンに応じた下位ビットデータを下位ビットデータ記憶手
段から読み出して、外部から供給された画像データと下
位ビットデータを付加して出力する。この発明は、単に
量子化ビット数を増加させるだけではなく、量子化ビッ
ト数の増加を情報量の増加に対応した信号に変換するこ
とができ、階調不足による疑似輪郭の発生等もない。

【図面の簡単な説明】

【図１】この発明に係る画像信号変換装置における学習
部の構成の一例のブロック図である。

【図２】この発明の一実施例における画像信号変換装置
におけるクラスコード発生回路の説明に用いるブロック
図の一例である。

【図３】この発明に係る画像信号変換装置における学習
部の構成の一例のフローチャートである。

【図４】この発明の一実施例における画像データの説明
に用いる略線図の一例である。

【図５】この発明に係る画像信号変換装置における構成
の一例のブロック図である。

【図６】この発明に係る画像信号変換装置における構成
の一例のフローチャートである。

【符号の説明】

９ データメモリ ３２ ブロック化回路 ３３ 検出回路 ３４ ００付加回路 ３５ 下位ビット付加回路 ３６ クラスコード発生回路 ３８ 比較回路 ４０ セレクタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/92 7734−5Ｃ Ｈ０４Ｎ 5/92 Ｈ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力画像データをブロック構造に変換す
   るためのブロック化手段と、 ブロック毎に画像信号の二次元のレベル分布のパターン
   を検出し、この検出されたパターンに基づいて、そのブ
   ロックの画像信号が属するクラスを決定してクラス情報
   を出力するためのクラス検出手段と、 上記入力画像データよりも多い量子化ビット数で量子化
   された画像データに変換するための情報である下位ビッ
   トデータが上記クラス毎に記憶されており、上記クラス
   検出手段からのクラス情報に応じて上記下位ビットデー
   タを出力するための下位ビットデータ記憶手段と、 上記入力画像データに対して、上記下位ビットデータを
   付加するための付加手段とからなる量子化ビット数変換
   装置。
2. 【請求項２】 請求項１に記載の量子化ビット数変換装
   置において、 上記付加手段は、上記入力画像データのレベル変化が所
   定のしきい値より小さい場合には、上記下位ビットデー
   タ記憶手段から上記下位ビットデータを読み出し、上記
   下位ビットデータを付加し、上記入力画像データのレベ
   ル変化が上記しきい値以上の場合には、下位ビットデー
   タとして単に０を付加することを特徴とする量子化ビッ
   ト数変換装置。