JPH0784973A - マルチ処理プロセッサ制御装置および制御方法 - Google Patents
マルチ処理プロセッサ制御装置および制御方法Info
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- JPH0784973A JPH0784973A JP5229990A JP22999093A JPH0784973A JP H0784973 A JPH0784973 A JP H0784973A JP 5229990 A JP5229990 A JP 5229990A JP 22999093 A JP22999093 A JP 22999093A JP H0784973 A JPH0784973 A JP H0784973A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B15/02—Systems controlled by a computer electric
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- G—PHYSICS
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
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- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5083—Techniques for rebalancing the load in a distributed system
Abstract
(57)【要約】
【目的】 マルチ処理プロセッサ制御装置および制御方
法に関し，プロセッサを有効に利用するようにすること
を目的とする。 【構成】 複数のプロセッサを制御する制御プロセッサ
12と，プロセッサ毎に平均処理時間を算出する平均処理
時間算出手段11と，制御プロセッサ12を制御する制御手
段13を備え，制御手段13は任意の処理が実際に処理され
ている時間と平均処理時間を比較することにより該任意
の処理をするプロセッサの増設もしくは削減を判定する
プロセッサ過不足判定手段14と，プロセッサ過不足判定
手段14の判定結果に従って，任意の処理に対するプロセ
ッサの増設もしくは削減指示をするプロセッサ増設削減
手段18とを備え，任意の処理時間が実際に処理されてい
る時間と該任意の処理を行っているプロセッサの平均処
理時間に基づいてプロセッサの増設もしくは削減を行う
構成を持つ。
法に関し，プロセッサを有効に利用するようにすること
を目的とする。 【構成】 複数のプロセッサを制御する制御プロセッサ
12と，プロセッサ毎に平均処理時間を算出する平均処理
時間算出手段11と，制御プロセッサ12を制御する制御手
段13を備え，制御手段13は任意の処理が実際に処理され
ている時間と平均処理時間を比較することにより該任意
の処理をするプロセッサの増設もしくは削減を判定する
プロセッサ過不足判定手段14と，プロセッサ過不足判定
手段14の判定結果に従って，任意の処理に対するプロセ
ッサの増設もしくは削減指示をするプロセッサ増設削減
手段18とを備え，任意の処理時間が実際に処理されてい
る時間と該任意の処理を行っているプロセッサの平均処
理時間に基づいてプロセッサの増設もしくは削減を行う
構成を持つ。
Description
【０００１】
【産業上の利用分野】本発明は，マルチプロセッサにお
いてプロセッサ制御を行うマルチ処理プロセッサ制御装
置および制御方法に関する。
いてプロセッサ制御を行うマルチ処理プロセッサ制御装
置および制御方法に関する。
【０００２】イメージデータとテキストデータを含むよ
うな文書データの編集処理，符号化，復号化等の処理を
必要とするファックス装置等は，それぞれの処理を行う
プロセッサを複数備えている。
うな文書データの編集処理，符号化，復号化等の処理を
必要とするファックス装置等は，それぞれの処理を行う
プロセッサを複数備えている。
【０００３】本発明はこのような複数プロセッサを備え
る装置において，プロセッサを有効に利用し，効率的に
処理を行うことのできるマルチ処理プロセッサ制御装置
および制御方法を提供する。
る装置において，プロセッサを有効に利用し，効率的に
処理を行うことのできるマルチ処理プロセッサ制御装置
および制御方法を提供する。
【０００４】
【従来の技術】従来のマルチプロセッサ装置は，文書編
集処理，イメージ重畳処理，符号化，復号化処理毎に専
用のプロセッサを備えるようにしていた。
集処理，イメージ重畳処理，符号化，復号化処理毎に専
用のプロセッサを備えるようにしていた。
【０００５】図１０はマルチプロセッサによる処理の例
を示す。図１０はファックス装置における文書の拡大変
換を行う編集処理と図形を文書データに重畳する重畳処
理を示す。
を示す。図１０はファックス装置における文書の拡大変
換を行う編集処理と図形を文書データに重畳する重畳処
理を示す。
【０００６】(a) は文書の拡大変換処理である。(a)に
おいて，１０１はＡ４文書データである。
おいて，１０１はＡ４文書データである。
【０００７】１０２はＢ４文書データであって，Ａ４文
書データ１０１をＢ４データに変換したものである。拡
大変換処理は文字データ，イメージデータの双方を拡大
し，もとの文書データを拡大した文書データを作成す
る。
書データ１０１をＢ４データに変換したものである。拡
大変換処理は文字データ，イメージデータの双方を拡大
し，もとの文書データを拡大した文書データを作成す
る。
【０００８】(b) は図形の重畳処理である。(b)におい
て，１０３は重畳する図のイメージデータである。
て，１０３は重畳する図のイメージデータである。
【０００９】１０４は文字データを含む文書である。１
０４’は図１０３を重畳する部分に設けた空白部であ
る。１０５は文書１０４に設けた空白部１０４’に図１
０３を重畳した文書である。
０４’は図１０３を重畳する部分に設けた空白部であ
る。１０５は文書１０４に設けた空白部１０４’に図１
０３を重畳した文書である。
【００１０】１０５’は文書１０５に重畳された図（１
０３）である。文書重畳処理は，文書１０４に空白１０
４’が得られるように文字データを配列し，空白部１０
４’に図１０３のイメージデータを埋め込む処理を行
う。
０３）である。文書重畳処理は，文書１０４に空白１０
４’が得られるように文字データを配列し，空白部１０
４’に図１０３のイメージデータを埋め込む処理を行
う。
【００１１】図１１は従来のマルチプロセッサ装置の構
成を示す。図１１において，１１０は編集プロセッサで
あって，文書データの編集処理を行うプロセッサであ
る。
成を示す。図１１において，１１０は編集プロセッサで
あって，文書データの編集処理を行うプロセッサであ
る。
【００１２】１１１は重畳プロセッサであって，文書デ
ータにイメージデータを重畳する処理を行うものであ
る。１１２は符号化プロセッサであって，データを符号
化しデータ圧縮するものである。
ータにイメージデータを重畳する処理を行うものであ
る。１１２は符号化プロセッサであって，データを符号
化しデータ圧縮するものである。
【００１３】１１３は復号化プロセッサであって，圧縮
されたデータを復号するものである。１１４は入出力制
御プロセッサであって，データの入出力制御を行うもの
である。
されたデータを復号するものである。１１４は入出力制
御プロセッサであって，データの入出力制御を行うもの
である。
【００１４】１２０はプログラム等を格納するメモリで
あって，編集プログラム，重畳プログラム，符号化プロ
グラム，復号化プログラム等を格納するものである。１
２１はデータ格納メモリであって，データを格納するも
のである。
あって，編集プログラム，重畳プログラム，符号化プロ
グラム，復号化プログラム等を格納するものである。１
２１はデータ格納メモリであって，データを格納するも
のである。
【００１５】１２２は入出力制御プログラムを格納する
メモリである。１３０は入力部であって，データ入力を
行うキーボード，ディスク装置，伝送路から送られてき
た受信データを入力する装置等である。
メモリである。１３０は入力部であって，データ入力を
行うキーボード，ディスク装置，伝送路から送られてき
た受信データを入力する装置等である。
【００１６】１３１は出力部であって，データ表示を行
うディスプレイ，印刷出力するプリンタ，送信データを
伝送路に出力する装置等である。１３２は入出力インタ
フェースであって，入力部，出力部と装置を結合するイ
ンタフェースである。
うディスプレイ，印刷出力するプリンタ，送信データを
伝送路に出力する装置等である。１３２は入出力インタ
フェースであって，入力部，出力部と装置を結合するイ
ンタフェースである。
【００１７】図１１の構成の動作を説明する。入力部１
３０より文書編集データ，イメージデータが入出力イン
タフェース１３２を介して入力され，入出力制御プロセ
ッサ１１４により制御されてデータ格納メモリ１２１に
格納される。
３０より文書編集データ，イメージデータが入出力イン
タフェース１３２を介して入力され，入出力制御プロセ
ッサ１１４により制御されてデータ格納メモリ１２１に
格納される。
【００１８】文書編集処理であれば，編集プログラムに
従って編集プロセッサ１１０により入力データが処理さ
れる。また，イメージデータを文書に重畳するのであれ
ば，重畳プログラムに従って重畳プロセッサ１１１によ
り文書にイメージデータが重畳される。
従って編集プロセッサ１１０により入力データが処理さ
れる。また，イメージデータを文書に重畳するのであれ
ば，重畳プログラムに従って重畳プロセッサ１１１によ
り文書にイメージデータが重畳される。
【００１９】入力されたデータが圧縮データであれば，
復号化プログラムに従って符号化プロセッサ１１２によ
り復号処理がなされる。それぞれに処理されたデータは
データ格納メモリ１２１に格納される。
復号化プログラムに従って符号化プロセッサ１１２によ
り復号処理がなされる。それぞれに処理されたデータは
データ格納メモリ１２１に格納される。
【００２０】あるいは，作成された文書をデータ圧縮し
て送信する場合には，符号化プログラムに従って作成文
書の送信データ（文書データ，イメージデータ等）がデ
ータ圧縮され，入出力インタフェース１３２を介して出
力部１３１に出力される。
て送信する場合には，符号化プログラムに従って作成文
書の送信データ（文書データ，イメージデータ等）がデ
ータ圧縮され，入出力インタフェース１３２を介して出
力部１３１に出力される。
【００２１】
【発明が解決しようとする課題】従来のマルチプロセッ
サ装置は，各プロセッサが処理毎に専用化されていた。
そのため，特定の処理が増加するとその処理の待ち時間
が大きくなるのに対し，処理の少ないプロセッサは空き
時間が多かった。このように従来のファックス装置等の
マルチプロセッサ装置はマルチプロセッサの利用効率の
悪いものであった。
サ装置は，各プロセッサが処理毎に専用化されていた。
そのため，特定の処理が増加するとその処理の待ち時間
が大きくなるのに対し，処理の少ないプロセッサは空き
時間が多かった。このように従来のファックス装置等の
マルチプロセッサ装置はマルチプロセッサの利用効率の
悪いものであった。
【００２２】本発明は，マルチプロセッサを有効に利用
し，特定の処理が増加しても処理時間の低下しないマル
チ処理プロセッサ制御装置および制御方法を提供するこ
とを目的とする。
し，特定の処理が増加しても処理時間の低下しないマル
チ処理プロセッサ制御装置および制御方法を提供するこ
とを目的とする。
【００２３】
【課題を解決するための手段】本発明は，マルチプロセ
ッサを制御する制御プロセッサとその制御手段を設け，
制御手段は任意の処理が実際に処理されている時間と該
平均処理時間を比較し，任意の処理をするプロセッサの
増設もしくは削減を行うようにした。
ッサを制御する制御プロセッサとその制御手段を設け，
制御手段は任意の処理が実際に処理されている時間と該
平均処理時間を比較し，任意の処理をするプロセッサの
増設もしくは削減を行うようにした。
【００２４】図１は本発明の基本構成を示す。図１にお
いて，１はマルチプロセッサ装置である。
いて，１はマルチプロセッサ装置である。
【００２５】２はプロセッサ制御装置である。３はプロ
セッサ１である。４はプロセッサ２である。
セッサ１である。４はプロセッサ２である。
【００２６】５はプロセッサ３である。６はプロセッサ
１の状態レジスタであって，プロセッサ１(3) の状態を
表す値を保持するものである。
１の状態レジスタであって，プロセッサ１(3) の状態を
表す値を保持するものである。
【００２７】７はプロセッサ２の状態レジスタであっ
て，プロセッサ２(4) の状態を表す値を保持するもので
ある。８はプロセッサ３の状態レジスタであって，プロ
セッサ３(5) の状態を表す値を保持するものである。
て，プロセッサ２(4) の状態を表す値を保持するもので
ある。８はプロセッサ３の状態レジスタであって，プロ
セッサ３(5) の状態を表す値を保持するものである。
【００２８】９はメモリであって，処理プログラムを格
納するものでり，処理１プログラム，処理２プログラ
ム，処理ｎプログラム等を格納するものである。１０は
データ格納メモリであって，処理データを格納するもの
である。
納するものでり，処理１プログラム，処理２プログラ
ム，処理ｎプログラム等を格納するものである。１０は
データ格納メモリであって，処理データを格納するもの
である。
【００２９】プロセッサ制御装置２において，１１は平
均処理時間算出手段であって，プロセッサ１(3) ，プロ
セッサ２(4)，プロセッサ３(5) で処理中プログラムの
平均処理時間を算出するものである。それぞれのプロセ
ッサの平均処理時間はそれぞれの状態レジスタに格納さ
れる。
均処理時間算出手段であって，プロセッサ１(3) ，プロ
セッサ２(4)，プロセッサ３(5) で処理中プログラムの
平均処理時間を算出するものである。それぞれのプロセ
ッサの平均処理時間はそれぞれの状態レジスタに格納さ
れる。
【００３０】１２は制御プロセッサであって，プロセッ
サ１(3) ，プロセッサ２(4) ，プロセッサ３(5) を制御
するものである。１３は制御手段であって，メモリに格
納された制御プログラムである。制御手段は処理中のプ
ログラムに対して処理プロセッサの増設が必要である
か，あるいは削減できるかを判定し，処理プロセッサの
増設もしくは削減を行うものである。
サ１(3) ，プロセッサ２(4) ，プロセッサ３(5) を制御
するものである。１３は制御手段であって，メモリに格
納された制御プログラムである。制御手段は処理中のプ
ログラムに対して処理プロセッサの増設が必要である
か，あるいは削減できるかを判定し，処理プロセッサの
増設もしくは削減を行うものである。
【００３１】制御プログラム１３において，１４はプロ
セッサ過不足判定手段であって，現在処理中のプログラ
ムの処理時間とプロセッサの平均処理時間とを比較して
処理中のプログラムに対してプロセッサを増設するか，
あるいは削減可能かを判定するものである。
セッサ過不足判定手段であって，現在処理中のプログラ
ムの処理時間とプロセッサの平均処理時間とを比較して
処理中のプログラムに対してプロセッサを増設するか，
あるいは削減可能かを判定するものである。
【００３２】１７は時間比較手段であって，現在の処理
の処理時間とその処理をしているプロセッサの平均処理
時間とを比較するものである。比較結果，現在の処理時
間が平均処理時間を上回れば増設要求をし，現在の処理
時間が平均処理時間を下回れば，プロセッサを削減でき
ると判定するものである。
の処理時間とその処理をしているプロセッサの平均処理
時間とを比較するものである。比較結果，現在の処理時
間が平均処理時間を上回れば増設要求をし，現在の処理
時間が平均処理時間を下回れば，プロセッサを削減でき
ると判定するものである。
【００３３】１８はプロセッサ増設削減手段であって，
制御手段から増設要求もしくは削減指示を受け取ると，
状態レジスタ６，７，８の内容を参照し，増設可能な状
態（例えば，状態がＩｄｌｅ，Ｒｅａｄｙ等）にあるプ
ロセッサを選択し，増設要求を受けた処理のプログラム
ロードを指示する。また，制御手段１３から処理中のプ
ログラムに対して削減指示を受けたら，プロセッサの状
態レジスタ６，７，８を参照し，処理中のプログラムか
らの切離し可能な状態かを判定し，切離しを行うもので
ある。そして，他の処理プログラムをロードする必要が
あれば他の処理プログラムをロードする指示を行うもの
である。
制御手段から増設要求もしくは削減指示を受け取ると，
状態レジスタ６，７，８の内容を参照し，増設可能な状
態（例えば，状態がＩｄｌｅ，Ｒｅａｄｙ等）にあるプ
ロセッサを選択し，増設要求を受けた処理のプログラム
ロードを指示する。また，制御手段１３から処理中のプ
ログラムに対して削減指示を受けたら，プロセッサの状
態レジスタ６，７，８を参照し，処理中のプログラムか
らの切離し可能な状態かを判定し，切離しを行うもので
ある。そして，他の処理プログラムをロードする必要が
あれば他の処理プログラムをロードする指示を行うもの
である。
【００３４】
【作用】図２は本発明の基本構成の動作説明図である。
図２は，未処理データ量に対して必要なプロセッサ数の
判定方法の説明図である。
図２は，未処理データ量に対して必要なプロセッサ数の
判定方法の説明図である。
【００３５】(a)はプロセッサ数２で処理可能な処理デ
ータ量とプロセッサの平均処理時間の関係を示し， (b)
はプロセッサ数３を必要とする処理データ量とプロセッ
サの平均処理時間の関係を示す。
ータ量とプロセッサの平均処理時間の関係を示し， (b)
はプロセッサ数３を必要とする処理データ量とプロセッ
サの平均処理時間の関係を示す。
【００３６】(a)， (b)において，横軸はプロセッサの
平均処理時間であり，縦軸は平均入力データ量（処理デ
ータ量）を示す。(a)の場合について説明する。
平均処理時間であり，縦軸は平均入力データ量（処理デ
ータ量）を示す。(a)の場合について説明する。
【００３７】(a)において，ＯＡ1 は各プロセッサの平
均処理時間（現在までに処理された処理データの平均処
理時間）である。ＯＢ3 は現在処理中のデータ量であ
る。ＯＢ2 はプロセッサ１の処理データ量であり，Ｂ2
Ｂ3 はプログラム２の処理データ量である。従って，処
理データ量がＯＢ3 の場合には，プロセッサ数２で良
い。
均処理時間（現在までに処理された処理データの平均処
理時間）である。ＯＢ3 は現在処理中のデータ量であ
る。ＯＢ2 はプロセッサ１の処理データ量であり，Ｂ2
Ｂ3 はプログラム２の処理データ量である。従って，処
理データ量がＯＢ3 の場合には，プロセッサ数２で良
い。
【００３８】(b)の場合について説明する。ＯＢ4 は処
理データ量である。ＯＡ1 は各プロセッサの平均処理時
間である。ＯＢ2 はプロセッサ１の処理データ量であ
る。Ｂ2 Ｂ3 はプロセッサ２の処理データ量である。Ｂ
3 Ｂ4 は未処理データ量である。Ｂ3 Ｂ4 の処理を終了
するまでの処理時間はＢ3 Ａ3 である。従って，ＯＢ4
のデータ量を２個のプロセッサで処理する場合には処理
時間が平均処理時間を上回るので，平均処理時間以下で
処理するためにはプロセッサが３個必要である。そのた
め，現在，ＯＢ4 の処理データ量が発生した場合にはプ
ロセッサ数を１個増設する必要がある。
理データ量である。ＯＡ1 は各プロセッサの平均処理時
間である。ＯＢ2 はプロセッサ１の処理データ量であ
る。Ｂ2 Ｂ3 はプロセッサ２の処理データ量である。Ｂ
3 Ｂ4 は未処理データ量である。Ｂ3 Ｂ4 の処理を終了
するまでの処理時間はＢ3 Ａ3 である。従って，ＯＢ4
のデータ量を２個のプロセッサで処理する場合には処理
時間が平均処理時間を上回るので，平均処理時間以下で
処理するためにはプロセッサが３個必要である。そのた
め，現在，ＯＢ4 の処理データ量が発生した場合にはプ
ロセッサ数を１個増設する必要がある。
【００３９】次に，図１の基本構成の動作を説明する。
処理１プログラムがプロセッサ１(3) ，プロセッサ２
(4) により処理されているとする。
処理１プログラムがプロセッサ１(3) ，プロセッサ２
(4) により処理されているとする。
【００４０】例えば，処理１プログラムを処理する場
合，その初期データ量に基づいて，処理プロセッサ数の
初期値が算出され，処理プロセッサが指定される。例え
ば，プロセッサ１(3) とプロセッサ２(4) に処理１プロ
グラムがロードされ，処理データが入力されて処理がス
タートする。次々に処理１プログラムの新たなデータが
入力されて，プロセッサ１(3) ，プロセッサ２(4) にお
いて処理される。
合，その初期データ量に基づいて，処理プロセッサ数の
初期値が算出され，処理プロセッサが指定される。例え
ば，プロセッサ１(3) とプロセッサ２(4) に処理１プロ
グラムがロードされ，処理データが入力されて処理がス
タートする。次々に処理１プログラムの新たなデータが
入力されて，プロセッサ１(3) ，プロセッサ２(4) にお
いて処理される。
【００４１】平均処理時間算出手段１１は，プロセッサ
１(3) ，プロセッサ２(4) の平均処理時間を算出し，そ
れぞれの状態レジスタ６，状態レジスタ７に格納する。
新たな処理データが発生すると，その時点の処理時間と
平均処理時間が時間比較手段１７において比較される。
１(3) ，プロセッサ２(4) の平均処理時間を算出し，そ
れぞれの状態レジスタ６，状態レジスタ７に格納する。
新たな処理データが発生すると，その時点の処理時間と
平均処理時間が時間比較手段１７において比較される。
【００４２】比較結果，その時点での処理時間が平均処
理時間を上回っている場合には，プロセッサを増設する
必要があるのでプロセッサ過不足判定手段１４はプロセ
ッサ増設削減手段１８に，処理１プログラムに対する処
理プロセッサ数の増設要求をする。また，その時点の処
理時間が平均処理時間より短く，処理１プログラムのデ
ータ処理に対してプロセッサを削減できると判定した場
合には，プロセッサ過不足判定手段１４はプロセッサ増
設削減手段１８にプロセッサの削減指示を行う。
理時間を上回っている場合には，プロセッサを増設する
必要があるのでプロセッサ過不足判定手段１４はプロセ
ッサ増設削減手段１８に，処理１プログラムに対する処
理プロセッサ数の増設要求をする。また，その時点の処
理時間が平均処理時間より短く，処理１プログラムのデ
ータ処理に対してプロセッサを削減できると判定した場
合には，プロセッサ過不足判定手段１４はプロセッサ増
設削減手段１８にプロセッサの削減指示を行う。
【００４３】プロセッサ増設削減手段１８は，プロセッ
サ過不足判定手段１４から処理１プログラムのデータ処
理に対してプロセッサの増設要求を受けると，プロセッ
サ３(5) の状態レジスタ８の値を参照し，例えば，Ｉｄ
ｌｅ，Ｒｅａｄｙ等で処理１プログラムを新たにロード
可能な状態にあれば，プロセッサ３(5) に処理１プログ
ラムの処理を指示する。
サ過不足判定手段１４から処理１プログラムのデータ処
理に対してプロセッサの増設要求を受けると，プロセッ
サ３(5) の状態レジスタ８の値を参照し，例えば，Ｉｄ
ｌｅ，Ｒｅａｄｙ等で処理１プログラムを新たにロード
可能な状態にあれば，プロセッサ３(5) に処理１プログ
ラムの処理を指示する。
【００４４】また，プロセッサ過不足判定手段１４から
処理１プログラムを処理するプロセッサの削減指示が出
されたら，プロセッサ１(3) ，プロセッサ２(4) の状態
レジスタの値を参照する。そして，Ｉｄｌｅ，Ｒｅａｄ
ｙ等の処理１プログラムを切り離せる状態にある一方を
処理１プログラムの処理から切離しする。
処理１プログラムを処理するプロセッサの削減指示が出
されたら，プロセッサ１(3) ，プロセッサ２(4) の状態
レジスタの値を参照する。そして，Ｉｄｌｅ，Ｒｅａｄ
ｙ等の処理１プログラムを切り離せる状態にある一方を
処理１プログラムの処理から切離しする。
【００４５】さらに，処理２プログラム等の他のプログ
ラムをロードする必要があれば，そのプログラムをロー
ドしデータ入力を行ってその処理を行う。なお，上記に
おいて，新たに処理データが発生した時の時間比較手段
１７の時間比較は，新たに処理データが発生してから処
理されるまでの待ち時間が平均時間を越えたらプロセッ
サ過不足判定手段１４がプロセッサの増設要求をするよ
うにしても良い。
ラムをロードする必要があれば，そのプログラムをロー
ドしデータ入力を行ってその処理を行う。なお，上記に
おいて，新たに処理データが発生した時の時間比較手段
１７の時間比較は，新たに処理データが発生してから処
理されるまでの待ち時間が平均時間を越えたらプロセッ
サ過不足判定手段１４がプロセッサの増設要求をするよ
うにしても良い。
【００４６】本発明によれば，処理時間と平均処理時間
を絶えず比較し，プロセッサの増設の必要性とプロセッ
サの削減可能性をダイナミックに判断し，プロセッサの
増設，削減を行うようにしているので，特定の処理のデ
ータ量のみ多くなっても特定のプロセッサのみに処理が
集中することがなく平均化できるので，マルチプロセッ
サの処理能率を向上させることができる。
を絶えず比較し，プロセッサの増設の必要性とプロセッ
サの削減可能性をダイナミックに判断し，プロセッサの
増設，削減を行うようにしているので，特定の処理のデ
ータ量のみ多くなっても特定のプロセッサのみに処理が
集中することがなく平均化できるので，マルチプロセッ
サの処理能率を向上させることができる。
【００４７】
【実施例】図３は，本発明の実施例構成を示す。３１は
マルチプロセッサ装置である。
マルチプロセッサ装置である。
【００４８】３２は処理プロセッサ１である。３３は処
理プロセッサ２である。３４は処理プロセッサｎであ
る。
理プロセッサ２である。３４は処理プロセッサｎであ
る。
【００４９】３５，３６，３７はそれぞれ状態レジスタ
であって，処理プロセッサ１，処理プロセッサ２，処理
プロセッサｎの状態レジスタである。３８は制御プロセ
ッサである。
であって，処理プロセッサ１，処理プロセッサ２，処理
プロセッサｎの状態レジスタである。３８は制御プロセ
ッサである。
【００５０】４０はプログラム格納メモリであって，編
集プログラム，重畳プログラム，符号化プログラム，復
号化プログラム等を格納するものである。４１はデータ
格納メモリである。
集プログラム，重畳プログラム，符号化プログラム，復
号化プログラム等を格納するものである。４１はデータ
格納メモリである。
【００５１】４２は制御プログラム格納メモリであっ
て，制御プログラムを格納するものである。４５は外部
メモリＩＮＦであって，外部メモリ（ディスク装置等）
とのインタフェースである。
て，制御プログラムを格納するものである。４５は外部
メモリＩＮＦであって，外部メモリ（ディスク装置等）
とのインタフェースである。
【００５２】４６は外部メモリであって，ディスク装置
等であり，プログラム格納メモリ４０に格納されている
符号化プログラム，復号化プログラムと異なる符号化プ
ログラム，復号化プログラムもしくは他のプログラム等
を格納するものである。
等であり，プログラム格納メモリ４０に格納されている
符号化プログラム，復号化プログラムと異なる符号化プ
ログラム，復号化プログラムもしくは他のプログラム等
を格納するものである。
【００５３】制御プログラム格納メモリ４２において，
５０はプロセッサ過不足判定手段である。５１はプロセ
ッサ増設削減手段である。
５０はプロセッサ過不足判定手段である。５１はプロセ
ッサ増設削減手段である。
【００５４】５２は制御タスクであって，プロセッサ過
不足判定手段５０のプロセッサ増設要求にともない状態
レジスタの内容を参照し，プロセッサ選択等を行ってプ
ロセッサの増設もしくは削減の指示を行うものである。
不足判定手段５０のプロセッサ増設要求にともない状態
レジスタの内容を参照し，プロセッサ選択等を行ってプ
ロセッサの増設もしくは削減の指示を行うものである。
【００５５】５３は状態レジスタ判定部である。５４は
プロセッサ選択部である。５５はデータ処理タスクであ
って，制御タスクにおいて選択されプロセッサにおいて
データ処理を行うように制御するものである。
プロセッサ選択部である。５５はデータ処理タスクであ
って，制御タスクにおいて選択されプロセッサにおいて
データ処理を行うように制御するものである。
【００５６】５６は状態レジスタ判定部である。５７は
データロード処理部である。図３の構成の動作は後述す
る。
データロード処理部である。図３の構成の動作は後述す
る。
【００５７】図４はプログラム格納メモリ，状態レジス
タの構成の実施例を示す。４０はプログラム格納メモリ
であって，処理１（編集プログラム），処理２（重畳プ
ログラム），処理３（符号化プログラム），処理４（復
号化プログラム），その他のプログラムを格納するもの
である。各プログラムはプログラムの記述および処理の
内容（編集プログラム，重畳プログラム等の区別）を表
すパラメータにより構成される。
タの構成の実施例を示す。４０はプログラム格納メモリ
であって，処理１（編集プログラム），処理２（重畳プ
ログラム），処理３（符号化プログラム），処理４（復
号化プログラム），その他のプログラムを格納するもの
である。各プログラムはプログラムの記述および処理の
内容（編集プログラム，重畳プログラム等の区別）を表
すパラメータにより構成される。
【００５８】３５は状態レジスタである。７０は処理状
態の値格納部である（処理状態については後述する）。
７１は処理内容の値格納部であって，処理１（編集プロ
グラム），処理２（重畳プログラム）等を区別する値を
格納するものである。
態の値格納部である（処理状態については後述する）。
７１は処理内容の値格納部であって，処理１（編集プロ
グラム），処理２（重畳プログラム）等を区別する値を
格納するものである。
【００５９】７２は処理時間平均値格納部であって，状
態レジスタを有するプロセッサの処理時間の平均値を格
納するものである。図５は状態レジスタの格納値の説明
図である。
態レジスタを有するプロセッサの処理時間の平均値を格
納するものである。図５は状態レジスタの格納値の説明
図である。
【００６０】図５において，７０は処理状態の値格納部
である。「００」は使用されていない状態を示す（Ｎｏ
ｔ Ｒｅａｄｙ）。「０１」はプログラムロードがなさ
れていないプログラム未の状態であって休止中であるこ
とを示す（Ｒｅａｄｙ）。「１０」はプログラムロード
済みであるが，プログラム処理はなされていない状態
（プログラム処理未）を示す（Ｉｄｌｅ）。「１１」は
プログラムがロードされ，かつ処理を行っている状態を
示す（Ｂｕｓｙ）。
である。「００」は使用されていない状態を示す（Ｎｏ
ｔ Ｒｅａｄｙ）。「０１」はプログラムロードがなさ
れていないプログラム未の状態であって休止中であるこ
とを示す（Ｒｅａｄｙ）。「１０」はプログラムロード
済みであるが，プログラム処理はなされていない状態
（プログラム処理未）を示す（Ｉｄｌｅ）。「１１」は
プログラムがロードされ，かつ処理を行っている状態を
示す（Ｂｕｓｙ）。
【００６１】７１は処理内容の値格納部であって，処理
内容の値「１」は処理１（例えば，編集プログラム），
「２」は処理２（例えば，重畳プログラム），「ｎ」は
処理ｎのプログラムが処理の対象であることを示す。
内容の値「１」は処理１（例えば，編集プログラム），
「２」は処理２（例えば，重畳プログラム），「ｎ」は
処理ｎのプログラムが処理の対象であることを示す。
【００６２】７２は処理時間平均値格納部であって，対
応するプロセッサの処理の平均値を格納するものであ
る。図６は本発明のデータ処理方法の説明図である。
応するプロセッサの処理の平均値を格納するものであ
る。図６は本発明のデータ処理方法の説明図である。
【００６３】図６において，３２は処理プロセッサ１で
ある。３３は処理プロセッサ２である。
ある。３３は処理プロセッサ２である。
【００６４】３４’は処理プロセッサ３である。３８は
制御プロセッサである。８０はデータ格納メモリに格納
された入力データを示し，画面単位のデータとヘッダに
より構成される。画面単位の入力データ８０はデータ
１，データ２，データ３に分割され，それぞれヘッダを
付されて処理プロセッサ１（３２），処理プロセッサ２
（３３），処理プロセッサ３（３４’）でマルチプロセ
ッサ処理される。
制御プロセッサである。８０はデータ格納メモリに格納
された入力データを示し，画面単位のデータとヘッダに
より構成される。画面単位の入力データ８０はデータ
１，データ２，データ３に分割され，それぞれヘッダを
付されて処理プロセッサ１（３２），処理プロセッサ２
（３３），処理プロセッサ３（３４’）でマルチプロセ
ッサ処理される。
【００６５】８１は入力データ８０のヘッダである。ヘ
ッダ８１はデータ種別，データ長，処理内容により構成
される。データ種別は文字等のテキストデータ，図形デ
ータの区別を表し，編集プログラム，重畳プログラム等
の処理内容の区別を表す。
ッダ８１はデータ種別，データ長，処理内容により構成
される。データ種別は文字等のテキストデータ，図形デ
ータの区別を表し，編集プログラム，重畳プログラム等
の処理内容の区別を表す。
【００６６】図６の構成は，入力データ８０が処理プロ
セッサ１（３２），処理プロセッサ２（３３），処理プ
ロセッサ３（３４’）により処理される場合を示す。入
力データ８０はデータ１（８２），データ２（８３），
データ３（８４）に分割され，それぞれにヘッダ８６，
ヘッダ８７，ヘッダ８８が付され，データ８２’，デー
タ８３’，データ８４’が生成される。そして，それぞ
れ処理プロセッサ１（３２），処理プロセッサ２（３
３），処理プロセッサ３（３４’）により処理される。
セッサ１（３２），処理プロセッサ２（３３），処理プ
ロセッサ３（３４’）により処理される場合を示す。入
力データ８０はデータ１（８２），データ２（８３），
データ３（８４）に分割され，それぞれにヘッダ８６，
ヘッダ８７，ヘッダ８８が付され，データ８２’，デー
タ８３’，データ８４’が生成される。そして，それぞ
れ処理プロセッサ１（３２），処理プロセッサ２（３
３），処理プロセッサ３（３４’）により処理される。
【００６７】図７はプロセッサ過不足判定手段のフロー
チャートである。図７は処理プロセッサ１，処理プロセ
ッサ２，処理プロセッサ３の３つのプロセッサにより構
成されたマルチ処理プロセッサ装置の処理のフローチャ
ートである。図は処理プロセッサ１と処理プロセッサ２
で処理Ａがなされ，プロセッサ３で処理Ｂが処理されて
いる場合を示す。
チャートである。図７は処理プロセッサ１，処理プロセ
ッサ２，処理プロセッサ３の３つのプロセッサにより構
成されたマルチ処理プロセッサ装置の処理のフローチャ
ートである。図は処理プロセッサ１と処理プロセッサ２
で処理Ａがなされ，プロセッサ３で処理Ｂが処理されて
いる場合を示す。
【００６８】処理プロセッサ３では処理Ｂがなされてい
て，状態レジスタはＢｕｓｙであり，平均処理時間はｍ
AV3 である。図の番号に従って動作を説明する。
て，状態レジスタはＢｕｓｙであり，平均処理時間はｍ
AV3 である。図の番号に従って動作を説明する。
【００６９】(1) ，(2) 処理データが処理プロセッサ
１と処理プロセッサ２にそれぞれ転送される。 (3) ，(4) 処理プロセッサ１のデータ処理が終了し，
制御プロセッサに処理終了通知がなされる。そして，処
理されたデータ（処理終了データ）が処理プロセッサ１
から制御プロセッサに転送される。
１と処理プロセッサ２にそれぞれ転送される。 (3) ，(4) 処理プロセッサ１のデータ処理が終了し，
制御プロセッサに処理終了通知がなされる。そして，処
理されたデータ（処理終了データ）が処理プロセッサ１
から制御プロセッサに転送される。
【００７０】(5) 制御プロセッサのカウント値ｍ1 が
処理プロセッサ１に転送され，処理プロセッサ１により
平均処理時間ｍAV1 を算出する。平均処理時間ｍAVは処
理回数ｉについて， により算出する。
処理プロセッサ１に転送され，処理プロセッサ１により
平均処理時間ｍAV1 を算出する。平均処理時間ｍAVは処
理回数ｉについて， により算出する。
【００７１】(6) ，(7) 処理プロセッサ２のデータ
処理が終了し，処理プロセッサ２から処理終了通知が制
御プロセッサになされる。そして，処理終了データが処
理プロセッサ２から制御プロセッサに転送される。
処理が終了し，処理プロセッサ２から処理終了通知が制
御プロセッサになされる。そして，処理終了データが処
理プロセッサ２から制御プロセッサに転送される。
【００７２】(8) 制御プロセッサから，処理カウント
値ｍ2 が処理プロセッサ２に転送され，平均処理時間ｍ
AV2 が算出される。 (9) 処理Ｂで処理待時間Ｔ1 の処理が発生し，制御プ
ロセッサは処理プロセッサ３の状態レジスタを読み取る
処理をする。処理プロセッサ３とはＢｕｓｙなので，処
理Ｂは待たされる。そして，待ち時間Ｔ1 がカウントさ
れる。
値ｍ2 が処理プロセッサ２に転送され，平均処理時間ｍ
AV2 が算出される。 (9) 処理Ｂで処理待時間Ｔ1 の処理が発生し，制御プ
ロセッサは処理プロセッサ３の状態レジスタを読み取る
処理をする。処理プロセッサ３とはＢｕｓｙなので，処
理Ｂは待たされる。そして，待ち時間Ｔ1 がカウントさ
れる。
【００７３】(10) Ｔ1 ＞ｍAV3 になると，制御プロセ
ッサは処理Ｂに対してプロセッサの増設を必要とすると
判定する。 (11)，(12) 制御プロセッサは処理プロセッサ１の状
態プロセッサを読み取り，平均処理時間がｍAV1 である
ことを読み取る。
ッサは処理Ｂに対してプロセッサの増設を必要とすると
判定する。 (11)，(12) 制御プロセッサは処理プロセッサ１の状
態プロセッサを読み取り，平均処理時間がｍAV1 である
ことを読み取る。
【００７４】(13)，(14) 制御プロセッサは処理プロ
セッサ２の状態プロセッサを読み取り，平均処理時間が
ｍAV2 であることを読み取る。処理Ａのプロセッサ１の
Ｉｄｌｅ又はＲｅａｄｙの時間とプロセッサ２のＩｄｌ
ｅ又はＲｅａｄｙの時間の和をＴ2 とした時に，Ｔ2 ＞
１／２（ｍAV1 ＋ｍAV 2 ）であれば，処理プロセッサ１
と処理プロセッサ２に余裕があることなので，処理プロ
セッサ１と処理プロセッサ２で処理Ｂを行うようにプロ
セッサの増設要求をする。
セッサ２の状態プロセッサを読み取り，平均処理時間が
ｍAV2 であることを読み取る。処理Ａのプロセッサ１の
Ｉｄｌｅ又はＲｅａｄｙの時間とプロセッサ２のＩｄｌ
ｅ又はＲｅａｄｙの時間の和をＴ2 とした時に，Ｔ2 ＞
１／２（ｍAV1 ＋ｍAV 2 ）であれば，処理プロセッサ１
と処理プロセッサ２に余裕があることなので，処理プロ
セッサ１と処理プロセッサ２で処理Ｂを行うようにプロ
セッサの増設要求をする。
【００７５】図８はプロセッサ増設削減手段の動作説明
図である。図８は，図７において処理プロセッサ３に処
理Ｂの増設要求がなされた後の処理のフローチャートで
ある。
図である。図８は，図７において処理プロセッサ３に処
理Ｂの増設要求がなされた後の処理のフローチャートで
ある。
【００７６】図において，左側は制御プロセッサにおけ
る処理であり，右側は処理プロセッサ２（増設されたプ
ロセッサ）の処理である。 (1) 〜(6) は制御タスクと状態レジスタもしくは処理プ
ロセッサとの間の処理である。
る処理であり，右側は処理プロセッサ２（増設されたプ
ロセッサ）の処理である。 (1) 〜(6) は制御タスクと状態レジスタもしくは処理プ
ロセッサとの間の処理である。
【００７７】(7) 〜(15)はデータ処理タスクと状態レジ
スタもしくは処理プロセッサとの間の処理である。図８
を参照して図３の動作を説明する。
スタもしくは処理プロセッサとの間の処理である。図８
を参照して図３の動作を説明する。
【００７８】図３において，処理Ｂ（例えば，編集プロ
グラム）が処理プロセッサ３（図３では図示されていな
い）にロードされ，処理されている。制御タスク５２は
プロセッサ過不足判定手段５０から処理Ｂに対するプロ
セッサの増設要求を受ける（増設要求の結果，プロセッ
サ２が処理Ｂに対して増設されるものとする）。
グラム）が処理プロセッサ３（図３では図示されていな
い）にロードされ，処理されている。制御タスク５２は
プロセッサ過不足判定手段５０から処理Ｂに対するプロ
セッサの増設要求を受ける（増設要求の結果，プロセッ
サ２が処理Ｂに対して増設されるものとする）。
【００７９】(1) ，(2) 制御タスク５２の状態レジス
タ判定部５３はプロセッサ１（３２），プロセッサ２
（３３）のレジスタの状態を読み取りとり，Ｒｅａｄ
ｙ，Ｉｄｌｅの処理プロセッサを記憶する。
タ判定部５３はプロセッサ１（３２），プロセッサ２
（３３）のレジスタの状態を読み取りとり，Ｒｅａｄ
ｙ，Ｉｄｌｅの処理プロセッサを記憶する。
【００８０】(3) そこで，例えばプロセッサ２がＩｄ
ｌｅであったとする。そこで，制御タスク５２のプロセ
ッサ選択部５４はプロセッサ２に対してプログラムロー
ド準備指示を行う。
ｌｅであったとする。そこで，制御タスク５２のプロセ
ッサ選択部５４はプロセッサ２に対してプログラムロー
ド準備指示を行う。
【００８１】(4) 処理プロセッサ２はプログラムロー
ドの了解を応答する。 (5) 制御タスク５２は処理プロセッサ２に対して処理
Ｂのロードを行う。 (6) 処理プロセッサ２は制御タスク５２に対してロー
ド完了通知を応答する。制御タスク５２は処理プロセッ
サ，処理内容を記憶する。
ドの了解を応答する。 (5) 制御タスク５２は処理プロセッサ２に対して処理
Ｂのロードを行う。 (6) 処理プロセッサ２は制御タスク５２に対してロー
ド完了通知を応答する。制御タスク５２は処理プロセッ
サ，処理内容を記憶する。
【００８２】次に処理がデータ処理タスクに移る。 (7) ，(8) データ処理タスク５５は，プロセッサ２の
状態レジスタの内容を読み取り，Ｉｄｌｅを確認する。
状態レジスタの内容を読み取り，Ｉｄｌｅを確認する。
【００８３】(9) データ処理タスク５５はプロセッサ
２のＩｄｌｅを確認すると，データ受信準備指示を行
う。 (10) 処理プロセッサ２はデータ受信準備の了解を通知
する。
２のＩｄｌｅを確認すると，データ受信準備指示を行
う。 (10) 処理プロセッサ２はデータ受信準備の了解を通知
する。
【００８４】(11) データ処理タスク５５はプロセッサ
２にデータを転送する。 (12) データ転送を受けた処理プロセッサ２は状態レジ
スタをＩｄｌｅからＢｕｓｙに変更し，データ処理を行
う。処理が終了すると処理の終了を通知する。
２にデータを転送する。 (12) データ転送を受けた処理プロセッサ２は状態レジ
スタをＩｄｌｅからＢｕｓｙに変更し，データ処理を行
う。処理が終了すると処理の終了を通知する。
【００８５】(13) 制御プロセッサはプロセッサ２で処
理されたデータの受信可能を処理プロセッサ２に通知す
る。 (14) 処理プロセッサ２は処理データを制御プロセッサ
３８に送信する。
理されたデータの受信可能を処理プロセッサ２に通知す
る。 (14) 処理プロセッサ２は処理データを制御プロセッサ
３８に送信する。
【００８６】(15) 制御プロセッサは処理データ受信を
処理プロセッサ２に通知する。処理プロセッサ２は状態
レジスタをＢｕｓｙからＩｄｌｅに変更する。図８は増
設されたプロセッサ２の処理のみを示し，プロセッサ３
による処理Ｂの処理は省略されている。
処理プロセッサ２に通知する。処理プロセッサ２は状態
レジスタをＢｕｓｙからＩｄｌｅに変更する。図８は増
設されたプロセッサ２の処理のみを示し，プロセッサ３
による処理Ｂの処理は省略されている。
【００８７】図９は処理プロセッサの過不足判定方法を
示す（判定方法は図２と同様である）。図９ (a)は，処
理データ量がＯＢであり，プロセッサの平均処理時間Ｏ
Ａで処理プロセッサ数が５の場合を示す。処理プロセッ
サ数が５の場合には１つの処理プロセッサ（例えば処理
プロセッサ５）における処理が平均処理時間より短く，
処理に余裕があり，処理プロセッサ数５で適正に処理で
きることを示す。
示す（判定方法は図２と同様である）。図９ (a)は，処
理データ量がＯＢであり，プロセッサの平均処理時間Ｏ
Ａで処理プロセッサ数が５の場合を示す。処理プロセッ
サ数が５の場合には１つの処理プロセッサ（例えば処理
プロセッサ５）における処理が平均処理時間より短く，
処理に余裕があり，処理プロセッサ数５で適正に処理で
きることを示す。
【００８８】図９ (b)は，処理データ量がＯＢであり，
プロセッサの平均処理時間ＯＡで処理プロセッサ数が４
の場合を示す。処理プロセッサ数が４の場合には１つの
処理プロセッサ（例えば処理プロセッサ４）における処
理が平均処理時間より長くなり，処理プロセッサ数４で
は適正に処理できず，処理プロセッサの増設が必要であ
ることを示す。
プロセッサの平均処理時間ＯＡで処理プロセッサ数が４
の場合を示す。処理プロセッサ数が４の場合には１つの
処理プロセッサ（例えば処理プロセッサ４）における処
理が平均処理時間より長くなり，処理プロセッサ数４で
は適正に処理できず，処理プロセッサの増設が必要であ
ることを示す。
【００８９】
【発明の効果】本発明によれば，マルチプロセッサを有
効に利用でき，処理量に応じて柔軟に処理プロセッサを
増減することができる。そのため，マルチプロセッサ装
置を効率的に利用でき，処理を高速化することができ
る。
効に利用でき，処理量に応じて柔軟に処理プロセッサを
増減することができる。そのため，マルチプロセッサ装
置を効率的に利用でき，処理を高速化することができ
る。
【図１】本発明の基本構成を示す図である。
【図２】本発明の基本構成の動作説明図である。
【図３】本発明の実施例構成を示す図である。
【図４】プログラム格納メモリ，状態レジスタの構成実
施例を示す図である。
施例を示す図である。
【図５】状態レジスタの格納値の説明図である。
【図６】本発明のデータ処理方法の説明図である。
【図７】プロセッサ過不足判定手段の動作説明図であ
る。
る。
【図８】プロセッサ増設削減手段の動作説明図である。
【図９】処理プロセッサの過不足判定方法を示す図であ
る。
る。
【図１０】マルチプロセッサによる処理の例を示す図で
ある。
ある。
【図１１】従来のマルチプロセッサ装置を示す図であ
る。
る。
１：マルチプロセッサ装置 ２：プロセッサ制御装置 ３：プロセッサ１ ４：プロセッサ２ ５：プロセッサ３ ６：状態レジスタ ７：状態レジスタ ８：状態レジスタ ９：メモリ １０：データ格納メモリ １１：平均処理時間算出手段 １２：制御プロセッサ １３：制御手段（制御プログラム） １４：プロセッサ過不足判定手段 １７：時間比較手段 １８：プロセッサ増設削減手段 ２０：状態レジスタ判定手段 ２１：プログラムロード指示手段
Claims (4)
- 【請求項１】 マルチプロセッサ装置(1) のプロセッサ
制御装置(2) において，複数のプロセッサを制御する制
御プロセッサ(12)と，プロセッサ毎に平均処理時間を算
出する平均処理時間算出手段(11)と，該制御プロセッサ
(12)を制御する制御手段(13)を備え，該制御手段(13)は
任意の処理が実際に処理されている時間と該平均処理時
間を比較することにより該任意の処理をするプロセッサ
の増設もしくは削減を判定するプロセッサ過不足判定手
段(14)と，該プロセッサ過不足判定手段(14)の判定結果
に従って，該任意の処理に対するプロセッサの増設もし
くは削減指示をするプロセッサ増設削減手段(18)とを備
え，任意の処理時間が実際に処理されている時間と該任
意の処理を行っているプロセッサの平均処理時間に基づ
いてプロセッサの増設もしくは削減を行うことを特徴と
するマルチ処理プロセッサ制御装置。 - 【請求項２】 請求項１において，各プロセッサは処理
状態を表す値を保持する状態レジスタ(6) ，(7) ，(8)
を備え，該プロセッサ増設削減手段(18)は該状態レジス
タ(6) ，(7) ，(8) の保持値を参照する状態レジスタ判
定手段(20)を備え，該プロセッサ増設削減手段(18)は，
プロセッサ過不足判定手段（14）より増設要求を受けた
場合には，該任意の処理を行っていないプロセッサの該
状態レジスタ(6) ，(7) ，(8) の状態を判定して増設可
能な状態にあるプロセッサを選択し，削減要求を受けた
場合には該任意の処理を行っているプロセッサの該状態
レジスタ(6) ，(7) ，(8) の状態を判定して削減可能な
プロセッサを選択し，プロセッサの増設もしくは削減指
示を行うことを特徴とするマルチ処理プロセッサ制御装
置。 - 【請求項３】 請求項１もしくは２において，任意に処
理に対して削減されたプロセッサに対して他の処理を行
わせることを特徴とするマルチ処理プロセッサ制御装
置。 - 【請求項４】 マルチプロセッサ装置(1) のプロセッサ
制御方法において，複数のプロセッサ(3) ，(4) ，(5)
を制御する制御プロセッサ(12)と制御プロセッサにより
該複数のプロセッサの制御処理をする制御手段(13)と，
プロセッサ毎に平均処理時間を算出する平均処理時間算
出手段(11)とを備え，該制御手段(13)は任意の処理が実
際に処理されている時間と該平均処理時間を比較するこ
とにより該任意の処理をするプロセッサの増設もしくは
削減を判定し，該判定結果に従って，該任意の処理に対
するプロセッサの増設もしくは削減指示をし，該任意の
処理に対するプロセッサの増設もしくは削減をすること
を特徴とするマルチ処理プロセッサ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229990A JPH0784973A (ja) | 1993-09-16 | 1993-09-16 | マルチ処理プロセッサ制御装置および制御方法 |
| US08/662,264 US5668714A (en) | 1993-09-16 | 1996-06-07 | Control system for multi-processor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229990A JPH0784973A (ja) | 1993-09-16 | 1993-09-16 | マルチ処理プロセッサ制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784973A true JPH0784973A (ja) | 1995-03-31 |
Family
ID=16900879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229990A Pending JPH0784973A (ja) | 1993-09-16 | 1993-09-16 | マルチ処理プロセッサ制御装置および制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5668714A (ja) |
| JP (1) | JPH0784973A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6604122B1 (en) * | 1998-11-03 | 2003-08-05 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for evaluating a data processing request performed by distributed processes |
| GB2454870B (en) * | 2007-11-16 | 2010-05-12 | Motorola Inc | Apparatus, method, and system for channel selection and allocation in mobile communications |
| TWI369608B (en) * | 2008-02-15 | 2012-08-01 | Mstar Semiconductor Inc | Multi-microprocessor system and control method therefor |
| JP5949506B2 (ja) * | 2012-11-30 | 2016-07-06 | 富士通株式会社 | 分散処理方法、情報処理装置、及びプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495570A (en) * | 1981-01-14 | 1985-01-22 | Hitachi, Ltd. | Processing request allocator for assignment of loads in a distributed processing system |
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-
1993
- 1993-09-16 JP JP5229990A patent/JPH0784973A/ja active Pending
-
1996
- 1996-06-07 US US08/662,264 patent/US5668714A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5668714A (en) | 1997-09-16 |
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