JPH0784945A

JPH0784945A - 応答制御回路

Info

Publication number: JPH0784945A
Application number: JP5229269A
Authority: JP
Inventors: Masayuki Maehira; 政行前平
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-14
Filing date: 1993-09-14
Publication date: 1995-03-31
Anticipated expiration: 2018-10-27
Also published as: JP3460026B2

Abstract

(57)【要約】【目的】コンピュータと、そのＳバスを制御する機能
を有しないデバイスとの間に介装して、インターフェイ
スを整合させることによりシステム全体の処理能力を高
速とする応答制御回路を提供する。【構成】バス幅設定回路201 及び遅延時間設定回路20
2 に予めバス幅情報及び遅延時間情報を設定しておく。
そしてCPU １からのアクセス時において、予め設定した
バス幅情報と遅延時間情報とにより、応答信号生成回路
203 が適正なタイミングにおいて適正なバス幅の応答信
号を生成し、出力制御信号生成回路204がバス幅情報が
ある場合に応答信号を出力するよう制御する制御信号を
生成する。そして出力回路205 は制御信号に基づいて応
答信号を出力し、CPU １の命令に応答する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータの命令に応
答するタイミングを制御する応答制御回路に関する。

【０００２】

【従来の技術】32ビットのCPU であるSPARC は、サンマ
イクロシステムズ社が開発したワークステーション用の
CPU であって、これを用いたSPARC STATION 等のワーク
ステーションは、デバイスを接続するバスとしてＳバス
を備えている。また、このワークステーションからなる
システムを拡張するためのデバイスを接続する場合に備
えて、増設スロットを設けており、この増設スロットに
接続される外部バスはＳバスであって、ユーザーに開放
されている。

【０００３】Ｓバスにメモリ等のデバイスを接続するに
は、そのインターフェイスをＳバスに合わせなければな
らない。このＳバスに接続するために必要なインターフ
ェイスは、サンマイクロシステムズ社の“S Bus Specif
ication B.O.”に示されている。

【０００４】図７はＳバスを介してSPARC STATION の増
設スロットに接続されたデバイスに対するCPU のアクセ
スと、そのアクセスに対するデバイスの応答を示すタイ
ムチャートであり、本図に基づいてアクセスを行なう信
号とそのアクセスに対する応答を行なう信号とについて
説明する。

【０００５】図７の(a) に示すCLK は、システムクロッ
ク信号であり、クロックS0, クロックS1, クロックS2の
３クロックで１サイクルを構成している。図７の(b) に
示すADDRESS は、アドレス信号である。図７の(c) に示
す＊ASはアドレスストローブ信号であり、アドレス信号
が有効である期間“Ｌ”となる。図７の(d) に示す＊SE
L はCPU が増設スロットに接続されたデバイスにアクセ
スしていることを示す信号であって、アクセスしている
期間“Ｌ”となる。

【０００６】図７の(e) に示すRD／WTはリード動作を指
定する信号の場合“Ｈ”となり、ライト動作を指定する
信号の場合は“Ｌ”となる。図７の(f) に示すSIZ0,SIZ
1,SIZ2はアクセス時に使用するデータバスのバス幅を指
定する３ビットのサイズ信号である。以上はいずれもCP
U がＳバスへ出力する信号である。

【０００７】次にバス幅について説明する。一般に、SP
ARC 等のRISCが処理するデータは、１バイト（８ビッ
ト），半ワード（16ビット) 及び１ワード（32ビット)
の３種類があり、いずれの種類のデータであっても同時
に処理される。デバイスとしてのメモリは、１つのアド
レスに１バイト（８ビット）を記憶する。

【０００８】そしてRISC及びメモリ間のデータバスは、
32ビット幅で４バイトを同時に転送する。メモリへの書
き込みの場合、命令によってデータの大きさが指定され
ているにも拘らず、32ビットが転送される。１バイトの
書き込みであっても32ビットが転送されるため、先頭ア
ドレスから８ビットの部分だけをメモリの中で書き換
え、他の24ビットの部分は書き換えないようにしなけれ
ばならない。それ故、CPU がSPARC 等のRISCである場合
は、アクセスに際し、アクセスするバス幅を指定する。
その指定を行なうのがサイズ信号である。

【０００９】表１はCPU がデバイスにアクセスする場
合、データバスのバス幅を指定する３ビットのサイズ信
号SIZ0,SIZ1,SIZ2の種類及びその指定するビット数の内
容を対応づけて示す表である。

【００１０】

【表１】

【００１１】表において８Bit(Byte) 転送, 16Bit(Half
-Word)転送, 32Bit(Word) 転送とは、CPU とメモリとの
間で転送される32ビットのうち、先頭ビットより８ビッ
ト，16ビット, 32ビットについて書き込み又は読み出し
が行なわれることを意味する。64Bit(拡張) 転送とは、
SPARC STATION 特有の転送であって、１サイクル中に64
ビットのデータを転送することを意味する。この場合デ
ータを転送する線は64本存在する。

【００１２】Word Burst転送とは、バス幅は32bit に固
定し、１サイクルのアクセス中に２回，４回，８回又は
16回のいずれかの回数だけデータの書き込み又は読み出
しが可能となるデータ転送である。書き込みの場合CPU
は先頭アドレスを出力したままであって、デバイス側で
アドレスを加算する。図７を参照して説明する。

【００１３】CPU が管理するＳバスに属するデバイスに
対してCPU がアクセスする場合、クロックS0の立ち上が
り時に図７の(a) に示すCLK 、図７の(b) に示すADDRES
S 、図７の(c) に示す＊AS、図７の(d) に示す＊SEL 、
図７の(e) に示すRD／WR及び図７の(f) に示すSIZ0,SIZ
1,SIZ2を出力する。ライト動作の場合、図７の(g) に示
すようにクロックS0の立ち下がり時からクロックS2の立
ち上がり時までライトデータを出力する。

【００１４】CPU によりアクセスされたデバイスはアク
セスされる迄ハイインピーダンス状態となっていた応答
信号の出力線に図７の(i) における（ｔ₁）の時点にお
いて"Ｈ" を出力する。こうしてCPU に対しデバイスが
アイドル状態又はウェイト状態であることを通知する。
またデバイスは、CPU に対しリード動作の場合、図７の
(h) に示すようにクロックS1の立ち上がり時にリードデ
ータを出力する。また図７の(i) に示すようにクロック
S1の立ち下がり時に応答信号として＊ACK0, ＊ACK1, ＊
ACK2を出力する。

【００１５】応答信号により、CPU からサイズ信号によ
り示されたバス幅に対する応答情報又はアクセスエラー
情報等がCPU に返送される。表２はデバイスがCPU に応
答する応答信号の種類及びその応答情報の内容を対応づ
けて示す表である。

【００１６】

【表２】

【００１７】表において８Bit(Byte) 応答, 16Bit(Half
-Word)応答, 32Bit(Word) 応答, 64Bit(Double-Word)
応答とは、CPU が指定したバス幅に対し、デバイスが夫
々８ビット，16ビット, 32ビット, 64ビットのバス幅を
使用する旨の応答情報である。再実行要求 (応答) と
は、何等かの原因で命令の実行ができなかった場合にCP
U に再実行を要求する応答情報である。エラー応答と
は、CPU のアクセスが当該デバイスに対するアクセスで
はない場合にその旨を通知する応答情報である。アイド
ル／ウェイト状態とはデバイスがCPU に対しアクセス待
ちの状態若しくは何も動作していない状態又はCPU のア
クセスに対しアクセスサイクルを延ばしている状態であ
る旨を通知する応答情報である。Reservedは、未定義を
意味する。再び図７を参照して説明する。

【００１８】デバイスは、クロックS1に出力した応答信
号＊ACK0, ＊ACK1, ＊ACK2を出力後、図７の(i) におけ
る（ｔ₂）に示すようにクロックS2において応答信号の
出力線をすべて "Ｈ" とする (以下この動作を蹴り上げ
動作という) 。これは次のサイクルを瞬時にスタートす
るためである。このデバイスの蹴り上げ動作によりCPU
は応答信号の出力停止を確認し＊ASの出力を停止し、ア
クセスサイクルを終了する。クロックS2の次のクロック
の立ち上がり時に、CPU はCLK , ADDRESS,＊SEL,RD／WT
及びSIZ0, SIZ1, SIZ2を停止し、デバイスは応答信号の
出力線をハイインピーダンス状態とし、リードデータの
出力を停止する。

【００１９】なおデバイスは、クロックS1において応答
信号を出力できない場合は、出力するタイミングを遅ら
せることができる。このようにCPU の動作速度が速く、
デバイスの動作速度が遅い場合、CPU のアクセスサイク
ルを長くすることによりデータの転送が可能とすること
をウェイト制御という。

【００２０】

【発明が解決しようとする課題】以上に述べたようにＳ
バスに接続されたデバイスは、CPU からアクセスされた
場合、クロックS0において応答情報を作成し、クロック
S1において応答信号を出力し、クロックS2において蹴り
上げ動作を行ない、その次のクロックの立ち上がり時に
応答信号の出力線をハイインピーダンス状態としてい
る。

【００２１】SPARC 等の高速で動作するコンピュータ
は、Ｓバスを介して接続されているデバイスに対し、こ
のような応答動作を要求している。従って、Ｓバスに接
続する場合は、そのデバイスはＳバスのインターフェイ
スに整合していない場合は、コンピュータと対向して動
作することはできない。また、コンピュータもＳバスの
インターフェイスに整合したデバイスでなければいかに
高速のデバイスであってもデバイスとして接続すること
はできず、本来の高速な処理能力を十分に活用できない
という問題点があった。

【００２２】本発明はこのような問題点を解決するため
になされたものであり、Ｓバスを制御する機能を有しな
いデバイスとＳバスを使用するコンピュータとのインタ
ーフェイスが整合するよう、該デバイスと該コンピュー
タとの間にあってＳバスを制御し、該デバイスの応答を
代行することにより、Ｓバスを制御する機能を有しない
デバイスとＳバスを使用するコンピュータとの接続を可
能とし、さらにシステム全体の処理能力を高速とする応
答制御回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】図１は応答制御回路２及
びその周辺部を示すブロック図であり、本図に基づいて
本発明の原理を説明する。コンピュータ内のCPU １はア
ドレスバス８，データバス９及び制御線３よりなるＳバ
スを介して応答制御回路２に接続され、Ｓバスはコンピ
ュータの増設スロットに接続される。応答制御回路２
は、第１デバイス５，第２デバイス６及び第３デバイス
７とアドレスバス８，データバス９及び制御線４を介し
て接続されている。

【００２４】３個のデバイス５，６，７はRAM のような
メモリであって、Ｓバスの制御機能を有しない。このデ
バイスに対してリード／ライト動作を指定する信号RD／
WTは、CPU １から制御線３，４及び応答制御回路２を介
して３個のデバイス５，６，７へ与えられる。

【００２５】応答制御回路２は、バス幅設定回路201,遅
延時間設定回路202,応答信号生成回路203,出力制御信号
生成回路204 及び出力回路205 より構成される。信号Wr
iteはバス幅設定回路201 及び遅延時間設定回路202 へ
与えられ、バス幅又は遅延時間を設定するタイミングを
指定する。信号＊ASはアドレス信号が有効である期間
"Ｌ" となるアドレスストローブ信号であり、信号＊SEL
はCPU １が増設スロットに接続されたデバイスにCPU
１がアクセスしていることを示す信号であり、信号CLK
はシステムクロック信号であり、いずれも遅延時間設定
回路202 及び出力制御信号生成回路204 へ与えられる。

【００２６】信号SIZ0, SIZ1, SIZ2はCPU １がアクセス
時に使用するデータバス９のバス幅を指定する３ビット
のサイズ信号であり、応答信号生成回路203 へ与えられ
る。以上の７種類の信号をCPU １が出力し、制御線３を
介して応答制御回路２へ与える。またデバイス５，６，
７に代わって応答制御回路２が出力する応答信号＊ACK
0, ＊ACK1, ＊ACK2は制御線３を介してCPU １へ与えら
れる。

【００２７】バス幅設定回路201 は適正なバス幅の応答
信号を生成するため、予めデバイス５，６，７が使用す
るバス幅を設定しておくものである。そしてCPU １がア
クセスした場合、設定してあるバス幅情報BW0, BW1を応
答信号生成回路203 及び出力制御信号生成回路204 へ出
力する。遅延時間設定回路202 はデバイス５，６，７に
適合したタイミングで応答信号を出力するため、予めデ
バイス５，６，７に合わせて応答を遅延させる時間をシ
ステムクロックを単位として設定しておくものである。

【００２８】そしてカウンタ55はCPU １がアクセスした
場合、デバイス５，６，７に適合した遅延時間に相当す
る値をプリセットしてクロックパルスをカウントし、所
定値に達した場合、応答信号を適正なタイミングで出力
させる出力タイミング情報XACKENを出力する。応答制御
回路203 はサイズ信号SIZ0, SIZ1, SIZ2及びバス幅情報
BW0, BW1に基づいた適正なバス幅の応答信号を、出力タ
イミング情報XACKENに基づいた適正なタイミングにおい
て生成する。

【００２９】出力制御信号生成回路204 は信号＊AS, ＊
SEL,システムクロック信号CLK 及びバス幅情報BW0, BW1
に基づいて応答信号＊ACK0, ＊ACK1, ＊ACK2を出力する
か否かを制御する制御信号XAOEN を生成する。そして出
力回路205 は制御信号XAOENに基づいてバス幅情報が存
在する場合は応答信号＊ACK0, ＊ACK1, ＊ACK2を出力
し、バス幅情報が存在しない場合は応答信号を出力しな
い。

【００３０】

【作用】図２は応答制御回路２の動作を示すタイムチャ
ートである。デバイス５，６，７のバス幅情報が予め16
ビットとして設定され、同じく遅延時間が１クロック遅
延させるものとして設定されている場合において、本図
に基づいて第１デバイス５に対するライト動作について
説明する。

【００３１】CPU １は図２の(a) に示すシステムクロッ
ク信号CLK を応答制御回路２へ与える。その信号CLK の
立ち上がり時に図２の(b) に示すようにアドレス信号を
出力し、図２の(c) に示すようにサイズ信号 (SIZ0＝
"０" , SIZ1＝ "１" , SIZ2＝"０" ）を出力する。その
アドレス信号又はサイズ信号が出力された時点のクロッ
ク期間がクロックS0であり、以後クロックS1, クロック
W1, クロックS2と続く。またCPU １はクロックS0の立ち
上がり時に、図２の(d) に示すように信号RD／WTをライ
ト動作を行なうべく "Ｌ" とし、図２の(f) に示すよう
に信号SEL を "Ｌ" とし、図２の(g) に示すように信号
＊ASを "Ｌ" として出力する。そしてCPU １はクロック
S0の立ち下がり時に図２の(e) に示すようにライトデー
タをデータバス９を介して第１デバイス５へ出力する。

【００３２】バス幅設定回路201 はアドレス信号が入力
されることにより第１デバイス５に対するアクセスを認
識し、予め設定された16ビットのバス幅情報(BW0＝
"０" ,BW1 ＝ "１" ) を出力する。遅延時間設定回路20
2 は信号＊SEL,＊ASの立ち下がりを検出して図２の(h)
に示すように立ち下がり検出信号 "Ｌ" を生成する。ま
た、アドレス信号が入力されることにより第１デバイス
５に対するアクセスを認識し、予め設定された１クロッ
ク遅延させるウェイト情報 (XWT0＝ "０" , XWT1＝
"１" ) を、内蔵された16進カウンタ55に与える。

【００３３】カウンタ55は立ち下がり検出信号 "Ｌ" の
立ち上がり時をクロックS1として図２の(i) に示すよう
に初期値 "Ｅ" を設定し、次のクロック期間にカウント
値を"Ｆ" とする。更に次のクロック期間においてカウ
ント値をリセットして "０"とする。そして遅延時間設
定回路202 はカウンタ55のカウント値が "Ｆ" である期
間図２の(j) に示すように出力タイミング情報XACKENを
出力する。

【００３４】応答信号生成回路３はCPU １からアクセス
された場合、それ迄ハイインピーダンス状態となってい
た応答信号の出力線に図２の(k) における（ｔ₁）の時
点において "Ｈ" を出力する。こうしてCPU １に対し、
デバイスがアイドル状態であることを通知する。そし
て、サイズ信号（SIZ0＝ "０" , SIZ1＝ "１" , SIZ2＝
"０" ）とバス幅情報（BW0 ＝ "０" , BW1 ＝ "１" )
とを比較し、双方がいずれも16ビットで等しいので、図
２の(k) に示すように16ビット応答を表わす３ビットの
信号（＊ACK0＝ "１" , ＊ACK1＝ "０" , ＊ACK2＝
"０" ) を、出力タイミング情報XACKENの指示する期間
において、応答信号として生成する。

【００３５】そして出力タイミング情報XACKENが "Ｌ"
である期間、その応答信号を出力回路205 へ入力する。
そしてクロックS2の立ち上がり時において出力タイミン
グ情報XACKENが "Ｈ" となるのを受けて、図２の(k) に
おける（ｔ₂）の時点において３ビットの応答信号はす
べて "１" となる。これが蹴り上げ動作である。

【００３６】出力制御信号生成回路204 は信号＊SEL 又
は信号＊AS並びにバス幅情報 (BW0,BW1) が与えられて
いて、さらにバス幅情報 (BW0, BW1) が与えられるクロ
ックS0の次のクロック期間となるクロックS1を応答信号
を通過させる時間帯の始期とする出力制御信号XAOEN
"Ｌ" を図２の(l) に示すように生成している。出力回
路205 は出力制御信号XAOEN が "Ｌ" である期間、応答
信号を出力するゲートを開放する。

【００３７】応答信号は出力回路205 が開放しているの
でCPU １へ入力される。CPU １は応答信号生成回路３の
蹴り上げ動作により、応答信号の出力停止を確認し、信
号＊ASの出力を停止する。出力制御信号生成回路204 は
信号＊ASの出力停止を確認し、その確認した時点を応答
信号を通過させる時間帯を終期とすべく出力制御信号XA
OEN を "Ｈ" とする。これを受けて、出力回路205 は応
答信号を出力するゲートを閉鎖する。そして、クロック
S2の次のクロックの立ち上がり時に応答信号生成回路20
3 は応答信号の出力線をハイインピーダンス状態とし、
CPU １はシステムクロック信号CLK 、アドレス信号、サ
イズ信号、信号RD／WT、信号＊SEL の出力を停止する。
このように応答制御回路２はCPU １のアクセスに対し、
応答信号＊ACK0, ＊ACK1, ＊ACK2を出力することにより
応答する。

【００３８】

【実施例】以下本発明をデバイスがメモリである場合に
ついてその実施例を示す図面に基づいて説明する。図３
は図１におけるバス幅設定回路201 のブロック図であ
る。アドレスバス８がデコーダ10に接続され、アドレス
信号をデコーダ10に与える。デコーダ10は与えられたア
ドレス信号がデバイス５，６，７のアドレスである場合
は、そのアドレスに対応したAND 回路1i及び2i (ｉは自
然数でｉ≦ｎ）へ "Ｈ" を入力し、与えられたアドレス
信号がデバイス５，６，７のアドレスではない場合は、
AND 回路11, 12…1n及びAND 回路21, 22…2nへ "Ｌ" を
入力する。データバス９の下位２ビットが２ビットのレ
ジスタ20に接続され、設定すべきバス幅の情報をレジス
タ20へ与える。

【００３９】信号Write を伝送する制御線３が同じくレ
ジスタ20に接続されている。レジスタ20は与えられたバ
ス幅の情報を信号Write が与えられた場合に、bit0, bi
t1として格納する。格納されたbit0はAND 回路11, 12…
1nへ入力され、bit1はAND 回路21, 22…2nへ入力され
る。AND 回路11, 12…1nの各出力はｎ入力OR回路51に入
力され、AND 回路21, 22…2nの各出力はｎ入力OR回路52
に入力される。そしてｎ入力OR回路51はバス幅情報BW0
を出力し、ｎ入力OR回路52はバス幅情報BW1 を出力す
る。

【００４０】表３は設定されたバス幅のデータbit0, bi
t1の種類、その設定するバス幅及び出力されるバス幅情
報BW0, BW1を対応づけて示す表である。

【００４１】

【表３】

【００４２】表において、バス幅のデータが０（bit0,
bit1がいずれも "０" ) の場合は、レジスタ20にバス幅
が設定されていない場合であって、出力されるバス幅情
報BW0, BW1はいずれも "０" であり、CPU １に対する応
答信号は後述するように出力されない。その他の場合は
レジスタ20にバス幅が設定されている場合であってバス
幅のデータが１，２，３の場合、バス幅は８ビット、16
ビット、32ビットである。バス幅情報として出力される
BW0, BW1の値はバス幅のデータと同じ値である。

【００４３】次にCPU １が予めバス幅を設定しておく場
合、及びCPU １がアクセスする場合について、その動作
を説明する。

【００４４】（予めバス幅を設定しておく場合の動作）
この応答制御回路２が管理するデバイス５，６，７のバ
ス幅を、バス幅設定回路201 に予め設定しておくデータ
は、４種のデータとしてCPU １からデータバス９を介し
て与えられる。そして同時に設定すべきタイミングを示
す信号Write が制御線３を介して与えられる。レジスタ
20は信号Write が "Ｈ" に立ち上がった時点にそのデー
タを取り込んで格納する。格納されたデータがバス幅の
データbit0, bit1である。バス幅のデータbit0, bit1が
格納されたのみの状態においては、アドレスバス８を介
してデコーダ10にアドレス信号が入力されていないの
で、デコーダ10は何も出力せず、AND 回路11, 12…1n及
びAND 回路21, 22…2nは、そのゲートを閉じたままであ
り、両ｎ入力OR回路51,52 には何も入力されず、バス幅
情報BW0, BW1はいずれも "０" である。

【００４５】（CPU １がアクセスする場合の動作）この
応答制御回路２が管理するデバイス５，６，７にCPU １
がアクセスすると、そのデバイス５，６，７に属するア
ドレス信号がアドレスバス８により与えられる。デコー
ダ10は与えられたアドレス信号をアドレスに応じてデコ
ードすることによりそのアクセスを認識し、デコードし
た値が応答制御回路2 の管理するデバイス5,6,7 に属す
るアドレスではない場合、出力はすべて "Ｌ" とする。
従ってバス幅情報BW0, BW1はいずれも "０" である。与
えられたアドレス信号が応答制御回路２の管理するデバ
イス５，６，７に属するアドレスである場合は、デコー
ダ10は、そのアドレスに対応しているAND 回路1i及びAN
D 回路2i（ｉ≦ｎである自然数）へ "Ｈ" を出力し、両
AND 回路1i, 2iのゲートを開く。従ってバス幅のデータ
bit0, bit1は両AND 回路1i, 2i及び両ｎ入力OR回路51,5
2 を通過してバス幅情報BW0, BW1として出力される。

【００４６】図４は図１における遅延時間設定回路202
のブロック図である。アドレスバス８がデコーダ30に接
続され、アドレス信号をデコーダ30に与える。デコーダ
30は与えられたアドレス信号がデバイス５，６，７のア
ドレスである場合は、そのアドレスに対応したAND 回路
3i及び4i（ｉは自然数でｉ≦ｎ）へ "Ｈ" を入力し、与
えられたアドレス信号がデバイス５，６，７のアドレス
ではない場合は、AND回路31, 32…3n及びAND 回路41, 4
2…4nへ "Ｌ" を入力する。データバス９の下位２ビッ
トが２ビットのレジスタ40に接続され、設定すべき遅延
時間の情報をレジスタ40へ与える。

【００４７】信号Write を伝送する制御線３が同じくレ
ジスタ40に接続されている。レジスタ40はCPU １から与
えられた遅延時間の情報を信号Write が与えられた場合
にウェイトクロック (bit0, bit1) として格納する。ウ
ェイトクロックとは所定の時点よりシステムクロック信
号で何クロックだけ応答を遅らせるかを示すクロック数
である。格納されたbit0の出力線は、AND 回路31, 32…
3nに接続され、bit1の出力線はAND 回路41, 42…4nに接
続されている。

【００４８】AND 回路31, 32…3nの各出力はｎ入力NOR
回路53に入力され、AND 回路41, 42…4nの各出力はｎ入
力NOR 回路54に入力される。ｎ入力NOR 回路53の出力
は、ウェイト情報XWT0としてカウンタ55のDA端子へ与え
られ、ｎ入力NOR 介す54のゆは、ウェイト情報XWT1とし
てカウンタ55のDB端子へ与えられる。

【００４９】＋５Ｖの電位がカウンタ55の端子DC及び端
子DDへ与えられている。これは２進数の１が与えられて
いることに相当する。信号＊AS, ＊SEL はOR回路56を介
して立ち下がり検出回路57へ与えられる。立ち下がり検
出回路57は、両信号＊AS, ＊SEL のいずれかの立ち下が
りを検出し、立ち下がり検出信号 "Ｌ" を生成してカウ
ンタ55の端子LDへ与える。これを受けて４個の端子DA,D
B,DC,DD に与えられていた電位がカウンタ55へローディ
ングされる。そしてシステムクロック信号CLK がカウン
タ55の端子CKへ与えられる。カウンタ55において、４個
の端子QA,QB,QC,QD が夫々OR回路58を介して端子ENに接
続され、リップルキャリ端子RCがインバータ59を介して
負論理の出力タイミング情報XACKENを出力する。

【００５０】表４はウェイトクロックbit0, bit1の種
類、その遅延時間の内容、ウェイト情報 (XWT0, XWT1)
及びカウンタ55の初期値を対応づけて示す表である。

【００５１】

【表４】

【００５２】ウェイトクロックが１（bit1＝ "０" , bi
t0＝ "１" ) の場合は１クロックの期間、応答を遅延さ
せる情報としてウェイトクロックを反転させることによ
りウェイト情報（XWT1＝ "１" , XWT0＝ "０" ) が作成
される。カウンタ55は立ち下がり検出信号 "Ｌ" が与え
られると、その立ち上がり時において、端子DA,DB,DC,D
D へ予め与えられているウェイト情報及び＋５Ｖ情報を
ローディングして［１１１０］を設定する。これが初期
値 "Ｅ" である。この初期値 "Ｅ" が４端子QA,QB,QC,Q
D よりOR回路58を介して電位 "Ｈ" となり、端子ENへ与
えられることにより、カウンタ55はシステムクロック信
号CLK に応じたアップカウントを開始する。

【００５３】システムクロックの進行により初期値はア
ップカウントされ "Ｆ" となる。端子RCよりリップルキ
ャリ信号が出力され、インバータ59を介して反転し、出
力タイミング情報XACKENが出力される。その次のクロッ
ク期間においてカウンタ値はリセットされて "０" にな
る。この値が４端子QA,QB,QC,QD よりOR回路58を介して
電位 "Ｌ" となり端子ENへ与えられることにより、カウ
ンタ55はカウントを停止する。従ってカウンタ値 "０"
は、そのまま保持される。

【００５４】図５は図１における応答信号生成回路203
のブロック図である。応答信号生成回路203 はCPU １か
らアクセスされる迄ハイインピーダンスとなっていた応
答信号の出力線を図示しない回路部分において "Ｈ" と
なし、CPU １に対しデバイスがアイドル状態であること
を通知する。デコーダ71はCPU １から入力されるサイズ
信号SIZ0, SIZ1, SIZ2をサイズに応じてデコードし、そ
の結果をコンパレータ72及びセレクタ73へ入力する。バ
ス幅情報BW0, BWW1 が同じくコンパレータ72及びセレク
タ73へ入力される。コンパレータ72はデコードされたサ
イズ信号とバス幅情報BW0, BW1とを比較し、デコードさ
れたサイズ信号≧バス幅情報BW0, BW1の場合 "１" を、
デコードされたサイズ信号＜バス幅情報BW0, BW1の場合
"０" を、セレクタ73へ入力する。

【００５５】セレクタ73はコンパレータ72から入力され
た信号が "１" の場合は、バス幅情報BW0, BW1を、
"０" の場合はデコードされたサイズ信号を夫々選択信
号とし選択する。そして選択信号をデコーダ75へ与え
る。従ってセレクタ73はCPU １から与えられたサイズ信
号SIZ0, SIZ1, SIZ2と予め設定されたバス幅情報BW0, B
W1とからバス幅の狭いものを選択する。

【００５６】CPU １からのアドレスバス８が不当領域監
視部74に接続されている。不当領域監視部74は応答制御
回路２が管理していないアドレス領域に対してCPU １か
らアクセスされた場合、アクセスエラー信号をデコーダ
75へ与える。デコーダ75は、セレクタ73から入力される
選択信号及び不当領域監視部74から入力されるアクセス
エラー信号により、表２に基づいて管理しているアドレ
ス領域に対するアクセスの場合は選択信号に応じて８ビ
ット応答、16ビット応答又は32ビット応答を表わす３ビ
ットの応答信号＊ACK0, ＊ACK1, ＊ACK2を生成して出力
ゲート76へ入力し、管理していないアドレス領域に対す
るアクセスの場合はアクセスエラー信号に応じてエラー
応答を表わす３ビットの応答信号＊ACK0, ＊ACK1, ＊AC
K2を生成して出力ゲート76へ入力する。

【００５７】出力タイミング情報XACKENが出力ゲート76
へ与えられている。出力ゲート76はデコーダ75から入力
される信号をXACKENが "Ｌ" である期間ゲートを開いて
通過させ応答信号として出力する。

【００５８】図６は図１における出力制御信号生成回路
204 のブロック図である。CPU １からの信号＊AS, ＊SE
L はNOR 回路61を介して３入力NAND回路64へ入力され
る。バス幅情報BW0 及びBW1 はNOR 回路62を介してD-FF
回路63及びNAND回路64へ入力される。そして、システム
クロック信号CLK はD-FF回路63へ与えられる。D-FF回路
63はAND 回路62からの入力をCLK のタイミングに従って
ラッチしNAND回路64へ入力する。NAND回路64は以上の３
入力のAND をとって反転し、出力制御信号XAOEN "Ｌ"
を出力する。従ってXAOEN はクロックS1以降有効とな
る。

【００５９】出力回路205 は出力制御信号XAOEN が
"Ｌ" である期間応答信号を出力するゲートを開放す
る。応答信号は出力回路205 が開放しているので、CPU
１へ入力される。CPU １は応答信号生成回路３の蹴り上
げ動作により、応答信号の出力停止を確認し、信号＊AS
の出力を停止する。出力制御信号生成回路204 は信号＊
ASの出力停止を確認し、その確認した時点を応答信号を
通過させる時間帯を終期とすべく出力制御信号XAOEN を
"Ｈ" とする。これを受けて、出力回路205 は応答信号
を出力するゲートを閉鎖する。そして、クロックS2の次
のクロックの立ち上がり時に応答信号生成回路203 は応
答信号の出力線をハイインピーダンス状態とする。

【００６０】次に図１乃至図６に基づいて応答制御回路
２の動作について説明する。CPU １は第１デバイス５に
対し16ビットのバス幅でライトアクセスをするものとす
る。従ってCPU １が出力するサイズ信号はSIZ0＝ "０"
, SIZ1＝ "１" , SIZ2＝ "０" であり、CPU １が出力
するアドレスは第１デバイス５のアドレスである。そし
てCPU １はライトデータをS0の立ち下がり時に出力す
る。

【００６１】また、応答制御回路２は予めCPU １により
バス幅が16ビットに、ウェイトクロックが１クロックに
設定されているものとする。従ってバス幅設定回路201
のレジスタ20が出力するバス幅データはbit0＝ "０" 、
bit1＝ "１" であり、バス幅設定回路201 が出力するバ
ス幅情報は、BW0 ＝ "０" 、BW1 ＝ "１" である。そし
てウェイト設定回路202 のレジスタ40の出力するウェイ
トクロックはbit0＝ "１" 、bit1＝ "０" であり、ウェ
イト設定回路202 が出力するウェイト情報はXWT0＝
"０" 、XWT1＝ "１" である。

【００６２】図２は応答制御回路２の動作を示すタイム
チャートである。CPU １は図２の(a) に示すシステムク
ロック信号CLK を応答制御回路２へ与える。その信号CL
K の立ち上がり時に図２の(b) に示すようにアドレス信
号を出力し、図２の(c) に示すようにサイズ信号 (SIZ0
＝ "０" , SIZ1＝ "１" , SIZ2＝"０" ) を出力する。
その出力された時点のクロック期間がクロックS0であ
り、以後クロックS1、クロックW1、クロックS2と続く。
またCPU １はクロックS0の立ち上がり時に、図２の(d)
に示すように信号RD／WTを "Ｌ" とし、図２の(f) に示
すように信号SEL を "Ｌ" とし、図２の(g) に示すよう
に信号＊ASを "Ｌ" として出力する。そしてCPU １はク
ロックS0の立ち下がり時に図２の(e) に示すようにライ
トデータをデータバス９を介して第１デバイス５へ出力
する。

【００６３】バス幅設定回路201 はアドレス信号が入力
されることにより第１デバイス５に対するアクセスを認
識し、予め設定されたバス幅のデータ（bit0＝ "０" ,
bit1＝ "１" ) に応じた16ビットのバス幅情報 (BW0 ＝
"０" , BW1 ＝ "１" ) を出力する。

【００６４】遅延時間設定回路202 は信号＊SEL,＊ASの
立ち下がりを検出して図２の(h) に示すように立ち下が
り検出信号“Ｌ”を生成する。また、アドレス信号が入
力されることにより第１デバイス５に対するアクセスを
認識し、予め設定されたウェイトクロック（bit0＝
“１”, bit1＝“０”) に応じて１クロック遅延させる
ウェイト情報（XWT0＝“０”, XWT1＝“１”) を、内蔵
されたカウンタ55に与える。

【００６５】カウンタ55は立ち下がり検出信号“Ｌ”の
立ち上がり時をクロックS1として認識し、図２の(i) に
示すように初期値“Ｅ”を設定し、以後システムクロッ
ク信号に基づいてアップカウントを行い、“Ｆ”をカウ
ントした後はカウント値を“０”とする。そして遅延時
間設定回路202 はカウンタ55のカウント値が“Ｆ”であ
る期間図２の(j) に示すように出力タイミング情報XACK
ENを出力する。

【００６６】応答信号生成回路203 は、CPU １からアク
セスされた場合、それ迄ハイインピーダンス状態となっ
ていた応答信号の出力線に図２の(k) における (ｔ₁）
に示すように“Ｈ”を出力する。こうしてCPU １に対
し、デバイスがアイドル状態であることを通知する。そ
して、サイズ信号（SIZ0＝“０”, SIZ1＝“１”, SIZ2
＝“０”) とバス幅情報 (BW0 ＝“０”, BW1 ＝
“１”) とを比較し、双方がいずれも16ビットで等しい
ので、図２の(k) に示すように16ビットの応答情報 (＊
ACK0＝“１”, ＊ACK1＝“０”, ＊ACK2＝“０”) を、
出力タイミング情報XACKENの指示する期間において、応
答信号として生成する。

【００６７】そして出力タイミング情報XACKENで“Ｌ”
である期間、その応答信号を出力回路205 へ入力する。
そしてクロックS2の立ち上がり時において図２の(k) に
おける (ｔ₂）に示すように蹴り上げ動作を行なう。CP
U １はこの蹴り上げ動作により応答信号の出力停止を確
認し、信号＊ASの出力を停止する。そして応答信号生成
回路203 はクロックS2の次のクロックの立ち上がり時に
応答信号の出力線をハイインピーダンス状態とする。

【００６８】出力制御信号生成回路204 は信号＊SEL 又
は信号＊AS並びにバス幅情報 (BW0,BW1) が与えられて
いて、さらにバス幅情報 (BW0, BW1) が与えられるクロ
ックS0の次のクロック期間となるクロックS1を応答信号
を通過させる時間帯の始期とする出力制御信号XAOEN
“Ｌ”を図２の(l) に示すように生成している。

【００６９】出力回路205 は出力制御信号XAOEN が
“Ｌ”である期間、応答信号を出力するゲートを開放す
る。応答信号は出力回路205 が開放しているので、CPU
１へ入力される。CPU １は応答信号生成回路３の蹴り上
げ動作により、応答信号の出力停止を確認し、信号＊AS
の出力を停止する。出力制御信号生成回路204 は信号＊
ASの出力停止を確認し、その確認した時点を応答信号を
通過させる時間帯を終期間とすべく出力制御信号XAOEN
を“Ｈ”とする。これを受けて出力回路205 は応答信号
を出力するゲートを閉鎖する。

【００７０】そして、クロックS2の次のクロックの立ち
上がり時に応答信号生成回路203 は応答信号の出力線を
ハイインピーダンス状態とし、CPU １はシステムクロッ
ク信号CLK 、アドレス信号、サイズ信号、信号RD／WT、
信号＊SEL の出力を停止する。このように応答制御回路
２はCPU １のアクセスに対し、応答信号＊ACK0，＊ACK
1, ＊ACK2を出力することにより応答する。

【００７１】

【発明の効果】以上説明した如く高速動作のデバイス
５，６，７とＳバスを介したコンピュータ１とを本発明
に係る応答制御回路２により接続してインターフェイス
を整合させることによりＳバスを制御する機能を有しな
いデバイス５，６，７とＳバスを使用するコンピュータ
１との接続が可能となる。さらにコンピュータ１の高速
処理能力が十分に発揮され、またＳバスに接続されるデ
バイス５，６，７がコンピュータ１の処理速度より遅い
メモリである場合、そのデバイス５，６，７に適合した
応答速度で応答制御を行なうことができる優れた効果を
奏する。

【図面の簡単な説明】

【図１】本発明に係る応答制御回路２及びその周辺部を
示すブロック図である。

【図２】応答制御回路２の動作を示すタイムチャートで
ある。

【図３】図１におけるバス幅設定回路201 のブロック図
である。

【図４】図１における遅延時間設定回路202 のブロック
図である。

【図５】図１における応答信号生成回路203 のブロック
図である。

【図６】図１における出力制御信号生成回路204 のブロ
ック図である。

【図７】従来のコンピュータのアクセスとそれに対する
デバイスの応答を示すタイムチャートである。

【符号の説明】

１ CPU ２応答制御回路 55 カウンタ 201 バス幅設定回路 202 遅延時間設定回路 203 応答信号生成回路 204 出力制御信号生成回路 205 出力回路

Claims

【特許請求の範囲】

【請求項１】コンピュータ（１）にバス（３，４，
８，９）を介して接続されたデバイス（５，６，７）が
コンピュータ（１）からの命令に応答するタイミングを
制御し、コンピュータ（１）からの命令に応答する応答
制御回路であって、使用するバス（９）のビット数を設
定しておくバス幅設定回路(201) と、命令に対する応答
を所定の時点から遅延させる遅延時間を設定しておく遅
延時間設定回路(202) と、バス幅設定回路(201) の設定
内容及び遅延時間設定回路(202)の設定内容に応じた応
答信号を生成する応答信号生成回路(203) とを備えたこ
とを特徴とする応答制御回路。
【請求項２】バス幅設定回路(201) の設定の有無に応
じて応答信号を出力するか否かを制御する信号を生成す
る出力制御信号生成回路(204) と、出力制御信号生成回
路(204) が出力する信号に応じて前記応答信号を出力す
る出力回路(205) とを備えた請求項１記載の応答制御回
路。
【請求項３】前記遅延時間設定回路(202) は、前記遅
延時間に相当する値をプリセットし、クロックパルスを
カウントするカウンタ(55)を備え、該カウンタ(55)の値
が所定値に達した場合に前記応答信号を出力すべくなし
てある請求項１又は２記載の応答制御回路。