JPH0783238B2 - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH0783238B2 JPH0783238B2 JP61108675A JP10867586A JPH0783238B2 JP H0783238 B2 JPH0783238 B2 JP H0783238B2 JP 61108675 A JP61108675 A JP 61108675A JP 10867586 A JP10867586 A JP 10867586A JP H0783238 B2 JPH0783238 B2 JP H0783238B2
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- JP
- Japan
- Prior art keywords
- signal
- level
- frequency
- band
- digital
- Prior art date
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- Expired - Lifetime
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- Filters That Use Time-Delay Elements (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は信号処理回路に係り、より詳細には、アナログ
信号を伸長又は圧縮処理する信号処理回路に関するもの
である。
信号を伸長又は圧縮処理する信号処理回路に関するもの
である。
従来この種の回路として第５図に示すものがあった。第
５図は信号を伸長処理するエキスパンダを示し、図にお
いて、INは伸長処理すべきアナログ信号が入力される入
力端子、11はバッファアンプ、12は入力アナログ信号の
レベルを検出するレベル検出回路、13は電圧制御アッテ
ネータ又は電圧制御アンプ（VCA）、14はVCAに周波数特
性（ｆ特）を持たせるｆ特制御回路、OUTは圧縮処理し
た信号を出力する出力端子であり、上記レベル検出回路
12はアナログ信号のレベル検出によってVCA13のための
コントロール電圧を発生する。
５図は信号を伸長処理するエキスパンダを示し、図にお
いて、INは伸長処理すべきアナログ信号が入力される入
力端子、11はバッファアンプ、12は入力アナログ信号の
レベルを検出するレベル検出回路、13は電圧制御アッテ
ネータ又は電圧制御アンプ（VCA）、14はVCAに周波数特
性（ｆ特）を持たせるｆ特制御回路、OUTは圧縮処理し
た信号を出力する出力端子であり、上記レベル検出回路
12はアナログ信号のレベル検出によってVCA13のための
コントロール電圧を発生する。
以上の構成により、入力端子1Nに入力されたアナログ信
号のレベルを検出するレベル検出回路12は、入力信号が
小さいときVCA13の出力をより小さいレベルにし、逆に
入力信号が大きいときVCA13の出力をより大きいレベル
にするようなコントロール電圧を発生する。VCA13にｆ
特を持たせるｆ特制御回路14は一般的には低域及び高域
に利得をもっている。従って、ダイナミックレンジが広
げられ信号伸長効果が得られるようになる。
号のレベルを検出するレベル検出回路12は、入力信号が
小さいときVCA13の出力をより小さいレベルにし、逆に
入力信号が大きいときVCA13の出力をより大きいレベル
にするようなコントロール電圧を発生する。VCA13にｆ
特を持たせるｆ特制御回路14は一般的には低域及び高域
に利得をもっている。従って、ダイナミックレンジが広
げられ信号伸長効果が得られるようになる。
ところが、上述した従来の回路では、伸長のｆ特が一定
である他、回路による信号遅延により正確な伸長処理が
困難であったり、アナログ素子を信号が通過することに
よって特性劣化が避けられないなどの欠点があった。信
号の圧縮処理を行うようにした回路においても上述のも
のと同様の欠点があった。
である他、回路による信号遅延により正確な伸長処理が
困難であったり、アナログ素子を信号が通過することに
よって特性劣化が避けられないなどの欠点があった。信
号の圧縮処理を行うようにした回路においても上述のも
のと同様の欠点があった。
本発明は、上述した従来のものの欠点を除去するために
なされたもので、入力アナログ信号のレベルの大きい帯
域のレベルをより大きくする伸長、又は入力アナログ信
号のレベルの小さいい帯域のレベルをより小さくする圧
縮処理を特性劣化を招くことなく正確に行える信号処理
回路を提供することを目的としている。
なされたもので、入力アナログ信号のレベルの大きい帯
域のレベルをより大きくする伸長、又は入力アナログ信
号のレベルの小さいい帯域のレベルをより小さくする圧
縮処理を特性劣化を招くことなく正確に行える信号処理
回路を提供することを目的としている。
処理すべきアナログ信号をデジタル化し、該デジタル信
号をメモリにより遅延している間に該信号中に含まれる
各周波数成分のレベルを検出するとともに検出レベルの
大きい帯域を選択し、該選択した帯域にデジタルフィル
タの帯域に合わせるとともにその選択した帯域のレベル
に応じてデジタルフィルタの増幅又は減衰レベルを変化
させ、前記遅延したデジタル信号を前記デジタルフィル
タに通してからアナログ化することにより、信号がアナ
ログ素子を通過したとき避けられない特性劣化を回避す
ることができ、特性劣化なく正確に伸長又は圧縮処理し
たアナログ信号を得ている。
号をメモリにより遅延している間に該信号中に含まれる
各周波数成分のレベルを検出するとともに検出レベルの
大きい帯域を選択し、該選択した帯域にデジタルフィル
タの帯域に合わせるとともにその選択した帯域のレベル
に応じてデジタルフィルタの増幅又は減衰レベルを変化
させ、前記遅延したデジタル信号を前記デジタルフィル
タに通してからアナログ化することにより、信号がアナ
ログ素子を通過したとき避けられない特性劣化を回避す
ることができ、特性劣化なく正確に伸長又は圧縮処理し
たアナログ信号を得ている。
以下、本発明による信号処理回路の実施例を図に基づい
て説明する。
て説明する。
第１図は本発明による信号処理回路の一実施例を示すブ
ロック図である。
ロック図である。
図において、21は処理すべきアナログ信号を図示しない
Ａ−Ｄ変換回路によりデジタル化して得たデジタル信号
が入力される入力端子、22a,22bは入力端子21に入力さ
れたデジタル信号を記憶する遅延手段としてのメモリ、
23a,23bはメモリ22a,22bの出力にそれぞれ接続され、ｆ
特を可変されうるデジタルフィルタ、24はデジタル信号
の周波数スペクトルを検出するスペクトル検出手段とし
てのファストフーリエトランスホーマ（FFT）回路、25
はFFT回路24の出力よりデジタル信号中でレベルの大き
い周波数帯域を検出し、該検出結果によりデジタルフィ
ルタ23a,23bをそれぞれ制御する周波数・レベル検出手
段としての周波数・レベル検出回路、26はデジタルフィ
ルタ23a,23bの出力を加算する加算器、27はメモリ22a,2
2bと周波数レベル検出回路25を制御するコントローラ、
28は加算器26の出力に得られる処理後のデジタル信号を
出力する出力端子であり、該出力端子28からのデジタル
信号は図示しないＤ−Ａ変換回路によりアナログ信号に
変換される。該アナログ信号は入力端子21に入力される
デジタル信号の元のアナログ信号を処理したものに対応
する。
Ａ−Ｄ変換回路によりデジタル化して得たデジタル信号
が入力される入力端子、22a,22bは入力端子21に入力さ
れたデジタル信号を記憶する遅延手段としてのメモリ、
23a,23bはメモリ22a,22bの出力にそれぞれ接続され、ｆ
特を可変されうるデジタルフィルタ、24はデジタル信号
の周波数スペクトルを検出するスペクトル検出手段とし
てのファストフーリエトランスホーマ（FFT）回路、25
はFFT回路24の出力よりデジタル信号中でレベルの大き
い周波数帯域を検出し、該検出結果によりデジタルフィ
ルタ23a,23bをそれぞれ制御する周波数・レベル検出手
段としての周波数・レベル検出回路、26はデジタルフィ
ルタ23a,23bの出力を加算する加算器、27はメモリ22a,2
2bと周波数レベル検出回路25を制御するコントローラ、
28は加算器26の出力に得られる処理後のデジタル信号を
出力する出力端子であり、該出力端子28からのデジタル
信号は図示しないＤ−Ａ変換回路によりアナログ信号に
変換される。該アナログ信号は入力端子21に入力される
デジタル信号の元のアナログ信号を処理したものに対応
する。
以上の構成において、入力端子21のデジタル信号はメモ
リ22a,22bにおいてFFT回路24での遅延分に相当する量を
遅延され、FFT回路24での遅延が補償される。ｆ特可変
のデジタルフィルタ23a,23bは帯域増幅又は帯域減衰を
行い、その制御が周波数・レベル検出回路25によって行
われる。
リ22a,22bにおいてFFT回路24での遅延分に相当する量を
遅延され、FFT回路24での遅延が補償される。ｆ特可変
のデジタルフィルタ23a,23bは帯域増幅又は帯域減衰を
行い、その制御が周波数・レベル検出回路25によって行
われる。
デジタルフィルタ23a,23bの各々には第２図に示すよう
な構成のものが適用される。第２図において、23−1a〜
23−1dは入力端子21に入力されるデジタル信号を得るた
めＡ−Ｄ変換する際のサンプリング周期に相当する１サ
ンプル分の遅延を行う遅延回路、23−2a〜23−ｅは乗算
器、23−3a〜23−3cは加算器であり、乗算器23−2a〜23
−2cの乗算係数をそれぞれA0〜A2、乗算器23−2d〜23−
2eの乗算係数をそれぞれB1,B2とすると、デジタルフィ
ルタ23a,23bの伝達関数（Hz）は以下のように表わされ
る。
な構成のものが適用される。第２図において、23−1a〜
23−1dは入力端子21に入力されるデジタル信号を得るた
めＡ−Ｄ変換する際のサンプリング周期に相当する１サ
ンプル分の遅延を行う遅延回路、23−2a〜23−ｅは乗算
器、23−3a〜23−3cは加算器であり、乗算器23−2a〜23
−2cの乗算係数をそれぞれA0〜A2、乗算器23−2d〜23−
2eの乗算係数をそれぞれB1,B2とすると、デジタルフィ
ルタ23a,23bの伝達関数（Hz）は以下のように表わされ
る。
該式中、係数A0〜A2,B1,B2を変えることによりデジタル
フィルタのｆ特が変えられる。
フィルタのｆ特が変えられる。
入力デジタル信号の周波数成分の分析を行うFFT回路24
には、市販の集積回路或いはデジタルシグナルプロセッ
サ（DSP）などが利用されうる。周波数・レベル検出回
路25はFFT回路24の出力信号によりデジタル信号中のレ
ベルの大きい帯域を選択し、この回路としてハード論理
回路などを用いてもよいが、マイクロコンピュータなど
によってソフトウエアを用いて処理した方が望ましい。
この周波数・レベル検出回路25がデジタル信号中でレベ
ルの大きい帯域を選択し、該帯域を増幅又は減衰するよ
うにデジタルフィルタ23a,23bの係数A0〜A2,B1,B2を可
変する制御信号を発生するが、これはソフトウエアによ
って比較的実現は容易である。また、レベルについて
も、選択した帯域のレベルが小さければデジタルフィル
タ23a,23bによりその帯域を減衰し、レベルが大きけれ
ばデジタルフィルタ23a,23bによりその帯域を増幅する
ような制御信号を発生するが、これもソフトウエアによ
って容易に実現できる。なおこのときの帯域の入出力特
性を例示すると第３図のようになる。
には、市販の集積回路或いはデジタルシグナルプロセッ
サ（DSP）などが利用されうる。周波数・レベル検出回
路25はFFT回路24の出力信号によりデジタル信号中のレ
ベルの大きい帯域を選択し、この回路としてハード論理
回路などを用いてもよいが、マイクロコンピュータなど
によってソフトウエアを用いて処理した方が望ましい。
この周波数・レベル検出回路25がデジタル信号中でレベ
ルの大きい帯域を選択し、該帯域を増幅又は減衰するよ
うにデジタルフィルタ23a,23bの係数A0〜A2,B1,B2を可
変する制御信号を発生するが、これはソフトウエアによ
って比較的実現は容易である。また、レベルについて
も、選択した帯域のレベルが小さければデジタルフィル
タ23a,23bによりその帯域を減衰し、レベルが大きけれ
ばデジタルフィルタ23a,23bによりその帯域を増幅する
ような制御信号を発生するが、これもソフトウエアによ
って容易に実現できる。なおこのときの帯域の入出力特
性を例示すると第３図のようになる。
以上のように入力デジタル信号によって、増幅、減衰す
る帯域、レベルを可変するデジタルフィルタを１個又は
複数個設け、複数個のときは加算器26によって加算して
処理したデジタル信号を得る。
る帯域、レベルを可変するデジタルフィルタを１個又は
複数個設け、複数個のときは加算器26によって加算して
処理したデジタル信号を得る。
なお、上述の実施例では、周波数スペクトルを求めるた
めにFFT回路を用いているが、特にFFT回路を用いなくて
もよく、その代りにデジタルバンドパスフィルタを多数
並列に設けても同様の機能をもたせることができ、その
一例を第４図に示す。同図において、24a〜24dはFFT回
路24に代えて設けられたバンドパスフィルタで、他の部
分は第１図と同じであるので同一符号を付し説明を省略
する。
めにFFT回路を用いているが、特にFFT回路を用いなくて
もよく、その代りにデジタルバンドパスフィルタを多数
並列に設けても同様の機能をもたせることができ、その
一例を第４図に示す。同図において、24a〜24dはFFT回
路24に代えて設けられたバンドパスフィルタで、他の部
分は第１図と同じであるので同一符号を付し説明を省略
する。
バントパスフィルタ24a〜24dはそれぞれ異なる帯域を通
過させ、周波数・レベル検出回路25はバントパスフィル
タ24a〜24dの各々の出力より大きなレベルの帯域を選択
し、その帯域のレベルを変えるようにデジタルフィルタ
23a,23bの周波数特性を変化させる。
過させ、周波数・レベル検出回路25はバントパスフィル
タ24a〜24dの各々の出力より大きなレベルの帯域を選択
し、その帯域のレベルを変えるようにデジタルフィルタ
23a,23bの周波数特性を変化させる。
ここで、バンドパスフィルタ24a〜24dの特性は一定の処
理では固定であるが、これらのフィルタとして第２図の
ように係数を変えることができるフィルタを用いたり、
或いはフィルタの次数を変えられるフィルタを用いても
よい。
理では固定であるが、これらのフィルタとして第２図の
ように係数を変えることができるフィルタを用いたり、
或いはフィルタの次数を変えられるフィルタを用いても
よい。
上述した本発明の実施例では、従来のVCAをデジタルフ
ィルタに置き換え、かつ入力信号の周波数成分を分析
し、入力信号の主な帯域を伸長又は圧縮することによ
り、伸長、圧縮の周波数特性を外部から容易（ソフト変
更のみ）に可変でき、また入力信号のスペクトルに応じ
より適当なエキスパンダ・コンパンダーとすることがで
きる。
ィルタに置き換え、かつ入力信号の周波数成分を分析
し、入力信号の主な帯域を伸長又は圧縮することによ
り、伸長、圧縮の周波数特性を外部から容易（ソフト変
更のみ）に可変でき、また入力信号のスペクトルに応じ
より適当なエキスパンダ・コンパンダーとすることがで
きる。
また、アナログ方式ではレベル検出回路で生じる遅延を
補償する為には特性劣化が避けられないが（アナログ信
号遅延素子の特性が悪い）、本発明ではデジタルメモリ
を用いることにより容易にレベル検出部の遅延を補正で
き、正確な信号処理が可能となっている。
補償する為には特性劣化が避けられないが（アナログ信
号遅延素子の特性が悪い）、本発明ではデジタルメモリ
を用いることにより容易にレベル検出部の遅延を補正で
き、正確な信号処理が可能となっている。
以上説明した本発明によれば、処理すべきアナログ信号
をデジタル化し、デジタル回路を用いて信号の伸長又は
圧縮回路をしているため、信号がアナログ素子を通過し
たときに避けられない特性劣化を回避することができ、
特性劣化なく正確に伸長又は圧縮処理したアナログ信号
を得ることができる。
をデジタル化し、デジタル回路を用いて信号の伸長又は
圧縮回路をしているため、信号がアナログ素子を通過し
たときに避けられない特性劣化を回避することができ、
特性劣化なく正確に伸長又は圧縮処理したアナログ信号
を得ることができる。
第１図は本発明による信号処理回路の一実施例を示すブ
ロック図、第２図は第１図の回路中一部分の具体例を示
すブロック図、第３図は第１図の回路の入出力特性の一
例の示すグラフ、第４図は本発明による信号処理回路の
他の実施例を示すブロック図及び第５図は従来の回路例
を示すブロック図である。 22a,22b……メモリ（遅延手段）、23a,23b……デジタル
フィルタ、24……高速フーリエトランスホーマ回路（ス
ペクトル検出手段）、25……周波数・レベル検出回路
（周波数・レベル検出手段）、27……コントローラ。
ロック図、第２図は第１図の回路中一部分の具体例を示
すブロック図、第３図は第１図の回路の入出力特性の一
例の示すグラフ、第４図は本発明による信号処理回路の
他の実施例を示すブロック図及び第５図は従来の回路例
を示すブロック図である。 22a,22b……メモリ（遅延手段）、23a,23b……デジタル
フィルタ、24……高速フーリエトランスホーマ回路（ス
ペクトル検出手段）、25……周波数・レベル検出回路
（周波数・レベル検出手段）、27……コントローラ。
Claims (1)
- 【請求項１】アナログ信号を伸長又は圧縮処理する信号
処理回路において、 処理すべき入力アナログ信号をデジタル変換して得た入
力デジタル信号を遅延するためのメモリと、 該メモリにより遅延された入力デジタル信号を帯域増幅
又は帯域減衰を行う周波数特性可変のデジタルフィルタ
と、 前記入力デジタル信号に基づいて前記処理すべき信号の
各周波数成分毎のレベルを検出して周波数スペクトルを
検出するスペクトル検出手段と、 該スペクトル検出手段による検出結果により、前記処理
すべき信号のレベルの大きい又は小さい周波数成分を含
む帯域を選択する周波数・レベル検出手段とを備え、 前記デジタルフィルタが増幅又は減衰する帯域を前記周
波数・レベル検出手段により選択した帯域に合わせて変
えるように制御され、 前記デジタルフィルタの増幅又は減衰レベルが前記周波
数・レベル検出手段により選択した帯域のレベルに応じ
て変化されるように制御され、 前記メモリにより前記入力デジタル信号を遅延させる時
間が前記制御に要する時間に合わせられて、前記デジタ
ルフィルタの出力に得られるデジタル信号をアナログ変
換して伸長又は圧縮処理した出力アナログ信号を得る ことを特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108675A JPH0783238B2 (ja) | 1986-05-14 | 1986-05-14 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108675A JPH0783238B2 (ja) | 1986-05-14 | 1986-05-14 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265810A JPS62265810A (ja) | 1987-11-18 |
| JPH0783238B2 true JPH0783238B2 (ja) | 1995-09-06 |
Family
ID=14490820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108675A Expired - Lifetime JPH0783238B2 (ja) | 1986-05-14 | 1986-05-14 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783238B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816052B2 (ja) * | 1992-05-14 | 1998-10-27 | 三洋電機株式会社 | オーディオデータ圧縮装置 |
| JP6512123B2 (ja) * | 2016-01-29 | 2019-05-15 | オムロン株式会社 | 信号処理装置、信号処理装置の制御方法、制御プログラム、および記録媒体 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835744A (ja) * | 1971-09-10 | 1973-05-26 | ||
| JPS5620320A (en) * | 1979-07-28 | 1981-02-25 | Takayoshi Hirata | Digital frequency control circuit |
| JPS59178808A (ja) * | 1983-03-30 | 1984-10-11 | Oki Electric Ind Co Ltd | オ−デイオ用デジタルイコライザアンプ |
| JPS6014514A (ja) * | 1983-07-05 | 1985-01-25 | Matsushita Electric Ind Co Ltd | グラフイツクイコライザ装置 |
| JPH061525B2 (ja) * | 1983-09-07 | 1994-01-05 | キヤノン株式会社 | デジタル信号処理装置 |
-
1986
- 1986-05-14 JP JP61108675A patent/JPH0783238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62265810A (ja) | 1987-11-18 |
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