JPH0783081B2 - Method for manufacturing lead frame used in semiconductor device - Google Patents

Method for manufacturing lead frame used in semiconductor device

Info

Publication number
JPH0783081B2
JPH0783081B2 JP1031733A JP3173389A JPH0783081B2 JP H0783081 B2 JPH0783081 B2 JP H0783081B2 JP 1031733 A JP1031733 A JP 1031733A JP 3173389 A JP3173389 A JP 3173389A JP H0783081 B2 JPH0783081 B2 JP H0783081B2
Authority
JP
Japan
Prior art keywords
stage
lead
lead frame
etching
inner lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1031733A
Other languages
Japanese (ja)
Other versions
JPH02210854A (en
Inventor
勝房 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP1031733A priority Critical patent/JPH0783081B2/en
Publication of JPH02210854A publication Critical patent/JPH02210854A/en
Publication of JPH0783081B2 publication Critical patent/JPH0783081B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に用いるリードフレームの製造方
法に係り、特にエッチング法によってハーフエッチング
の分離溝をリードフレームのインナーリードに形成して
ワイボンディングエリアとステージとに容易に分離でき
るようにしたリードフレームの製造方法に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a lead frame used in a semiconductor device, and more particularly, to forming a half-etching separation groove on an inner lead of a lead frame by an etching method. The present invention relates to a method for manufacturing a lead frame that can be easily separated into a bonding area and a stage.

〔従来の技術〕[Conventional technology]

半導体装置は、外部に接続する回路パターンを形成した
リードフレームを半導体素子と共に樹脂封止した構成が
従来から採用されている。この半導体装置に用いるリー
ドフレームは、プレス打ち抜き加工またはエッチング加
工法によって金属薄板を予めワイヤボンディングエリア
と半導体装置を搭載するステージとに分離した回路パタ
ーンとして製造されている。
2. Description of the Related Art Conventionally, a semiconductor device has a structure in which a lead frame having a circuit pattern connected to the outside is resin-sealed with a semiconductor element. The lead frame used for this semiconductor device is manufactured as a circuit pattern in which a thin metal plate is separated into a wire bonding area and a stage on which the semiconductor device is mounted in advance by press punching or etching.

近年、半導体集積回路技術の進歩によって、回路素子が
ますます高度化して形成されるようになり、これに応じ
てリードフレームのリードピン数も増加の傾向にあり、
同時に半導体素子の寸法も大きくなっている。
In recent years, with the progress of semiconductor integrated circuit technology, circuit elements have become more sophisticated and formed, and accordingly, the number of lead pins of a lead frame also tends to increase.
At the same time, the dimensions of semiconductor devices are increasing.

しかしながら、半導体パッケージの寸法は規格化されて
いるので、パッケージの幅は一定範囲内に納めることが
要求される。このため、リードピン数が増加するとこれ
に伴ってリードピンどうしの間隔及びピン幅も必然的に
小さくしなければならない。また、半導体素子の寸法が
大型化されると、半導体素子のステージも大きくなる。
However, since the dimensions of the semiconductor package are standardized, the width of the package is required to be within a certain range. Therefore, as the number of lead pins increases, the space between the lead pins and the pin width must be reduced accordingly. Further, as the size of the semiconductor element increases, the stage of the semiconductor element also increases.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

このようにリードピン数が増えると、ワイヤボンディン
グエリアとステージとを予め分離した成形パターンによ
るとき、リードフレームは複数の工程を経て製造される
ので、外力によってインナーリードに捩じれ,曲げ等の
変形や傷が生じやすく品質不良の原因となっていた。こ
れに対し、例えば特開昭54−61874号公報及び特開昭61
−216354号公報に開示されているように、ワイヤボンデ
ィングエリアとステージとを一体化して各種工程を施し
た後に分離する方法が現在では採用されている。
When the number of lead pins is increased in this way, when the wire bonding area and the stage are formed in advance with a molding pattern, the lead frame is manufactured through a plurality of processes, and therefore the inner lead is twisted or deformed by bending or scratches due to external force. Was likely to occur and was a cause of poor quality. On the other hand, for example, Japanese Patent Laid-Open Nos. 54-61874 and 61
As disclosed in Japanese Patent Laid-Open No. 216354, a method of integrating a wire bonding area and a stage, performing various steps and then separating them is currently adopted.

ところが、前者の方法は、プレス加工によって接続位置
にVノッチの切れ込みをいれたものであり、この方法で
はリード先端に加工歪が発生したり、潰れた肉が周辺に
押しやられることによって膨れが生じ、リードが伸延し
てリード先端に浮きや沈み及び偏り等が発生する。この
ため、厚み方向の平坦度が悪化したり、Vノッチの深さ
が安定しない難点があった。
However, in the former method, a V notch is cut at the connection position by press working. In this method, processing distortion occurs at the tip of the lead or bulging occurs due to crushed meat being pushed to the periphery. , The lead extends, and the tip of the lead floats, sinks, is unbalanced, or the like. Therefore, there are problems that the flatness in the thickness direction is deteriorated and the depth of the V notch is not stable.

また、後者のものは、エッチング方法によるもので、リ
ードフレームの所要部分をマスキングした後エッチング
加工で分離除去するものである。しかし、ワイヤボンデ
ィング等をマスキングしてエッチングするため、ワイヤ
ボンディングエリアのメッキ部分の剥離,ピンホールの
不具合を生じるほか、コスト面でも不利である。
The latter is based on an etching method, in which a required portion of the lead frame is masked and then separated and removed by etching. However, since the wire bonding and the like are masked and etched, peeling of the plated portion in the wire bonding area and the problem of pinholes occur, and there is a cost disadvantage.

そこで、本発明は、インナーリード面のワイヤボンディ
ングエリアとステージとをエッチング処理した溝を利用
して簡単に分離できる高品質のリードフレームの製造方
法を提供することを目的とする。
Therefore, it is an object of the present invention to provide a method of manufacturing a high quality lead frame, which can easily separate the wire bonding area of the inner lead surface and the stage by using a groove obtained by etching.

〔課題を解決するための手段〕[Means for Solving the Problems]

本発明の半導体装置に用いるリードフレームの製造方法
は、半導体素子を搭載するステージに向かって配列され
たインナーリードの先端を該ステージの外縁に連結して
一体化したリードフレームのエッチング方法による製造
法であって、エッチング用ガラスマスクパターンを形成
するアートワーク工程でワイヤボンディングエリアと前
記ステージとに分離する分離溝を該ガラスマスクパター
ンの前記インナーリード上に形成し、その後焼付け・現
像工程と不要部を除去するエッチング工程を施し、前記
インナーリードの表面に分離溝を形成し、前記ステージ
に連結されたサポートバーの押し曲げを行なって、ステ
ージを下方へ変位させるとともに、前記分離溝に沿っ
て、インナーリード先端とステージとを分離することを
特徴とする。
A method of manufacturing a lead frame used for a semiconductor device according to the present invention is a method of manufacturing a lead frame in which tips of inner leads arranged toward a stage on which a semiconductor element is mounted are connected to an outer edge of the stage and are integrated by an etching method of a lead frame. In the artwork process of forming a glass mask pattern for etching, a separation groove for separating a wire bonding area and the stage is formed on the inner lead of the glass mask pattern, and then a baking / developing process and unnecessary portions are formed. Is subjected to an etching step to remove the, to form a separation groove on the surface of the inner lead, by pushing and bending the support bar connected to the stage, while displacing the stage downward, along the separation groove, It is characterized in that the tip of the inner lead and the stage are separated.

〔実施例〕〔Example〕

以下、図面に示す実施例により本発明の特徴を具体的に
説明する。
Hereinafter, the features of the present invention will be specifically described with reference to the embodiments shown in the drawings.

第1図は本発明によって製造されるリードフレーム構造
の要部を示す平面図であり、第5図にリードフレームの
全体平面図を示す。
FIG. 1 is a plan view showing an essential part of a lead frame structure manufactured according to the present invention, and FIG. 5 is an overall plan view of the lead frame.

リードフレームAは、第5図に示すように外枠20の中央
に半導体素子を搭載するステージ1を形成し、外側にア
ウターリード21及び内側にインナーリード2をそれぞれ
設けている。また、アウターリード21とインナーリード
2との間にはタイバー22が形成され、外枠20とステージ
1との間にサポートリード3を設けている。
In the lead frame A, as shown in FIG. 5, a stage 1 for mounting a semiconductor element is formed in the center of an outer frame 20, an outer lead 21 is provided on the outer side, and an inner lead 2 is provided on the inner side. A tie bar 22 is formed between the outer lead 21 and the inner lead 2, and a support lead 3 is provided between the outer frame 20 and the stage 1.

リードフレームAは従来の製造方法と同様に金属薄板を
素材として、リードフレームAのガラスマスクパターン
を形成するアートワーク工程,素材の両面にマスクパタ
ーンに形成する焼付け及び現像工程及びマスクパターン
の不要部を除去するエッチング工程によって成形され
る。
The lead frame A is made of a thin metal plate as in the conventional manufacturing method, and is an artwork process of forming a glass mask pattern of the lead frame A, a baking and developing process of forming a mask pattern on both sides of the material, and an unnecessary portion of the mask pattern. It is formed by an etching process for removing.

アートワーク工程では、第5図の一点鎖線で示す四角形
の線L上に対応するように、分離パターンを上1枚又は
上下2枚のガラスマスクパターンに形成しておく。四角
形の線Lはインナーリード2の表面又は表裏両面を走
り、且つその位置はステージ1の外縁から離れ後述する
ワイヤボンディングエリアの内側に沿うものとする。そ
して、サポートリード3にはこの線Lは通過させず、イ
ンナーリード2のみに対応させるものとする。
In the artwork process, the separation pattern is formed on the upper one or two upper and lower glass mask patterns so as to correspond to the quadrangle line L shown by the alternate long and short dash line in FIG. The quadrangle line L runs on the front surface or both front and back surfaces of the inner lead 2, and its position is separated from the outer edge of the stage 1 and extends along the inner side of a wire bonding area described later. The line L does not pass through the support lead 3, but only the inner lead 2 corresponds to it.

このような線Lに対応する分離パターンを上下2枚のガ
ラスマスクパターンに形成しておくと、リードフレーム
Aには、第4図に示すようにハーフエッチング溝4が上
下面に形成される。このための製造過程は、まず感光液
を塗布して乾燥したFe−Ni合金の薄板の上下面にガラス
マスクパターンを密着させ、焼付けした後現像する。次
いで、リードフレームAのレジストパターンを形成した
後、エッチング液(60C 塩化第2鉄)を吹き付ける。
このエッチング液によるエッチング処理により、第5図
の各リードのパターンの形成と同時に、ハーフエッチン
グ溝4がリードフレームAの上下面に形成される。そし
て、このハーフエッチング溝4はワイヤボンディングエ
リア5の内側に沿って走るものとして成形され、樹脂封
止前の製品が得られる。
When the separation pattern corresponding to such a line L is formed on the upper and lower two glass mask patterns, the half etching groove 4 is formed on the upper and lower surfaces of the lead frame A as shown in FIG. In the manufacturing process for this purpose, a glass mask pattern is first adhered to the upper and lower surfaces of a thin Fe-Ni alloy plate coated with a photosensitive solution and dried, and then baked and developed. Next, after forming the resist pattern of the lead frame A, an etching solution (60C ferric chloride) is sprayed.
By this etching treatment with the etching solution, the half etching groove 4 is formed on the upper and lower surfaces of the lead frame A at the same time when the pattern of each lead shown in FIG. 5 is formed. Then, the half-etched groove 4 is formed so as to run along the inside of the wire bonding area 5, and a product before resin sealing is obtained.

第1図に示したものは、リードフレームAの上面のみに
ハーフエッチング溝4を成形したものである。ハーフエ
ッチング溝4は、第4図の場合と同様にワイヤボンディ
ングエリア5の内側に位置すると共に、ステージ1の外
縁1aから離れた位置に形成されている。
In the structure shown in FIG. 1, the half etching groove 4 is formed only on the upper surface of the lead frame A. The half etching groove 4 is formed inside the wire bonding area 5 as in the case of FIG. 4, and is formed at a position apart from the outer edge 1 a of the stage 1.

ハーフエッチング溝4をリードフレームAのインナーリ
ード2に形成した後、インナーリード2をステージ1か
ら分離する工程に移る。この工程では、まずワイヤボン
ディングエリア5にスポットめっき装置を用いて部分め
っきを施し、更にワイヤボンディングエリア5の近傍に
おいてインナーリード2を固定する絶縁性熱硬化樹脂を
リング状に注入する。そして、サポートリード3部分を
折り曲げてステージ1をディプレスすると、第3図のよ
うにハーフエッチング溝4は折れ、インナーリード2と
ステージ1とに分離される。
After the half etching groove 4 is formed in the inner lead 2 of the lead frame A, the step of separating the inner lead 2 from the stage 1 is performed. In this step, first, the wire bonding area 5 is partially plated by using a spot plating apparatus, and further, an insulating thermosetting resin for fixing the inner lead 2 in the vicinity of the wire bonding area 5 is injected in a ring shape. Then, when the support lead 3 portion is bent and the stage 1 is depressed, the half etching groove 4 is bent as shown in FIG. 3, and the inner lead 2 and the stage 1 are separated.

この分離工程の後、ワイヤボンディングエリア5には、
ステージ1の上に樹脂テープ6aを介して接着した半導体
素子6との間のワイヤ7が接続される。したがって、各
インナーリード2は半導体素子6の各電極に接続され、
回路パターンを通して各インナーリード2に電気信号を
流すと、この信号が各ワイヤ7から各電極へ伝わって半
導体素子6を作動させることができる。そして、最終段
階で、アウターリード21を除いて樹脂封止体8によって
封止される。
After this separation step, the wire bonding area 5
A wire 7 is connected to the semiconductor element 6 bonded onto the stage 1 via a resin tape 6a. Therefore, each inner lead 2 is connected to each electrode of the semiconductor element 6,
When an electric signal is passed through each inner lead 2 through the circuit pattern, this signal can be transmitted from each wire 7 to each electrode to operate the semiconductor element 6. Then, in the final stage, the resin is sealed with the resin sealing body 8 excluding the outer leads 21.

このように、各種工程を施した後インナーリード2をス
テージ1から分離するので、従来のようにリードフレー
ムAのパターン成形時にインナーリード2を分離してい
る場合に比べて、製造時の曲げや捩じれの影響を受ける
ことがない。このため、インナーリード2の幅が狭くて
も良好な加工が可能となり、その結果インナーリード2
の本数を増やすことができる。したがって、半導体素子
6の高集積化に対しても、多ピン化が可能となるので十
分に対応できるものとなる。
In this way, since the inner lead 2 is separated from the stage 1 after performing various processes, it is possible to bend the inner lead 2 at the time of manufacturing as compared with the case where the inner lead 2 is separated at the time of pattern formation of the lead frame A as in the related art. Unaffected by twisting. Therefore, even if the width of the inner lead 2 is narrow, it is possible to perform favorable processing, and as a result, the inner lead 2
The number of can be increased. Therefore, even if the semiconductor element 6 is highly integrated, the number of pins can be increased, and the semiconductor element 6 can be sufficiently dealt with.

また、第4図のようにリードフレームAの上下面にハー
フエッチング溝4を設ける場合では、上面のみに形成す
るのに比べて緩やかなディスプレスで分離できる。この
ため、各インナーリード2の変形等が更に一層効果的に
防止される。
Further, in the case where the half etching groove 4 is provided on the upper and lower surfaces of the lead frame A as shown in FIG. 4, the separation can be performed by a gentle press compared with the case where the half etching groove 4 is formed only on the upper surface. Therefore, the deformation of each inner lead 2 is prevented even more effectively.

〔発明の効果〕〔The invention's effect〕

以上に説明したように、本発明は、各インナーリードに
対して、ワイヤボンディングエリアの内側であってステ
ージを囲む部分にハーフエッチング溝を施し、諸工程を
施した後にこのハーフエッチング溝部分の剪断によって
インナーリードとステージとを分離するようにしてい
る。このため、予めインナーリードをステージから分離
したパターンとして成形するのに比べ、インナーリード
は捩じれや曲げの影響を受ける度合が少ない。したがっ
て、各インナーリードの幅が小さくても捩じれや曲げの
ない成形が行え、インナーリードの数を増やすことがで
きる。その結果半導体素子の高集積化にも対応でき、実
装密度の向上が可能となる。更に、ピン数が同一で半導
体素子の寸法が大きくなった場合でも、ガラスマスクパ
ターンの分離溝位置を変えることによって簡単に対応で
きる利点もある。
As described above, according to the present invention, for each inner lead, a half etching groove is formed in a portion inside the wire bonding area and surrounding the stage, and after performing various steps, shearing of the half etching groove portion is performed. The inner lead and the stage are separated by. Therefore, the inner leads are less affected by twisting or bending as compared with the case where the inner leads are previously formed as a pattern separated from the stage. Therefore, even if the width of each inner lead is small, molding can be performed without twisting or bending, and the number of inner leads can be increased. As a result, high integration of semiconductor elements can be dealt with, and packaging density can be improved. Further, even when the number of pins is the same and the size of the semiconductor element is large, there is an advantage that it can be easily dealt with by changing the separation groove position of the glass mask pattern.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明によって製造されるリードフレームの要
部を示す平面図、第2図は第1図のI−I線矢視断面
図、第3図は樹脂封止後のステージとインナーリードの
分離を示す概略縦断面図、第4図はリードフレームの上
下面にハーフエッチング溝を形成した場合の断面図、第
5図はリードフレームの全体を示す平面図である。 1:ステージ、1a:外縁 2:インナーリード、3:サポートリード 4:ハーフエッチング溝 5:ワイヤボンディングエリア 6:半導体素子、6a:樹脂テープ 7:ワイヤ、8:樹脂封止体 20:外枠、21:アウターリード 22:タイバー A:リードフレーム
FIG. 1 is a plan view showing a main part of a lead frame manufactured according to the present invention, FIG. 2 is a sectional view taken along the line II of FIG. 1, and FIG. 3 is a stage and inner leads after resin sealing. FIG. 4 is a schematic vertical sectional view showing separation of the lead frame, FIG. 4 is a sectional view when half etching grooves are formed on the upper and lower surfaces of the lead frame, and FIG. 5 is a plan view showing the entire lead frame. 1: Stage, 1a: Outer edge 2: Inner lead, 3: Support lead 4: Half etching groove 5: Wire bonding area 6: Semiconductor element, 6a: Resin tape 7: Wire, 8: Resin encapsulant 20: Outer frame, 21: Outer lead 22: Tie bar A: Lead frame

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】半導体素子を搭載するステージに向かって
配列されたインナーリードの先端を該ステージの外縁に
連結して一体化したリードフレームのエッチング方法に
よる製造法であって、エッチング用ガラスマスクパター
ンを形成するアートワーク工程でワイヤボンディングエ
リアと前記ステージとに分離する分離溝を該ガラスマス
クパターンの前記インナーリード上に形成し、その後焼
付け・現像工程と不要部を除去するエッチング工程を施
し、前記インナーリードの表面に分離溝を形成し、前記
ステージに連結されたサポートバーの押し曲げを行なっ
て、ステージを下方へ変位させるとともに、前記分離溝
に沿って、インナーリード先端とステージとを分離する
ことを特徴とするリードフレームの製造方法。
1. A method for manufacturing a lead frame, wherein a tip of inner leads arranged toward a stage on which a semiconductor element is mounted is connected to an outer edge of the stage to be integrated by an etching method, and a glass mask pattern for etching is used. In the artwork step of forming the step, a separation groove for separating the wire bonding area and the stage is formed on the inner lead of the glass mask pattern, and then a baking / developing step and an etching step for removing unnecessary portions are performed, A separation groove is formed on the surface of the inner lead, and the support bar connected to the stage is pressed and bent to displace the stage downward, and the tip of the inner lead is separated from the stage along the separation groove. A method of manufacturing a lead frame, comprising:
JP1031733A 1989-02-09 1989-02-09 Method for manufacturing lead frame used in semiconductor device Expired - Fee Related JPH0783081B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1031733A JPH0783081B2 (en) 1989-02-09 1989-02-09 Method for manufacturing lead frame used in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1031733A JPH0783081B2 (en) 1989-02-09 1989-02-09 Method for manufacturing lead frame used in semiconductor device

Publications (2)

Publication Number Publication Date
JPH02210854A JPH02210854A (en) 1990-08-22
JPH0783081B2 true JPH0783081B2 (en) 1995-09-06

Family

ID=12339243

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1031733A Expired - Fee Related JPH0783081B2 (en) 1989-02-09 1989-02-09 Method for manufacturing lead frame used in semiconductor device

Country Status (1)

Country Link
JP (1) JPH0783081B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391439A (en) * 1990-09-27 1995-02-21 Dai Nippon Printing Co., Ltd. Leadframe adapted to support semiconductor elements
US5406700A (en) * 1990-11-20 1995-04-18 Seiko Epson Corporation Method for producing pin integrated circuit lead frame
JP3257904B2 (en) * 1994-08-11 2002-02-18 新光電気工業株式会社 Lead frame and manufacturing method thereof
KR100373138B1 (en) * 2001-01-06 2003-02-25 주식회사 아큐텍반도체기술 Method for providing plating area on a leadframe for wire bonding

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6024046A (en) * 1984-04-25 1985-02-06 Hitachi Ltd Lead frame
JPS61216354A (en) * 1985-03-20 1986-09-26 Shinko Electric Ind Co Ltd Manufacture of lead frame
JPH02197158A (en) * 1989-01-26 1990-08-03 Dainippon Printing Co Ltd Manufacture of lead frame

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6024046A (en) * 1984-04-25 1985-02-06 Hitachi Ltd Lead frame
JPS61216354A (en) * 1985-03-20 1986-09-26 Shinko Electric Ind Co Ltd Manufacture of lead frame
JPH02197158A (en) * 1989-01-26 1990-08-03 Dainippon Printing Co Ltd Manufacture of lead frame

Also Published As

Publication number Publication date
JPH02210854A (en) 1990-08-22

Similar Documents

Publication Publication Date Title
JP2002519848A (en) Integrated circuit plastic package, method of forming the same, and lead frame for forming the package
US6882048B2 (en) Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
JPH0783081B2 (en) Method for manufacturing lead frame used in semiconductor device
JP2957335B2 (en) Lead frame manufacturing method
JPH05102364A (en) Manufacture of lead frame for electronic component
JPS6123352A (en) Lead frame and semiconductor device
JPH05114680A (en) Manufacture of lead frame
JPS60137048A (en) Lead frame for semiconductor device
JPS60136248A (en) Manufacture of lead frame
JP2524645B2 (en) Lead frame and manufacturing method thereof
JP2539548B2 (en) Method for manufacturing lead frame for semiconductor device
JPH09219486A (en) Lead frame
JP2704128B2 (en) Lead frame for semiconductor device and method of manufacturing the same
JP4176092B2 (en) Resin-sealed semiconductor device and manufacturing method thereof
JPH03123063A (en) Semiconductor device lead frame and manufacture thereof
JPH03230556A (en) Lead frame for semiconductor device
JPS63120454A (en) Semiconductor device
JPH1012802A (en) Lead frame and semiconductor device using the same
JPH0766350A (en) Lead frame for semiconductor device
JPH06151681A (en) Manufacture of semiconductor device and lead frame used therein
JPH05206347A (en) Semiconductor device, manufacture thereof, and lead frame
JPH01184836A (en) Semiconductor device
JPH08298306A (en) Lead frame used for semiconductor device and its manufacture and manufacture of lead frame
JPH04239753A (en) Lead frame for semiconductor device and manufacture thereof
JPH10144840A (en) Lead frame and its processing method

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080906

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees