JPH077974B2

JPH077974B2 - 加入者制御器

Info

Publication number: JPH077974B2
Application number: JP61176554A
Authority: JP
Inventors: アラン・ティ・クラーク; ハディ・イブラヒム; アーサー・エフ・ラング
Original assignee: アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド
Priority date: 1985-07-26
Filing date: 1986-07-25
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: EP0210797A3; US4635255A; JPS6226953A; EP0210797A2

Description

【発明の詳細な説明】［関連出願との相互関係］この発明に特に興味ある関連した同時係属中の出願は、
Alan T.ClarkおよびArthur F. Langeのための「プロ
グラム可能なデータ経路指示マルチプレクサ」と題す
る、1985年７月26日に出願された米国特許出願連続番号
第759,624号であり、これはこの出願の譲受人に譲り受
けられた。

［発明の背景］今日の電話の加入者ラインは、デジタル回路網本来の信
号の完全さおよび融通性が最高のものとなるように、音
声およびデータ転送の両方のために全デジタル回路網を
ますます採用している。加入者に与えられるさらに他の
利点は電話、パケットおよび回路切換データ、遠隔測
定、電子郵便、警報信号、テレックス、ファクシミリ、
および銀行取引のような現存および新しいサービスが同
じ媒体でより効果的に与えられることを含み、それによ
って必要とされる装置および空間が非常に減じられる。
さらに、これらの新しいサービスの提供および単一（デ
ジタル）回路網で動作するあらゆるサービスから生じる
簡略化された経営から得られる増加した収益の面で電話
会社に利益が生じる。

加入者の構内にそのような全デジタル音声／データの回
路網にインターフェイスを提供するために、先行技術で
は個別のおよび／または高価な注文回路を採用してきた
が、これは変化する加入者の要求に合わせるための融通
性に欠けている。さらにそのような回路は、物理的、電
気的およびラインプロトコール特性が変化する両立し難
い実現比例を急増させる。さらに、先行技術のインター
フェイスは広い空間を占有し、電力消費が高く、それに
よって装置を冷却する必要のあるかなりの熱を発生し、
モノリシックな集積回路の信頼性に欠ける。

［発明の要約］この発明によって提供される集積回路制御器チップは、
全デジタル音声／データ通信網によって提供される種々
のデータ取扱設備への加入者の容易なアクセスを可能に
する。制御器は外部の８ビットマイクロプロセッサを介
して加入者によってプログラムされることができ、２つ
の毎秒64キロビット（kbs）の音声／データチャネルお
よび16kbsのデータ制御チャネルへの同時のアクセスを
与えることによって多くの機能を果たす。音声帯域信号
は加入者の端末装置でデジタル化され、そして64kbsチ
ャネルの１つへ送信される。

制御器は７つの機能ユニットを含み、これは制御器のア
ナログポートでの種々の音声変換器の接続、時間多重化
デジタルポートでのデジタル変換器の接続、および制御
器の外部のバス端子での加入者のプログラム可能なマイ
クロプロセッサの接続を支持する。マイクロプロセッサ
のプログラミングを通して、加入者はポートのいずれか
と通信網へのラインインターフェイスとの間の２方向デ
ータフローを確立し得る。

制御器内の７つの機能ユニットには、１対の隔離変圧器
を介して制御器を回路網伝送ラインに接続させるライン
インターフェイスユニットと、ラインインターフェイス
ユニットから制御およびデータ情報を受取り、ラインイ
ンターフェイスユニットに加入者の発生した制御および
データ情報を送信し、その後回路網へ伝送するためのデ
ータリンク制御器と、制御器のアナログポートでそれぞ
れ受取られまたそこに送信されるオーディオ信号のアナ
ログ−デジタルおよびデジタル−アナログ変換を提供す
る主要オーディオプロセッサと、制御器内の機能および
データ経路の加入者による制御を可能にするマイクロプ
ロセッサインターフェイスと、および外部のマイクロプ
ロセッサを介して加入者によって指令されるように、ラ
インインターフェイスユニット、主要オーディオプロセ
ッサ、マイクロプロセッサインターフェイスおよび直列
ポートを含むいくつかの起こり得るソースと行き先の間
にデータ経路を確立する直列データポートを有するマル
チプレクサとがある。さらに、加入者のプログラム可能
なマルチプレクサは２つの音声／データ直列チャネルの
時間の多重化を制御する。

［好ましい実施例の詳細な説明］ A.概説国際電話電信諮問委員会（CCITT）は共通のインターフ
ェイスへのデジタル加入者アクセスに１組の規格、CCIT
T Ｉシリーズの勧告を勧告し、これはここに引用によ
り援用される。これらの勧告に精通することはこの発明
を理解するのに有益である。第１図は加入者の構内の典
型的なCCITT「Ｓ」インターフェイスを例示し、そこで
は例示される自動式構内交換器（PABX）ラインカード10
のような回路網終端（NT）要素が、同時のデジタル音声
およびデータを搬送する二重パルスコード変調（PCM）
ハイウェイ12およびマイクロプロセッサ制御信号を搬送
するマイクロプロセッサ制御ハイウェイ14を介して電話
回路網ローカルエンドオフィスに接続される。加入者は
２つの毎秒64キロビット（kbs）の音声／データ
（「Ｂ」）チャネルおよび１つの16kbs制御／データ
（「Ｄ」）チャネルのPCMハイウェイ12上を搬送される
時間で多重化したビットの流れにアクセスするであろ
う。

PBXラインカード10は制御ハイウェイ14上で制御信号を
受取り、そしてそれらを用いて信号ライン18を介してラ
インカード上のその他の要素を制御するマイクロプロセ
ッサ（MPC）16を含む。これらの要素はカッド交換電力
制御器（QEPC）20およびデジタル交換制御器（DEC）22
を含む。

PBXラインカード10は全二重CCITTの４−ワイヤー規格
（「Ｓ」）インターフェイス32で加入者の端末装置（T
E）30に接続される。このインターフェイスは物理的、
電気的およびラインプロトコール特性に関するCCITT
「Ｉ」シリーズ勧告を実現し、64kbs音声／データ「B
1」チャネルと、64kbs/データ「B2」チャネルと、16kbs
制御／データ「Ｄ」チャネルと、これはフレームおよび
メンテナンス情報を搬送する48kbsチャネルとを含む192
kbsで動作する。「Ｄ」チャネル制御パケット上と情報
はCCITT勧告で規定されるようにLAPDプロトコールに従
う。250マイクロセカンドの期間で48ビットを含む
「Ｓ」インターフェイスフレーム構造は第２図に例示さ
れる。フレームは、CCITT勧告のいわゆる「ポイント・
トゥ・マルチポイント」形態でフレーミング、DCバラン
シングおよびコンテンション（contention）解決（Ｄエ
コービット）を含む擬似３進コードとして送信される。

TE30はその心臓部でこの発明のデジタル加入者制御器
（DSC）34を含み、これは様々な「特別な特徴」の電話
を支持し、そして「Ｓ」インターフェイス32に存在する
データ取扱い設備にアクセスする。DSC34は、TE30を完
全なワークステーションとして開発するためのマイクロ
プロセッサ周辺装置として採用され得る。DEC22とDSC34
の両方は、第２図の「Ｓ」インターフェイスフレームを
２つの64kbsの「B1」および「B2」チャネルと16kbsの
「Ｄ」チャネルに分離しかつ組合わせ、そして第２図の
上の部分に示されるフレーム構造はデータをDEC22からD
SC34へ伝送するために用いられ、第２図の下の部分に示
されるフレーム構造はデータをDSC34からDEC22まで転送
するために用いられる。

TE30はまた加入者電力制御器（SPC）36およびマイクロ
プロセッサ38を含む。第１図に示されるように、典型的
応用ではTE30はこの発明のDSC34に接続されるイヤーピ
ーススピーカおよびマウスピースマイクロフォンを有す
るハンドセット40を含む。述べられたように、DSCはア
ナログまたはデジタル変化のどちらかの他の変換器の広
い範囲を支持する。

全二重４−ワイヤー「Ｓ」インターフェイス32は、それ
ぞれDEC22およびDSC34に接続される１対の隔離変圧器24
と１対の隔離変圧器42で終端となる。４−ワイヤーイン
ターフェイス32の一方の１対のワイヤーはDEC22からDSC
34への送信回路を含み、ワイヤーの他方の対はDSC34か
らDEC22への受信回路を含む。

「Ｓ」インターフェイス32での伝送の両方向で、擬似３
進ラインコーディングは第３図に例示されるように、10
0％のパルス幅で用いられる。このコーディング方法で
は、２進の「１」の値を有するデータは空間、すなわち
第３図の時間スロット51、54、55および58のようなライ
ン信号の零電圧によって表わされる。２進の「０」のデ
ータ値は高（正の）電圧マークまたは低（負の）電圧マ
ークのどちらかで表わされ、そのマークは第３図の時間
スロット50、52、53、55、56および57のようなラインの
dcオフセットを減じるように極性が交互になる。このコ
ードでは、いかなる２つの連続ハイマークまたは２つの
連続ローマークもコード違反を示し、これはフレーミン
グまたはエラー検出のために用いられ得る。

DSC34の送信部分は変換器42の出力巻線で第４図に示さ
れるパルスマスクに従う100％の擬似３進コード化パル
スを発生する。同じパルスマスクはハイおよびローマー
クの両方で用いられる。

B.フレーム構造伝送の両方向で、NT10からTE30への送信回路およびTE30
からNT10へのの受信回路上のビットの流れは各々が第２
図に示されるように、48ビットのフレーム内にまとめら
れる。フレーム構造は「ポイント・トゥ・ポイント」お
よび「ポイント・トゥ・マルチポイント」の両方の形態
で同一である。各フレームは４キロヘルツで送信され、
第２図で識別されそして下の表で説明されるようにビッ
トのいくつかのグループからなる。

第２図の上の部分はNT10からTE30への送信回路のビット
の流れのフレーム構造を含む。下の第Ｉ表はフレーム内
のそれらの位置に従ったビットのグループの説明を含
む。各個別グループは後端のバランスビットのＬビット
によってdcバランスされる。

第２図の下の部分はNT10からTE30へのの受信回路のビッ
トの流れのフレーム構造を含む。NT10によって送信され
たフレームはTE10から受取られたＤビットを再送信する
ために用いられるECHO（「Ｅ」）チャネルを含む。この
チャネルはＤチャネルアクセス制御に用いられる。フレ
ームの最後の（「Ｌ」）ビットは各々の完全なフレーム
のバランスをとるために用いられる。

DSC34のラインインターフェイス部分は、フレーミング
信号がラインコード違反であると規定される事実を利用
するフレーム整列手順を採用する。第２図に示されるよ
うに、各フレームのビット１および２は常にハイマー
ク、ローマークシーケンスである。フレームの最後のマ
ークはいずれもいつも強制的にハイマークにされ、その
ため次に続くフレームのビット１はコード違反を示す。
フレーミングバランスビットに続く最初の２進の「０」
はそのフレーミングバランスビットと同じ極性である。

B.1.NT10からTE30への方向のフレーム整列手順 DEC22はビット位置14のFAビットを強制的に２進の
「０」にする。もしビット位置３ないし13においてDEC2
2によって「０」が全く送信されないなら、FAビットは
強制的にローマークにされ、その他のあらゆる場合は、
FAビットは擬似３進コードに従って発生される。したが
って、コード違反はフレーミングビットから13ビット以
内に起こるであろう。

TE30はラインコード違反を検索する。違反を検出する
と、次の違反までのビットの数のカウントが始められ
る。もしカウントがフレーミングと補助のフレーミング
ビットの間の距離である13以下なら、第１の違反は真の
フレーミング位置を示していると解釈される。その他の
カウント値では、真のフレーミングが達成されないと仮
定され、そしてTE30は検索し続ける。

説明された13より大きいかまたはそれに等しい判定基準
に従った、有効な対になったコード違反を検出すること
なしに経過したときDSC34のラインインターフェイス部
分は、２つの48ビットフレームに等しい期間が、フレー
ミング損失信号を発生する。DSC34はこの信号の発生で
即座に伝送を停止する。

DSC34のラインインターフェイス部分が説明された判定
基準に従った３つの連続的な対のラインコード違反を受
取った時、ラインインターフェイスユニットはTE30が同
期化を達成したという事実を示す信号を発生する。

B.2 DE30からNT10への方向のフレーム整列手順 DSC34は、DEC22のラインインターフェイス部分が固定タ
イミングを用いるので、FAビットがDSC34のラインイン
ターフェイス部分の内部のバッファに従って設定される
ことを除いて、説明されたのと同じ態様でフレーム整列
を行なう。もしこのバッファが「０」をロードされてい
るなら、DSC34はTE30からNT10への方向で伝送するため
にFAビット位置でローマークを発生する。

B.3 Ｄチャネルアクセスプロトコール DSC34は、「ポイント・トゥー・マルチポイント」形態
で接続された多数のTEが順序正しい様式でＤチャネルへ
のアクセスを得ることを可能にするためにＤチャネルア
クセスプロトコールを採用する。その手順は、たとえ２
個または３個以上のTEが同時にＤチャネルにアクセスし
ようと試みる場合でも、１つのTEが常にうまくその情報
の伝送を完了することができることを確実にする。その
手順はまたTEがポイント・トゥ・ポイント形態で動作す
ることを可能にする。

Ｄチャネルの情報は２進のパターン011111110からなる
フラッグによって範囲を定められた層２フレームに送信
される。TEが送信する情報を有していないとき、「Ｓ」
インターフェイスの状態は伝送の２方向ですべて「１」
からなる。

DSC34はエコー（Ｅ）チャネルを備え、これはDSCに取付
けられたTE30がＤチャネルのトラフィックを観測するこ
とを可能にする。NT10に接続されたTE30からのＤチャネ
ルビットを受取ると、NT10は次に利用可能なＥチャネル
ビット位置のTEへの伝送のこの状態を反映する。

予め定められたＤチャネルビット期間の数と等しい
「Ｘ」の期間の後、もしＥチャネルの状態がすべて２進
の１のままであるなら、TE10は伝送のためにクリアされ
る。もし２進の０がこの感知状態の間に起こるなら、TE
はカウンタを再設定し、Ｄチャネルの観測を続ける。Ｄ
チャネル上の情報を送信する間、TEは受取られたＥチャ
ネルビットの流れを観測し、そしてTEのDSC内のDLCは最
後の送信されたビットを次に受取られるＥビットと比較
する。もし送信されたビットが受取られたエコービット
と同じなら、TEは送信を続ける。しかしながら、もしそ
の受取られたエコーが異なるなら、TEは送信を作り出
し、そしてＤチャネル感知状態に戻る。

層２フレームの伝送をうまく完了したTEはカウンタの内
容物「Ｘ」を値「Ｘ＋１」に増やし、そしてＤチャネル
感知状態に戻る。カウンタは、「Ｘ＋１」の２進の１が
Ｅチャネルで検出されたときに再び「Ｘ」に設定され
る。

複合の第５図はこの発明のDSC34のＤチャネルに採用さ
れた種々のレベル２フレーム構造を例示する。第5A図は
拡張アドレス（EA）ビット、指令／応答（C/R）ビッ
ト、サービスアクセス点表示器（SAPI）６ビットフィー
ルド、拡張アドレス（EA）ビット、およびターミナル最
終点表示器（TEI）７ビット位置を含む、２バイトアド
レスフィールドを例示する。

第5B図は開フラッグ、２バイトアドレス、８ビット制御
フィールド、16ビットフレームチェックシーケンス（FC
S）、および閉フラッグを含む、レベル２フレーム構造
の１つを例示する。

第5C図は制御フィールドに続いてｎバイトの情報を備え
たレベル２フレーム構造を例示する。示されるように、
各フレームは０の後に６個の１が続き最後に０からなる
開フラッグで始まる。インターフレーム充填は連続した
１を送信することによって達成される。衝突を検出する
と、完成したフレームが再送信される。FCSを除いたす
べてのフィールドでは、1sbがまず初めに送信される。

MPC38はDSC34のデータリンク制御部分に至る内部レジス
タに、２バイトFCS部分を除いた送信されるパケットの
合計数のバイトがロードされることを引き起こす。もし
DSC34の内部の送信アドレスバッファが不能化される
と、このカウントは制御および情報バイトにアドレスバ
イトカウントを加えたものからなる。もしバッファが可
能化されると、MPC38はレジスタにバイトの合計数より
２少ないカウントをロードする。データリンク制御部分
はFCSおよび閉フラッグを送信するためにこのカウント
情報を用いる。パケットは開および閉フラッグを除いた
レベル２フレームからなる。

B.4 活性化／不活性化 DSC34のラインインターフェイス部分がＳインターフェ
イス32のアクティビティを検出するとき、DSC34はCCITT
活性化手順を行ない、そしてInfo4信号を受取ると、MPC
38がインタラプトすることを引き起こす信号を発生す
る。DSC34のラインインターフェイス部分はフレーミン
グの伝送を続け、もしそれがDSC34から不活性化信号を
受取ると、停止するが、NT10がフレーミングを送信して
いる限りラインインターフェイス部分は十分に同期化さ
れたままである。下の第III表はDSC34の活性化／不活性
化信号手順を要約する。示されるように、NT10からTE30
の活性化では、その手順はNT10からTE30へのInfo2信号
で始まる。Info1はTE30が活性化を始めるときのみ用い
られる。Info1はInfo2がNT10によって認識されるときTE
30からの送信が停止され、Info3は同期化が確実にされ
た後にTE30から送信される。

C. DSC構成この発明のデジタル加入者制御器（DSC）34は第６図に
例示されるように７つの機能ブロックからなる。DSCは
電話回路網へのデジタルの加入者アクセスを提供する。
DSCは基準点「Ｓ」および「Ｔ」でCCITT Ｉシリーズの
勧告と両立する。したがって、この発明に従ったDSCの
ユーザは国際規格に従う端末装置（TE）を利用してもよ
い。

DSC34は音声電話および／またはデジタルデータ端末装
置としての２つの基本の応用で用いられることができ
る。音声のみの応用で用いられるとき、第１図に例示さ
れるSPC36およびハンドセット40と同様、マイクロプロ
セッサ38およびキーボード（例示されていない）が必要
とされる。この応用では、マイクロプロセッサ38はキー
ボードを走査し、そしてＤチャネルへのレベル３（プロ
トコール）信号メッセージを構成する。

第６図を参照すると、DSC34は、端末LIN1およびLIN2で
４−ワイヤーインターフェイス（第１図の32）の隔離変
圧器（第１図の42）を介して受取られ、そして端末LOUT
1およびLOUT2から４−ワイヤーインターフェイス上を送
信されるビットの流れのための192kbs全二重デジタル経
路を提供する。DSCは受取られたビットの流れをB1およ
びB2チャネル（各64kbs）とＤチャネル（16kbs）に分離
する。Ｂチャネルはユーザの制御の下で第６図に例示さ
れる機能ブロックの異なるものへと経路付けられる。Ｄ
チャネルはDSC34のレベル２で部分的に処理され、そし
てマイクロプロセッサインターフェイス（MPI）100を介
して追加の処理のためにマイクロプロセッサ（第１図の
38）に送られる。この発明のDSC34はPBXおよび公的応用
の両方に合わせるために、２つの主要なCCI勧告の両方
すなわち「ポイント・トゥ・ポイント」および「ポイン
ト・トゥ・マルチポイント」の加入者形態を支持する。

第６図を参照すると、DSC34は端子LIN1およびLIN2に接
続されるラインインターフェイスユニット（LIU）110を
含み、これは受信器セクション120および送信器セクシ
ョン130を含む。受信器セクション120は受信器フィル
タ、クロック回復のためのデジタル位相ロックループ
（DPLL）、入ってくるビットの流れのフレームのハイマ
ークおよびローマークを検出するための２つのスライ
サ、およびフレーム同期化のためのフレーム回復回路か
らなる。

受信器120は入ってくる擬似３進コード化ビットの流れ
を、バス140を介して第６図に例示されるDSC34の他のブ
ロックに導伝する前に２進に変換する。受信器110もま
た、DSC34が「ポイント・トゥ・マルチポイント」形態
で動作するとき、起こり得るコンテンションを解決する
ためにＤチャネルアクセスプロトコールを実行する。

送信器セクション130は２進−擬似３進エンコーダおよ
びライン駆動器からなり、この駆動器はバス140の信号
を受取り、外に出るビットの流れがDSC34のLOUT1および
LOUT2の端子でそこから発生されることを引き起こす。
この外に出るビットの流れは「Ｓ」インターフェイス
（第１図の32）に関するCCITT勧告で特定されている。

LIU110は「Ｓ」インターフェイス32のレベル１の活性化
および不活性化に関するCCITT勧告に従う。これは上の
第III表に従って規格のCCITT「Info」信号を送信および
デコードすることによって達成される。LIU110はまたDS
C34のフックスイッチ（HSW）端子の信号に応答する。HS
W端子はハンドセット（第１図の40）のオフフックまた
はオンフック状態を示す信号を受取る。

DSC34もまたバス140に接続されるデータリンク制御器
（DLC）150を含み、これはLIU110を介して受取られた16
kbsDチャネルを部分的に処理する。プロトコールの層２
の部分的な処理は、フラッグ検出および発生、零の削除
および挿入、エラー検出のためのフレームチェックシー
ケンス処理、およびいくつかのアドレスする能力を含
む。外部のマイクロプロセッサ38はDLC150を初期設定
し、そしてよりハイレベルのプロトコール処理を行な
う。DSC34が受信モードにあるとき、Ｄチャネルデータ
はLIU110からバス140を介してDLC150に導伝され、そし
て次にDSC34の１組の８個のデータ端子（D0、D1、D2、D
3、D4、D5、D6、およびD7）から外部のマイクロプロセ
ッサに伝送するためにマイクロプロセッサインターフェ
イス（MPI）100に導伝される。DSCが送信モードである
とき、Ｄチャネルデータは「Ｓ」インターフェイス32へ
とＤチャネル上を伝送するために、DLC150を介してMPI1
00からLIU110まで導伝される。

DSC34内に含まれる主要オーディオプロセッサ（MAP）16
0はD/Aセクション162内でデジタル−アナログ（D/A）変
換を、A/Dセクション164内でアナログ−デジタル（A/
D）変換を、および受信／送信フィルタセクション166で
DSC34に存在する信号のデジタルフィルタリングを行な
う。アナログオーディオ信号はイヤホン端子（EAR1およ
びEAR2）、２つの一般のアナログ入力およびそれらの関
連した接地端子（AINA、AINB、AGND）でDSC34のMAP部分
に与えられることができ、そしてアナログ音声信号は拡
声器端子（LS1およびLS2）でMAP部分によって発生され
る。

MAP160は、それぞれEAR1、EAR2、AINA、またはAINB端子
で受取られたり、またはLS1およびLS2端子で発生される
オーディオ信号のデジタル表示を搬送するバス140上の
デジタル信号を送信および受信する。

DSC34のデータ経路指示マルチプレクサ（MUX）170部分
はマイクロプロセッサ38を介して外部でプログラム可能
であり、そしてそれに応答して、それぞれDSC34の直列
Ｂ入力（SBIN）端子とDSC34の直列Ｂ出力（SBOUT）端子
でDSC34から外部の周辺装置に受信および送信されるB1
およびB2チャネル上の多重化ビットの流れを制御する。
MUX170はSIBN端子、SBOUT端子、MPI100、LIU110、およ
びMAP160を含む、ソースおよび行き先を有するバス140
を介して異なる様々な信号経路を確立するためにプログ
ラムできる。第６図のMUX170はMPI100、LIU110、および
MAP160の中で64kbsのB1およびB2チャネルを選択的に経
路づけ、内部の論理チャネルはその上で（MAPのため
の）Ba、（MPIのための）BbおよびBc、（Ｂ直列ポート
のための）Bd、BeおよびBf、および（LIUのための）B1
およびB2で示される。データ経路指示MUX170はAlan T.
ClarkおよびArthur F.Langeのための「プログラム可能
なデータ経過指示マルチプレクサ」と題する1985年７月
26日に出願され、そしてこの発明の譲受人に譲り受けら
れた関連した同時係属中の米国特許出願連続番号第759,
924号の主題である。MUX170およびマルチプレクサ制御
レジスタおよび関連したMUX170内の要素の詳細な説明は
その関連した同時係属中の出願に含まれる。Ｄチャネル
データはLIU110から直接にDLC150へ経路づけられる。

D. DSCプログラム可能内部バス構造 MUX170は３つのマルチプレクサ制御レジスタ（MCR1、MC
R2、およびMCR3）を含み、これはバス140として第６図
に機能的に示される、加入者が選択した２方向のデータ
経路に沿ってデータフローを指図するためにMPU100を介
してプログラムできる。

D.1 論理バス構造 MUX170はMCR1、MCR2、およびMCR3の内容物によって制御
されるように、第７図に示される８個のMUX論理経路B
1、B2、Ba、Bb、Bc、Bd、Be、およびBfの間にそれらの
２方向の経路を確立することができる。これらのMCRは
外部でプログラムされ、適切なチャネルコードを対応す
るMCRに書込むことによって８個の論理Ｂチャネルポー
トのいずれか２つを一緒に接続することができる。MCR
1、MCR2、およびMCR3の各々は１対の４ビットチャネル
コードを受取り、それは下の第IV表に従って論理チャネ
ル相互接続を特定する。

たとえば、チャネルコード0001および0100をMCR1に割当
てることは、B1およびBbの２方向のチャネル接続を確立
する。ループバック接続は同じ１対のチャネルコードを
特定のMCRに割当てることによって確立され得る。

上で述べられた関連した、同時係属中の出願はMCR1ない
し４のレジスタおよびMUX170内の加入者が選択したデー
タ経路に影響を及ぼす態様および装置の詳細な説明を含
み、その説明はここに引用により援用される。

D.2 内部の物理的バス構造第６図でバス140として機能的に示される、DSC34の内部
のバス構造が第８図に例示される。上のセクションD.1
に述べられたＢチャネル２方向データ経路B1およびB2、
Ba、BbおよびBc、およびBd、Be、Bfが第８図ではそれぞ
れ200、202、204および206で示される。さらに、MPI100
ポートDA_7-0、DB_7-0およびMP1STRT_6-0のそれぞれを、LI
U110、DLC150、MAP160の受信／送信フィルタ166、およ
びMUX170のポートDA_7-0、DB_7-0およびMP1STRT_6-0と相互
接続させる３つの制御バス208、210、および212が第８
図に示される。

第８図に示されるように、データバス200はLIU110とMUX
170のB1およびB2ポートを接続させ、データバス202はMA
P160の受信／送信フィルタ166セクションとMUX170のBa
ポートを接続させ、データバス204はMPI100とMUX170のD
B_7-0ポートを接続させ、データバス206はMUX170と一体
となるBd、BeおよびBfをDSC34のSBINおよびSBOUT端子に
接続させる。ここに用いられるように、データバス206
はMPI100とMUX170を相互接続させる制御バス210のその
部分を同定する。

MCR1、MCR2、およびMCR3のレジスタの内容物は、第IV表
に従った上のセクションD.1に説明されるようにデータ
バス200、202、204および206上で実現される特定な相互
接続を決定する。DSC34内のその他のユーザのアクセス
可能レジスタと同様、MCR1、MCR2、およびMCR3のレジス
タを加入者がプログラムする態様が下のセクションＥで
説明される。

第８図に示されるように、MAP160のA/D162セクションは
バス214によってMAP160の受信／送信フィルタ166セクシ
ョン２に接続され、そしてD/A164のセクションはバス21
6によってフィルタ166に接続される。DSC34のLIU110部
分はデータバス218を介してDLC150に接続される。この
バスはＤチャネル情報をLIU110から直接にDLC150へ導伝
する。

E. マイクロプロセッサインターフェイスこの発明のDSC34はマイクロプロセッサインターフェイ
ス（MPI）100を介してアクセスできるプログラム可能レ
ジスタおよびフィルタを数多く含む。第９図はMPI100の
内部構造を例示し、これは入力／出力（I/O）バッファ3
00と、指令レジスタ（CR）302と、インタラプトレジス
タ（IR）304と、Ｄチャネル状態レジスタ（DSR）306と
Ｄチャネルエラーレジスタ（DER）308とを含む。CR30
2、IR304、DSR306およびDER308はDSC34のD_0-7端子およ
びI/Oバッファ300を介してユーザのアクセスが可能であ
る。

A_0-2アドレス端子での信号（Ｈ＝ハイ信号レベル、Ｌ＝
ロー信号レベル、Ｘ＝ハイまたはロー信号レベルのいず
れか）と、DSC34のチップ選択（CS）、読出（〜RD）可
能、および書込（〜WR）可能端子での信号が、タイミン
グおよびバス制御回路310の制御の下で、下の第Ｖ表に
従ってどのレジスタがアクセスされるべきかを決定す
る。（ここで用いられるように、印「〜」が前にある信
号は活性のローである）。第９図に示される論理バス14
0（第６図）は、MPI100を第８図に示されるDSC34の他の
要素と相互接続させる第８図に示される物理的なバス20
4、208および212に対応する。タイミングおよびバス制
御回路310は当業者によって認められるように、下の第V
I表に従ってこれらの物理的バスを配置する。

第Ｖ表はDSC34のMPIセクションにある多数のいわゆる
「直接」レジスタを引用している。７行目ないし12行目
に引用される送信（TxD）および受信（RxD）バッファは
MPI100内の送信／受信バッファ312として第９図に一般
に示される多数のバッファの１つを示す。

DSR306、DER308およびIR304はそれぞれ８ビットレジス
タで、MPI100を介して加入者のアクセスが可能である。
これらのレジスタはDLC150に関連しており、それらの内
容物はDLC150によって書込まれ、MPI100を介してMPC38
によって受取られることができる。

第VI表もまた、DSC34のMPI100のセクション内にはな
い、いわゆる多数の「間接」レジスタを引用する。３行
ないし４行目に引用される「データレジスタ」はDSC34
の他のセクション内の数多くのプログラム可能なレジス
タのいずれかを示す。

CR302は第10図に示されるように８ビットレジスタから
なる。CR302は行き先コードフィールド（DCF）を含む３
ビット（Y2、Y1、Y0）フィールドと、動作コードフィー
ルド（OCF）を含む５ビット（Z4、Z3、Z2、Z1、Z0）フ
ィールドに分割される。DCFの「Ｙ」ビットは下の第VI
表に従ってMPI100を介してユーザによってDSC34のどの
セクションがアクセスされるべきかを規定する。OCFの
「Ｚ」ビットは下の第VII表に従って、DSC34のセクショ
ン内のどのデータレジスタが指令レジスタの８ビットの
内容物のDCFによって特定されるかを規定する。

LIU状態レジスタ（LSR）、LIU Ｄチャネル優先レジス
タ（LPR）および２つのLIUモードレジスタ（LMR1および
LMR2）はDSC34のLIU110のセクション内のプログラム可
能なレジスタである。MCR1ないし４のレジスタは論理Ｂ
チャネルおよびMUX170の中断コードに関連してセクショ
ンD.1に説明された。

最後に、３つの第１および３つの第２の受信バイトアド
レスレジスタ、送信アドレスレジスタ、３つのＤチャネ
ル受信バイトカウントレジスタ、Ｄチャネル送信バイト
カウントレジスタ、乱数発生器（RNG）レジスタ、およ
び２つのＤチャネルモードレジスタ（DMR1およびDMR2）
はDSC34のDLC150セクション内のプログラム可能なレジ
スタである。

間接的なレジスタのいずれかすなわち直接レジスタアク
セスの第５表に示されるようなMPI100内にはないものか
ら読出したりまたはそこに書込むために、まず第１に指
令ワードがCR302に書込まれる。第IV表および第Ｖ表に
よれば、指令ワードのDCFおよびOCFフィールドの内容物
に依存して、１つまたは２つ以上のデータバイトが選択
されたレジスタに伝達され、第VII表の最後の欄はいく
つのデータバイトが伝達されたかを示す。

F. ラインインターフェイスユニットこの発明のDSC34はLIU110を含み、これは第11図に示さ
れる内部構造の受信セクション120と第12図に示される
内部構造の送信セクション130とを有する。

F.1 LIU受信器 DSC34の受信器セクション120はライン入力端子LIN1およ
びLIN2で「Ｓ」インターフェイスへのAMIコード化デー
タを受取り、そしてクロック、フレーミングおよびデー
タ信号を引出す。第11図を参照すると、受信器は端子LI
N1およびLIN2に接続された受信増幅器400を含む。増幅
器400の出力はローパスフィルタ402、ゼロクロス検出器
回路404、およびピーク検出器回路406に接続される。

受信器セクション120はライン入力端子で信号を検出す
るための適合性しきい値回路408および固定されたしき
い値回路410を採用する。しきい値は信号の振幅によっ
て決定される。ハイマーク比較器（HM COMP）412およ
びローマーク比較器（LM COMP）414は受信された信号
のためのスライサを形成する。AMI−NRZ変換器416はス
ライサ412および414の出力に接続され、そして上の第４
図に示されるように、受取られたフレーム情報のデータ
部分を表わす信号を発生する。

LIN1およびLIN2端子で受取られた信号は上の第４図に関
連して説明されたように、フレーミングおよびDCバラス
ビットを有するAMIコード化信号である。ゼロクロス検
出器404は信号をデジタル位相ロックループ（DPLL）回
路418に与え、これはタイミング回復および内部クロッ
クを与える。DPLL418は6.122メガヘルツの周波数の内部
クロックを採用し、1/64ビットの最大のジッタを有する
ビットクロックを与える。DPLL418によって発生された
タイミング回復信号はピーク検出器406に導伝される。

要素400ないし416を含む上述の回路の動作は第13図を参
照すると最良に理解される。受信セクション120のブロ
ック図である第11図の400ないし418で示される要素は第
13図の論理回路図で非常に詳細に例示される。示される
ように、ピーク検出器回路406、適合性しきい値回路408
および固定しきい値回路410は第13図の右側の点線の境
界内の回路によって実現される。時分割スイッチ434お
よび435、コンデンサ436、比較器437、およびコンデン
サ438および抵抗器439は負のピーク検出器を含み、そし
てスイッチ434aおよび435a、コンデンサ436a、比較器43
7a、およびコンデンサ438aおよび抵抗器439aは正のピー
ク検出器を含む。示されるように、スイッチ434および4
34aの１つの端子は共通に接続され、ピーク検出器回路4
06への入力を形成する。スイッチ434および434aの第２
の端子はそれぞれスイッチ435およびスイッチ435aの第
１の端子と、それぞれコンデンサ436およびコンデンサ4
36aの端子と、それぞれ比較器437および比較器437aの負
の入力との接合に接続される。コンデンサ436および436
aの第２の端子は接地に接続される。スイッチ435および
435aの第２の端子はそれぞれ、コンデンサ438および438
aの第１の端子と、それぞれ抵抗器439および抵抗器439a
の第１の端子との接続点に接続される。そのように形成
された接続点はそれぞれ、動作増幅器440および動作増
幅器440aの入力に接続される。動作増幅器440および増
幅器440aの出力はそれぞれ、出力VP/2−およびVP/2＋を
発生するそれぞれ、直列接続抵抗器441および442と、抵
抗器441aおよび442aの電圧分割器回路に接続されるのと
同様、それぞれ、比較器437および比較器437aの正の入
力に接続される。コンデンサ438および438aと抵抗器439
および439aの第２の端子は接地に接続される。

信号〜PBはスイッチ434および434aに与えられ、そして
信号PBMは有効な時分割のため動作増幅器437および437a
に与えられる。

第13図に示されるように、ゼロクロス検出器回路404は
比較器443を含み、その正の入力は「Ｓ」インターフェ
イスに与えられた信号を受取り、そしてその負の入力は
抵抗器444を介して接地に接続される。抵抗器445は負の
入力を増幅器443の補数の出力に接続させる。

ローパスフィルタ402（第11図）は動作増幅器446、スイ
ッチ447、および動作増幅器448の直列の接続からなる。
動作増幅器448の入力はコンデンサ448aを介して接地に
接続される。

ハイマーク比較器412への負の入力は電圧分割器抵抗器4
41aおよび442aで発生されるVP/2−信号を受取り、そし
てローマーク比較器414への正の入力は電圧分割器抵抗
器441および442で発生されるVP/2＋信号を受取る。「O
R」ゲート413への入力は比較器412および414の出力に接
続され、そしてノンリターントゥゼロ（NRZ）信号は「O
R」ゲート413の出力で発生される。

スイッチ434（または434a）はインタービット期間ごと
に４回オンに設定されてライン入力端子に与えられる信
号の振幅にまでコンデンサ436（または436a）の充電を
達成する。もしコンデンサ436（または436a）にかかる
電圧がコンデンサ438（または438a）にかかる電圧より
も小さい（または大きい）なら、比較器437（または437
a）はスイッチ435（または435a）がオンに設定されるこ
とを引き起こす。したがって、コンデンサ438（または4
38a）は負の（または正の）ピーク振幅にまで充電され
る。

そのように発生される負の（または正の）ピーク振幅は
増幅器440（または440a）によってバッファされ、そし
て電圧分割されてスライサレベル信号VP/2−（またはVP
/2＋）を発生する。ピーク検出器回路406のアタックタ
イムはコンデンサ436対コンデンサ438（または436a対43
8a）の値の比率によって決定され、一方ディケイ時間は
コンデンサ438および抵抗器439（または438aおよび439
a）によって決定される時定数に比例する。

スライサ出力信号VP/2−およびVP/2＋はLM、HMおよびNR
Z信号を得るために用いられるHM COMP412およびLM CO
MP414に与えられる。比較器449は負の入力でVP/2＋信号
を、そして正の入力で０ボルトと５ボルトの間にある適
合可能なしきい値電圧を受取ることによって、信号存在
（SP）信号を発生する。

フレーム回復論理（FRAMING LOGIC）回路422はDPLL418
によって発生されるタイミング信号同様、違反検出器42
0の出力を受取る。この回路422はInfo2の認識のためのC
CITTの要求に従ったフレームマーク（FM）およびフレー
ムロック（FL）獲得信号を発生する。

各48ビットの「Ｓ」フレームは第２図に関連して説明さ
れたように、AMIコード違反（２つの連続したハイ信
号）としてコード化されるフレームマークで始まる。説
明されるように、第２の違反は第１の違反の14ビット以
内に起こるはずである。これらの違反は違反検出器回路
420によって検出され、そしてそこから発生される信号
はフレーム論理回路422へ導伝される。

違反検出器回路420およびDPLL回路418によって発生され
るクロックおよびフレーミング信号はバス200を介してM
UX170へ導伝される。AMI−NRZ回路416によって発生され
る受取られたフレームのデータ部分はLIU受信器マルチ
プレクサ（LIUR MUX）423に導伝され、そしてそれゆえ
チャネルＢ、Ｂ［２］およびFA信号はバス200を介してM
UX170へ、チャネルＤはバス218を介してDLC150へと送信
される。

レジスタデコード回路424はバス208を介してレジスタDA
_7-0アドレスを表わす信号を受取る。これらのアドレス
信号は、すべてユーザのアクセス可能レジスタである、
MPI100と関連して上に述べられた、８ビットLIU状態レ
ジスタ（LSR）426、８ビットLIUDチャネル優先レジスタ
（LPR）428、２つの８ビットLIUモードレジスタ（LMR1
およびLMR2）430および432に導伝される。これらのレジ
スタ421、428、430および432はMPC38アクセス可能レジ
スタであり、LIU状態情報を含む。それらは信号ライン
（第11図に図示されていない）によってDSC34の受信器
セクション120内の種々の要素に接続され、そしてMPI10
0を介して状態を監視し、またプログラムする。

F.2 LIU送信器 DSC34の送信器セクション130はMUX170から２進のB1およ
びB2チャネルのビットの流れを受取り、そしてDLC150か
らＤチャネルを受取り、そしてそれらを外部の隔離変圧
器42を介して「Ｓ」インターフェイス32に結合させる。
第12図を参照すると、受信器130はCCITTの仕様に従った
LIU送信器マルチプレクサ（LIUX MUX）450、NRZ−AMI
エンコーダ452およびライン駆動器454からなる。送信さ
れたフレームのフレームマークは上の第４図をるとわか
るように受取られたフレームのマークから２ビット遅れ
ている。送信器130は上の第３図に示されるパルスマス
クに従う100％の擬似３進コード化パルスを発生する。L
IU110の送信器セクション130の設計および動作は従来の
もので、そしてLIU110の受信器セクション120に関連し
て上で与えられた詳細な説明を鑑みれば、さらに他の説
明なしに当業者によって理解され得る。

G. データリンク制御器この発明のDSC34のDLC150は第14図に例示されるよう
に、直列データおよび制御チャネルを利用してLIU110
に、そしてDLC150の内部のレジスタを利用してMPI100を
介して外部のMPC38にインターフェイスする。示される
ように、DLC150は受信側回路152と、送信側回路154と、
レジスタ156とを含む。DLC受信器および送信器側はバス
218を介してLIUに接続される（第８図）。

DLC150は上のセクションB.3で述べられたように、部分
的なLAPDレベル２プロトコールを実現するための論理回
路を含む。DLC150はMPI100を介して加入者のアクセスを
可能にし、上の第5C図のレベル２フレームに示される情
報および制御フィールドを処理する。MPC38は、もしDLC
150内部のレジスタ156が適切にプログラムされるなら、
フレームのアドレスフィールドを処理してもよい。DLC1
50の内部の状態は、MPI100に関連して先に説明されたよ
うに、MPI100のDSR308にストアされている。DLC150もま
たレベル２の初期設定のためのアドレス割当手順に関連
して用いられ、そしてMPI100を介してユーザのアクセス
が可能である乱数発生器（RNG）回路を含む。

G.1 GLC受信側第15図はこの発明のDLC150の受信側152のブロック図で
ある。16kbsDチャネルデータは零削除回路500でLIU受信
器セクション120から受取られ、上でLIU110セクション
と関連して説明されたように、Ｄチャネルフレームは回
路500によって検査され、５つの連続した１の後の０が
零削除回路500によって捨てられる。16kbsDチャネルデ
ータもまた受信側タイミング回路502と、受信側ビット
カウンタ504とフラッグビット検出器506によって受取ら
れる。

零削除回路500の出力は受信バッファ510およびフレーム
チェックシーケンス（FCS）発生器512に導伝される。FC
S発生器512回路は発生整数式X¹⁶＋X¹²＋X⁵＋１のサイク
ル冗長度チェックコード（CRC）を用いてCCITT勧告X.25
パラグラフ2.2.7に従って16ビットのシーケンスを発生
する。FCS発生器512によって発生された結果として生じ
るFCSはMPI100を介してユーザがアクセス可能である受
信FCSレジスタ514内にストアされる。

受取られたＤチャネルビットの流れは零削除回路500を
介して受信バッファ510に導伝され、これもまた受信タ
イミング回路502によって発生された受信ワイドクロッ
クタイミング信号（RCLK）と同様に受信ビットカウンタ
504の出力を受取る。バッファ510はアドレスデコーダ回
路516に接続され、これは３つの第１の受信バイトアド
レスレジスタと、３つの第２のバイトアドレスレジスタ
と、乱数発生器（RNG）レジスタとを含む。アドレスデ
コーダ516もまたDA_7-0アドレスバス208に接続される。
これらはすべて８ビットレジスタで、MPC38およびMPI10
0を介して読出し／書込みのユーザのアクセスが可能で
ある。

アドレスデコーダ516内のレジスタの内容物は受信FCSレ
ジスタの内容物と同様にレジスタデコード回路518およ
びD_0-7バスを介して利用可能である。

G.2 DLC送信側第16図はこの発明のDLC150の送信側154のブロック図で
ある。示されるように、送信制御回路550はLIU110から
衝突情報と、送信された放棄情報と、送信可情報とを受
取る。送信受信回路550はそこから、送信アドレスバッ
ファ552と、送信バッファ554と、フラッグおよび放棄発
生器556と、零挿入回路558と、FCS送信回路560と、送信
ビットカウンタ回路562と、送信バイトカウンタレジス
タ564とに種々の制御信号を発生する。送信タイミング
クロック発生器566は零挿入回路558と、送信ビットカウ
ンタ562と、送信バッファ554に与えられる送信クロック
（Ｘ CLK）信号を発生する。

送信アドレスバッファ552によって受取られた制御信号
はDAバス_7-0を介してバッファ552によって受取られた第
１および／または第２のアドレスがバッファ552にロー
ドされることを引き起こす。このアドレスデータは６−
導体信号ライン568を介して送信バッファに導伝され
る。フラッグおよび放棄発生器556によって発生される
フラッグおよび放棄信号は、送信制御回路550の制御の
下で２−導体信号ライン510を介して送信バッファ554に
導伝される。

送信バッファ554の中に含まれる部分的なフレームは信
号ライン572を介して直列にFCS送信回路560に導伝され
る。送信バッファ554によって発生されるアンダーライ
ン検出信号はDMR2レジスタの第５番目のビット位置にス
トアするためDLC受信側152に導伝される。FCS発生器560
からの出力は零挿入回路558に直列に導伝され、そして
その結果生じるＤチャネル送信フレームはそこからLIU1
10へと導伝される。

16ビットの送信アドレスレジスタは送信アドレスバッフ
ァ回路552内に含まれ、そしてD_0-7バスおよびMPI100を
介してMPC38から読出し／書込みのユーザのアクセスが
可能である。16ビットのＤチャネル通過バイトカウンタ
レジスタ564は同様に読出し／書込みのユーザのアクセ
スが可能である。送信制御回路550はレジスタデコード
部分を含み、これは第VII表に従って上のMPI100に関連
して説明されるように、MPI100の指令レジスタ302か
ら、読出したりまたはそこへ書込んだりされるレジスタ
の間接的アドレスを示す「Ｚ」ビットを受取る。上の第
2C図に示される情報および制御フィールドを制御するレ
ジスタの加入者制御を達成するためにDLC150内に用いら
れる態様および装置は、MCR1ないし３の加入者制御を与
えるためにMUX170内に用いられる態様および装置と同じ
であり、そしてMUX170のそれらの局面の詳細な説明に関
連した同時係属中の出願を参照すべきである。

H. DSC初期設定手順この発明のDSC34はMPC38にアクセス可能なユーザのプロ
グラム可能な８ビット初期設定（INIT）レジスタに従っ
て初期設定される。下の第VIII表はINITレジスタの内容
物の意義を説明する。DSC34に再設定が与えられると
き、DSCは最初に第VIII表に示されるデホルト状態を有
する。第VIII表に示されるように、DSCは「アイドル」
モードに入り、DSC34はINIT［０］およびINIT［１］が
０のときはいつでもこのモードである。端子XTAL1およ
びXTAL2でDSC34に与えられるような、12.288メガヘルツ
の外部のクリスタル周波数もまた４で除算され、そして
引き続きDSC34のマスタクロック（MCLK）端子（図示さ
れていない）で使用可能にされる。アイドルモードで
は、DLC150と、MAP160と、MUX170は不能化されるが、MP
I100と、OSC180と、POW190回路とはLTU110検出回路がそ
うであるように可能化される。DSC34のMPC38のプログラ
ムされた状態が維持され、ゆえにMAP160とプログラム可
能なレジスタとの係数RAMはそれらの内容物を維持す
る。MPC38はアイドルモードの間、DSC内のプログラム可
能なレジスタのいかなるものにもアクセス可能である。

DSC34の電力アップおよび初期設定手順のフローチャー
トは第17図に与えられる。初期の電力アップはシンボル
700内で起こるのが示され、今説明された、シンボル702
内でデホルト初期設定がそれに続く。DSC34はそれゆ
え、ブロック702を出てから判断ダイヤモンド704まで、
アイドルモードに置かれる。

DSC34のアイドルモードは第17図のフローチャートのダ
イヤモンド704から進むダイヤモンド706を参照して最良
に例示されるように、３つの方法のうちのいずれか１つ
で終結とされ得る。

（１） LIU110が「Ｓ」インターフェイス32上でアクテ
ィビティを検出すると、CCITT駆動手順は上の第III表に
従って行なわれる。これはダイヤモンド706を離れてい
る左を指している矢印によって示され、「LIU」と示さ
れる。フローチャートのボックス708に示されるよう
に、INFO4の受取りに引き続いて「すなわち、上の第VII
I表に関連して説明されたように、LIU110が状態F7に動
くとき］インタラプトがLSR426の内容物に従ってDSC34
の〜INT端子で発生される。その結果、MPC38はINITレジ
スタ内のビット位置の１が「１」に設定されることを引
き起こし、DSC34はしたがってフローチャートのボック
ス714に示されるように「電力アップ」モードに入る。

第17図に示されるように、ボックス708から714への経路
はボックス710を含み、そこではMPC38がINITレジスタに
アクセス可能であり、そのカウンタを上の第VIII表に示
されるデホルト値から修正する。その経路には判断ダイ
ヤモンド712もまた含まれており、これはノンアイドル
モードの間、初期設定手順をMPC38がとったかどうかを
判断する。

（２）アイドルモードを終結にする第２の方法はDSC3
4のHSW端子での信号が状態を変え、そしてHSWインタラ
プトがLSR426の内容物に従って可能化されるときであ
る。ダイヤモンド706を離れる「HSW」矢印は第17図のボ
ックス708へと進み、そしてDSC34によってインタラプト
が発生され、これはMPC38がLSR426の内容物を読出すこ
とを引き起こし、LSR426の内容物とINITレジスタの内容
物によって規定される初期設定手順に従ってDSC34の電
力アップをもたらす。

（３）アイドルモードを終結させる第３の方法はINIT
レジスタの０または１ビット位置のどちらかに１を書込
むMPC38による。これは「MPC」と示されるダイヤモンド
706を離れる下方向の矢印によって第17図に示される。
ボックス710に入ることによって、MPC38は示される初期
設定手順をとり、そしてその時判断ダイヤモンド712を
通って電力アップボックス714に進む。

第17図のフローチャートに示されるように、ボックス71
4でのDSC34の電力アップで、手順実効ボックス716へと
入り、そしてDSC34は他で説明されるように「Ｓ」イン
ターフェイス32でデータ上で手順を行ない始める。
「Ｓ」インターフェイス32でLIU110によって検出される
ようないかなる新しいアクティビティが起こっても、判
断ダイヤモンドはその新しいアクティビティが監視され
ることをを要求し、したがって制御は判断ダイヤモンド
706に戻り、フローチャート部分706、708および710に従
って処理する。

新しいアクティビティが検出されないときはいつでも、
フローは判断ダイヤモンド718から判断ダイヤモンド720
へと進み、これは「Ｓ」インターフェイス32の最新のア
クティビティからもたらされる現在の手順が完了したか
どうかを決定し、その場合、制御は判断ダイヤモンド70
4に戻り、そしてDSC「アイドル」モードが再び始められ
る。もしさらに他の手順が維持されるなら、制御はボッ
クス716へと進む。

【図面の簡単な説明】

第１図は192kbsの４−ワイヤーインターフェイスを介し
て電話回路網ローカルエンドオフィスに接続される加入
者の構内でのこの発明のテジタル加入者制御器（DSC）
の採用を例示する。第２図はCCITT国際規格「Ｓ」フレーム構造を例示す
る。第３図は「Ｓ」インターフェイスへの伝送の間に採用さ
れる擬似３進コード化を例示する。第４図はこの発明のDSCの送信器部分によって用いられ
るパルスマスクを例示する。第５図はこの発明のDSCによって採用される種々のレベ
ル2Dチャネルフレーム構造を例示する。第６図はこの発明のDSCの機能ブロック図である。第７図は外部のマイクロプロセッサ100からプログラム
することによってMUX170によって構成され得るこの発明
のDSC内の論理データバス構造を例示する。第８図は外部のマイクロプロセッサ100からプログラム
することによってMUX170によって構成され得るこの発明
のDSC内部の物理的データバス構造を例示する。第９図はこの発明のFSCのマイクロプロセッサインター
フェイス部分のブロック図である。第10図はマイクロプロセッサインターフェイス100内の
指令レジスタの内容物に関連した意味を例示する。第11図はこの発明のDSCのラインインターフェイスユニ
ットの受信器部分のブロック図である。第12図は、この発明のDSCのラインインターフェイスユ
ニットの送信器部分のブロック図である。第13図はDSCのラインインターフェイスユニットの受信
器部分内のアナログ回路の論理図である。第14図はこの発明のDSCのデータリンク制御器部分のブ
ロック図である。第15図はDSCのデータリンク制御部分の受信側部分のブ
ロック図である。第16図はDSCのデータリンク制御器部分の送信側部分の
ブロック図である。第17図はこの発明のDSCの電力アップおよび初期設定手
順を示すフローチャートである。図において、10は自動式構内交換器ラインカード、12は
二重パルスコード変調ハイウェイ、14はマイクロプロセ
ッサ制御ハイウェイ、16はマイクロプロセッサ、18は信
号ライン、20はカッド交換電力制御器、22はデジタル交
換制御器、24は隔離変圧器、30は端末装置、32は標準イ
ンターフェイス、34はデジタル加入者制御器、36は加入
者電力制御器、38はマイクロプロセッサ、40はハンドセ
ット、42は隔離変圧器、50,51,52,53,54,55,56,57およ
び58は時間スロット、100はマイクロプロセッサインタ
ーフェイス、110はラインインターフェイスユニット、1
20は受信器セクション、130は送信器セクション、140は
バス、150はデータリンク制御器、152は受信側回路、15
4は送信側回路、156はレジスタ、160は主要オーディオ
プロセッサ、162はデジタル−アナログセクション、164
はアナログ−デジタルセクション、166は受信／送信フ
ィルタセクション、170はデータ経路指示マルチプレク
サ、200、202、204および206はデータバス、208、210お
よび212は制御バス、214および216はバス、218はデータ
バス、300は入力／出力バッファ、302は指令レジスタ、
304はインタラプトレジスタ、306はＤチャネル状態レジ
スタ、308はＤチャネルエラーレジスタ、310はタイミン
グおよびバス制御回路、312は送信／受信バッファ、400
は増幅器、402はローパスフィルタ、404はゼロクロス検
出器回路、406はピーク検出器回路、408は適合性しきい
値回路、410は固定しきい値回路、412はハイマーク比較
器、414はローマーク比較器、416はAMI−NRZ変換器、41
8はデジタル位相ロックループ回路、420は違反検出器回
路、422はフレーム回復論理回路、423はLIU受信器マル
チプレクサ、424はレジスタデコード回路、426はLIU状
態レジスタ、428はLIUDチャネル優先レジスタ、430およ
び432はLIUモードレジスタ、434、435および447はスイ
ッチ、436および438はコンデンサ、437、443および449
は比較器、440、446および448は増幅器、441および442
は直列接続抵抗器、449は比較器、439、444および445は
抵抗器、450はLIU送信マルチプレクサ、452はNRZ−AMI
エンコーダ、454はライン駆動器、500は零削除回路、50
2は受信タイミング回路、504は受信側ビットカウンタ、
506はフラッグビット検出器、510は受信バッファ、512
はフレームチェックシーケンス発生器、514は受信フレ
ームチェックシーケンスレジスタ、516はアドレスデコ
ーダ回路、518はレジスタデコード回路、550は送信制御
回路、552は送信アドレスバッファ回路、554は送信バッ
ファ、556はフラッグおよび放棄発生器、558は零挿入回
路、560はFCS送信発生器、562は送信ビットカウンタレ
ジスタ、564は送信バイトカウントレジスタ、566は送信
タイミングクロック発生器、568は６−導体信号ライ
ン、572は信号ラインである。

フロントページの続き (72)発明者アーサー・エフ・ラングアメリカ合衆国、カリフォルニア州、サニィベイルクラマス・ドライヴ、1543

Claims

【特許請求の範囲】

【請求項１】複数個のアナログポートを備える複数個の
アナログ音声インターフェイスと複数個の時間多重化直
列ポートを備える複数個のデジタルデータインターフェ
イスとの間の加入者の選択可能な２方向のデータ経路
と、複数個の音声／データチャネルと複数個の制御／デ
ータチャネルを有するデジタル通信網への加入者インタ
ーフェイスを備える、加入者電話装置とともに使用する
ための制御器であって、前記データ経路選択は前記制御
器に動作可能に接続され、加入者の指令を受取りそして
ストアし、前記制御器の外部のバス上に前記加入者指令
を発生する加入者のプログラム可能手段によってもたら
され：タイミング信号を発生するためのクロック手段と；複数個の内部の２方向制御／データバスと；少なくとも１つの第１、第２、第３および第４の内部２
方向データバスと；前記外部のバスおよび前記内部の制御／データバスに接
続される前記複数個のデジタルデータインターフェイス
の少なくとも１つを備え、前記加入者指令に応答して前
記内部制御バス上に前記加入者の選択したデータ経路を
示す信号を発生するための制御論理およびプログラムイ
ンターフェイス手段と；前記内部制御／データバスに接続されるマルチプレクサ
手段とを含み、これは前記マルチプレクサ手段と一体を
なす前記複数個の時間多重化送り／ポートの少なくとも
１つを備え、前記制御論理およびプログラムインターフ
ェイス手段によって発生された前記制御信号に応答し、
前記加入者の選択したデータ経路を確立し、そして前記
完全な直列ポートで時間多重化信号を発生し、さらに；前記加入者インターフェイスに接続され、前記内部制御
／データバスを介して前記制御論理およびプログラムイ
ンターフェイス手段に接続され、前記第１の内部の２方
向のデータバスを介して前記マルチプレクサ手段に接続
され、前記加入者インターフェイスから信号を受取りか
つそこへ信号を転送し、そして前記第１の内部の２方向
のデータバス上で前記音声／データ信号を受取りかつそ
こへ信号を転送するためのラインインターフェイス手段
と；さらに前記内部の制御／データバスを介して前記制御論理およ
びプログラムインターフェイス手段に接続され、前記第
２の内部の２方向データバスを介して前記マルチプレク
サ手段に接続される前記複数個のアナログインターフェ
イスの少なくとも１つを備え、前記アナログポートの加
入者選択可能なものから信号を受取りかつ信号をそこに
転送し、前記第２の２方向のデータバス上で受取られる
信号を処理するための主要オーディオプロセッサ手段と
を含む、制御器。
【請求項２】前記制御論理およびプログラムインターフ
ェイス手段によって提供される前記デジタルデータイン
ターフェイスが、少なくとも第１および第２の時間多重
化デジタルデータチャネルを含み、前記マルチプレクサ
手段と一体となる前記ポートによって提供される前記デ
ジタルデータインターフェイスが少なくとも第３、第４
および第５の時間多重化デジタルデータチャネルを含
み、前記ラインインターフェイス手段によって提供され
る前記デジタルデータインターフェイスが前記加入者イ
ンターフェイスに存在する前記複数個の音声／データチ
ャネルの少なくとも第１および第２の音声／データチャ
ネルを備え、そして前記主要オーディオプロセッサ手段
によって提供される前記アナログインターフェイスが少
なくとも第１のアナログデータチャネルを含み、さらに
前記マルチプレクサ手段によって確立された各前記加入
者の選択したデータ経路が、前記第１のアナログデータ
チャネル、前記第１、前記第２、前記第３、前記第４、
および前記第５の時間多重化デジタルデータチャネル、
および前記第１と第２の音声／データチャネルからの加
入者の選択可能なソースおよび行き先を有する経路を含
む、特許請求の範囲第１項に記載の加入者制御器。
【請求項３】前記加入者のプログラム可能手段はデジタ
ルマイクロプロセッサで、そして前記加入者データ経路
選択は、前記デジタルマイクロプロセッサによって加入
者の指令を受取り、そしてそこから以下の関係に従って
前記加入者の選択したデータ経路ソースおよび行き先を
示す制御信号を前記制御器の前記制御論理およびプログ
ラムインターフェイス手段部分へ発生することによって
達成される、特許請求の範囲第２項に記載の加入者制御
器。制御信号加入者の選択したソース／目的地 0000 接続なし 0001 前記第１の音声／データチャネル 0010 前記第２の音声／データチャネル 0011 前記第１のアナログデータチャネル 0100 前記第１のデジタルデータチャネル 0101 前記第２のデジタルデータチャネル 0110 前記第３のデジタルデータチャネル 0111 前記第４のデジタルデータチャネル 1000 前記第５のデジタルデータチャネル
【請求項４】前記加入者指令がレジスタアドレス部分を
さらに含み、そして前記マルチプレクサ手段が前記内部
制御／データバスに接続される複数個のアドレス可能な
記憶レジスタ手段を含み、各加入者の選択した経路のソ
ース／行き先に前記ソースおよび前記行き先制御信号を
ストアし、各前記経路ソース／行き先は前記加入者の指
令の前記レジスタアドレス部分を形成する前記制御論理
およびプログラムインターフェイス手段によって発生さ
れたアドレスを有し、前記アドレスは前記複数個のアド
レス可能記憶レジスタ手段のどれが前記加入者の選択し
た経路のソース／行き先に前記ソースおよび前記行き先
制御信号をストアするかを決定する、特許請求の範囲第
３項に記載の加入者制御器。
【請求項５】前記マルチプレクサ手段が３つの前記アド
レス可能記憶レジスタ手段を含み、そして前記加入者の
選択可能な２方向のデータ経路は前記８個のソース／行
き先から選択された３つのソースおよび３つの行き先の
各々を含む、特許請求の範囲第４項に記載の加入者制御
器。
【請求項６】前記内部の制御／データバスおよび前記第
４のデータバスを介して前記制御論理およびプログラム
インターフェイス手段に接続され、前記第３のデータバ
スを介して前記ラインインターフェイス手段に接続さ
れ、前記制御論理およびプログラムインターフェイス手
段によって発生された前記制御信号に応答し、そして前
記加入者インターフェイスの前記制御／データチャネル
上の信号を前記第３のデータバスを介して前記ラインイ
ンターフェイス手段から前記制御／データチャネル上に
受取り、前記第４のデータバスを介して前記制御論理お
よびプログラムインターフェイス手段へと送信し、前記
加入者インターフェイスの前記制御データチャネル上に
位置決めされるべき信号を前記第４のデータバスを介し
て前記制御論理およびプログラムインターフェイス手段
から受取り、前記第３のデータバスを介して前記ライン
インターフェイス手段に送信する、データリンク制御手
段をさらに含む、特許請求の範囲第１項に記載の加入者
制御器。
【請求項７】前記マルチプレクサ手段が、前記ソースお
よび行き先信号をストアするためのアドレス可能記憶レ
ジスタ手段をさらに含み、各前記経路ソース／行き先は
前記レジスタ指令信号の部分として前記制御論理および
プログラムインターフェイス手段によって発生されるア
ドレスを有し、前記指令レジスタ手段の前記セクション
コードの内容物は前記マルチプレクサ手段のそれであっ
て、前記指令レジスタ手段の前記動作コードの内容物は
前記制御論理およびプログラムインターフェイスによっ
て発生される前記アドレスを決定する、特許請求の範囲
第６項に記載の加入者制御器。
【請求項８】複数個のアナログポートを備えた複数個の
アナログ音声インターフェイスと複数個の時分割多重化
直列ポートを備えた複数個のデジタルデータインターフ
ェイスとの間の加入者の選択可能な２方向のデータ経路
と、複数個の音声／データチャネルと複数個の制御／デ
ータチャネルを有するデジタル通信網への加入者インタ
ーフェイスとを備えた、加入者電話装置とともに使用す
るための制御器であって、前記データ経路選択は前記制
御器に動作可能に接続され、加入者の指令を受取りそし
てストアし、前記制御器の外部のバスに前記加入者指令
を発生する加入者のプログラム可能なデジタルマイクロ
プロセッサ手段によってもたらされ、前記加入者データ
経路選択は前記デジタルマイクロプロセッサによって前
記加入者指令を受取り、引き続きそこから前記加入者の
選択したデータ経路選択を表わす制御信号を前記制御器
の前記制御論理およびプログラムインターフェイス手段
へ発生することによってもたらされ：タイミング信号を発生するためのクロック手段と；複数個の内部の２方向制御／データバスと；少なくとも第１、第２、第３、および第４の内部の２方
向データバスと；前記外部のバスおよび前記内部の制御／データバスに接
続される前記複数個のデジタルデータインターフェイス
の少なくとも１つを備え、前記加入者指令に応答して前
記加入者の選択したデータ経路を示す信号を前記内部の
制御バス上に発生するための制御論理およびプログラム
インターフェイス手段と；前記内部の制御／データバスに接続されたマルチプレク
サ手段を含み、これは前記マルチプレクサ手段と一体と
なる前記複数個の時間多重化送り／ポートの少なくとも
１つを備え、前記制御論理およびプログラムインターフ
ェイス手段によって発生された前記制御信号に応答して
前記加入者の選択したデータ経路を確立し、そして前記
一体の直列ポートで時間多重化信号を発生し；さらに前記加入者インターフェイスに接続され、そして前記内
部の制御／データバスを介して前記制御論理およびプロ
グラムインターフェイス手段に接続され、そして前記第
１の内部の２方向のデータバスを介して前記マルチプレ
クサ手段に接続され、前記加入者インターフェイスから
信号を受取りそしてそこに送信し、前記音声／データ信
号を受取りそして前記第１の内部の２方向のデータバス
上に送信する、ラインインターフェイス手段と；さらに前記内部の制御およびデータバスを介して前記制御論理
およびプログラムインターフェイス手段に接続され、そ
して前記第２の内部の２方向のデータバスを介して前記
マルチプレクサ手段に接続される前記複数個のアナログ
インターフェイスの少なくとも１つを備え、前記アナロ
グポートの加入者の選択可能なものから信号を受取りそ
してそこへ送信し、前記第２の２方向のデータバス上で
受取られた信号を処理する、主要オーディオプロセッサ
手段とを含み；前記制御論理およびプログラムインターフェイス手段が
前記制御信号に応答する指令レジスタを含み、前記制御
信号の前記セクションおよび動作コード部分をストア
し、前記制御論理およびプログラムインターフェイス手
段は前記指令レジスタ手段の前記動作コードの内容物に
よって特定される前記セクション内の前記アドレス可能
レジスタへの前記指令レジスタ手段の前記セクションコ
ード内容物によって特定される前記制御器セクションに
レジスタ指令信号を発生する、制御器。