JPH0779234A - セル切替えシステムのノードのための再順序づけ装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力の１つのセルを予め所定の複数出力に分
配可能で、多数のサブセルで構成されるセルを受け入れ
るに容易な構成の再順序づけ装置を提供する。 【構成】 再順序づけ装置(RU)は、各セルに一時ラベル
を付けるための一時ラベル生成装置(TSG)と、バッファ
メモリ(BM)と、各セルの最初のサブセルのアドレスを記
憶するためのアドレスメモリ(FSAM)と、リンクメモリ(L
M)と、セルの最初のサブセルを含むバッファメモリのア
ドレスを見つけるための制御回路(CU)とを有し、更に、
セルが待機中にそのセルの識別子（但しこれは、セルの
待機期間が満了するタイムスロットのＩＤ(アイテ゛ンテティ)
と,セルが送出されるべき少なくとも１つの出力のＩＤ
で構成。）を記憶するための内容によりアクセス可能な
メモリおよび、各出力ごとに当該出力に送出されるべき
少なくとも１つのセルのために待機期間が満了の都度に
順序番号を書き込む待ち行列メモリ(VIM)を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セル切替え(スイッチ
ング)システムのノードのための再順序づけ装置に関す
る。より詳しくは、本発明は、セルが可変長を有し、各
セルを可変数個の固定長を有するサブセルで構成するこ
とのできる切替えシステムに関する。

【０００２】

【従来の技術】従来のにおいては、これらのセルは、切
替えシステムの１つのノードを通過する都度にその各々
が当該ノードが含む切替え網中の通過経路に応じて変化
する遅延を蒙る。ある１つのセルのサブセルは、それら
が同じ経路を辿りまた同じ遅延を蒙るように連結されて
いる。したがって、切替え網の出力では、同じセルのサ
ブセルがその最初の順序を維持するが、それに反してセ
ルは遅延のバラツキのために常に最初の順序を維持する
とは限らない。再順序づけ装置は、これらのセルを最初
の順序に戻す機能を有している。

【０００３】ヨーロッパ特許出願第０４３８４１５号
（ＨＥＮＲＩＯＮ １７）は、再順序づけの方法におい
て、切替え網および再順序づけ装置によって与えられる
遅延の合計値がすべてのセルに関してほぼ一定値を示す
ように各セルをある決まった値だけ遅延させ、当該一定
値には通常当該切替え網が生成する最大遅延値より大き
い値が選ばれることからなる方法を開示している。もし
この遅延の合計値に切替え網が生成する最大遅延値より
小さい値が選ばれると、最初の順序が混乱する確率がゼ
ロではなく遅延の合計値として選ばれた値の関数となっ
てしまう。この周知の方法には次の２つのバリエーショ
ンがある。すなわち、第１のバリエーションは、切替え
網に入る各セルにどの瞬間にそのセルが切替え網に入っ
たかを示す一時ラベルを付け、切替え網から出る各セル
から一時ラベルを剥がし、網から出る各セルを一時ラベ
ル生成装置によって示される時間がそのセルの一時ラベ
ルに示される時間プラス選ばれた遅延合計値と等しくな
るまで保管し、その時点で当該セルが再順序づけ装置の
出力へ送出されることを許可する。以上から成り立って
いる。なお、送出は当該セルに決められた出力が空いた
瞬間に効果的に行なわれる。

【０００４】この第１のバリエーションに基づけば、セ
ルの最初の順序は、切替え網を通過する各セルの遅延の
測定または見積りを行なうことなく復元される。これに
対して、一時ラベル生成装置によって供給される時間
は、一時ラベルの割当てのために網の入力に配置された
装置内で利用でき、また同時に、適当な瞬間に各セルの
送出を許容するために網の出力に配置された再順序づけ
装置内でも利用できるようにしなければならない。

【０００５】次に、当該周知の方法の第２のバリエーシ
ョンは、網から出る各セルに網を通過する過程で当該セ
ルが蒙る遅延の見積り値をもつラベルを付け、各セルを
予め定められた遅延の合計値と網内通過の遅延見積り値
の差に等しい期間だけ補足的に遅延させる。以上から成
り立っており、後者の値は各セルに付けられたラベルか
ら読み取られる。

【０００６】この第２のバリエーションは、切替え網の
入力に到着するセルに一時ラベルを付ける装置を必要と
しないという利点がある。

【０００７】また、上記方法の第１のバリエーションを
実施するための、各々が可変数個の固定長を有するサブ
セルで構成されるセルの再順序づけ装置を開示してい
る。

【０００８】すなわち、ノードの各出力は当該装置を１
つ備え、この装置は、全セルを均等に遅延させるために
少なくともあらかじめ定められた遅延の合計値に等しい
周期で一サブセルに対応する時間枠ごとに一単位の増分
値を与える主一時ラベル生成装置と、再順序づけ装置の
入力に接続された入力を有しまた再順序づけ装置の出力
に接続された出力を有し、当該メモリの各記憶域が一サ
ブセルに等しい容量を有するバッファ・メモリと、当該
バッファ・メモリ内の空き記憶域のアドレスを与えまた
そこに再順序づけ装置が受け取った各セルのサブセルを
それぞれ記憶するためのバッファ・メモリ管理回路と、
バッファ・メモリに接続された読取り／書込みポインタ
と、それぞれ一時ラベルの取り得る異なる値に対応する
記憶域を有するアドレス・メモリ（但し、当該アドレス
・メモリの各記憶域は、それぞれがバッファ・メモリ内
での同一の一時ラベルを有するすべてのセルを含む列の
最初と最後のサブセルのアドレスであるリストの始めポ
インタおよびリストの終わりのポインタを記憶する）
と、同一の一時ラベルを有するすべてのサブセルのアド
レスの間のリンクを記憶しまた連続して送出されるセル
に属するサブセルのアドレスの間のリンクを記憶するた
めのバッファ・メモリと同じアドレスの集合を有するリ
ンク・メモリと、各記憶域内にバッファ・メモリの同一
の一時ラベルを有するすべてのセルのすべてのサブセル
を含む記憶域のアドレス・リストの最初のアドレスと最
後のアドレスを記憶するためにアドレス・メモリに接続
された書込みポインタと、アドレス・メモリの記憶域の
内容を連続的に読み取って規則的に増加する一時ラベル
に対応するアドレスを有するバッファ・メモリ内にサブ
セルを読み込むために周期的機能を有するアドレス・メ
モリに接続された読取りポインタと、を有していた。

【０００９】与えられた一時ラベルを有するセルの列の
ための期間が経過した時、すなわちラベル生成装置によ
って示された時間が与えられた一時ラベルと予め定めら
れた遅延の合計値との和に等しくなった時、その列の最
初と最後の記憶アドレスがその一時ラベルに対応するア
ドレス・メモリの記憶域に読み込まれる。次に、リンク
・メモリがアドレスの完全な列を供給し、それによって
バッファ・メモリ内の問題の一時ラベルを有するすべて
のセルのすべてのサブセルの読取りを可能にする。これ
らのセルは、リンク・メモリ内にリンクで定義された順
序で読み込まれるが、すべてのセルが同一の一時ラベル
を有しまた同一の出力でアドレス指定されるのであるか
らこの順序は重要ではない。更に、リンク・メモリは、
同一の待機ファイル内で連続する一時ラベルを有するセ
ルのサブセルの異なる列を連鎖してそれらが順序よく送
出されるようにするためにも用いられる。この連鎖は、
リンク・メモリによって１つのセルのサブセルのアドレ
スの列の終わりを次に送出するセルのサブセルのアドレ
スの列の始めと対応させることによって行なわれる。

【００１０】この装置は、第１に、同一の入力から入っ
て複数の出力に向かうセルの再順序づけを行なうことが
できないという不都合を有する。特に、同一のセルを複
数の出力に分配する必要がある場合にその不都合が起こ
る。この不都合は、アドレス・メモリ内の各記憶域にサ
ブセルのアドレスの列の始めのアドレスとアドレスの列
の終わりのアドレスを記憶する必要があり、また１つの
リンク・メモリによって最終的には同一の出力に送出し
なければならないすべてのサブセルをリンクさせる必要
があるという周知の装置の機能原理に由来している。し
たがって、１つのノードの異なる出力に接続された再順
序づけ装置は、相互に独立して機能することになる。

【００１１】更に、この周知の装置はセルの長さを大き
くできないという不都合を有する。アドレス・メモリの
各記憶域は、一時ラベルを交付する生成装置の単位時間
に対応する。この単位時間はサブセルの持続時間に等し
く、一時ラベル生成装置は無限の容量を持ち得ない。し
たがって、一時ラベル生成装置は、周期的に同じ値のラ
ベルを振り出すことになる。アドレス・メモリの各記憶
域は、長くとも一時ラベル生成装置の周期に等しい一定
周期で読み取られる。ある記憶域の読取りの瞬間にリス
トの構成が終りに達し、リストの終りのアドレスがその
記憶域の中に有効に読み込まれるようにしなければなら
ない。したがって、一時ラベル生成装置の周期によって
このリストに対応するサブセルの数が、また最終的には
各セルが保有することの可能なサブセルの数が制限され
ることになる。

【００１２】更に加えて、一時ラベル生成装置の周期を
無限に増大させことはできない。この理由は、周期を増
大させるためには、一時ラベルを構成するために各セル
に付加されるビットの数を増大させることが必要となる
からである。

【００１３】

【発明が解決しようとする課題】本発明の第一の目的
は、当該再順序づけ装置の入力の１つのセルを予め定め
られた複数の出力に分配することが可能な再順序づけ装
置を提供することである。

【００１４】また本発明の第二の目的は、多数のサブセ
ルで構成されるセルを受け入れるように構成することが
容易で可能な再順序づけ装置を提供することである。

【００１５】

【課題を解決するための手段】本発明の１つの態様によ
れば、セル切替えシステムのノードのための再順序づけ
装置において、セルの各々は固定長の可変数個のサブセ
ルで構成され、ノードは、第一の可変の遅延でセルを伝
送する切替え網を有し、同一なセルのすべてのサブセル
は同一の第一の遅延を生じ、この再順序づけ装置は、切
替え網を通過して伝送されたすべてのセルを記憶した
後、セルの各々にとって第一遅延と第二の遅延との合計
がすべてのセルに関し実質的に等しい所定の値に等しく
なるように、第二の遅延を構成する所定の待機期間が経
過した後に、それらセルをこの再順序づけ装置の少なく
とも１つの出力に送出するための順序づけ制御部を備
え、この順序づけ制御部は、当該再順序づけ装置により
受け取られた各々の前記セルのすべてのサブセルを記憶
するためのバッファ・メモリと、各々のセルの第一のサ
ブセルを含むこのバッファ・メモリのアドレスを記憶す
るためのアドレス・メモリと、１つのセルの第一のサブ
セルを含むこのアドレス・メモリ内のアドレスを、セル
の第一サブセルの待機期間が満了した時およびセルを送
出すべき出力が利用可能となった時に探し出すための探
索部と、を含み、この１つのセルの第一のサブセルを含
むそのバッファ・メモリのアドレスを探し出すこの探索
部は、そのバッファ・メモリ内にセルが記憶されている
時に、待機していることを示す待機セル識別子を記憶す
るためにその内容によりアクセス可能な待機セル・メモ
リであり、この待機セル識別子はアドレス・メモリ内で
第一のサブセルのアドレスが記憶されているアドレスと
同じアドレスに記憶され、この待機セル識別子は、その
セルの待機期間が満了するタイムスロットのタイムラベ
ルおよびそのセルが送出されるべき少なくとも１つの出
力のアイデンテティを含んでいることを特徴とし、各々
のセルの待機期間が満了した時にその待機セル・メモリ
内でそのセルの識別子を見つけ、見つかった各々の識別
子のために見つかったその識別子を含む待機セル・メモ
リのアドレスを供給するための供給部と、それぞれがこ
のノードの出力に接続され、該当するメモリに接続され
た出力を宛先とする各々のセル用に１つの順序番号を記
憶するためその内容に基づいてアクセス可能な待ち行列
メモリと、この待ち行列メモリ内の各セルの待機期間が
満了する時にセルの識別子を見つけるためのこの供給部
によって供給されるアドレスに１つの順序番号を決定し
て行列メモリに書き込むための順番決定部と、１つの出
力が利用可能になる時に、その待ち行列メモリ内に記憶
された各番号を昇順で見つけ、見つかった番号を含むそ
の待ち行列メモリのアドレスを復元するための復元部
と、そのアドレス・メモリ内の最初のサブセルのアドレ
スの各々の番号を見つけるためのこの復元部によって復
元されたアドレスを読むための読取り部と、を備えるこ
とを特徴とするような再順序づけ装置を提供することに
よって、上述の目的が達成される。

【００１６】

【作用】上述の特徴を有する本願装置は、１つのノード
の出力全体に接続され、また待機セル・メモリが各々が
宛先の出力の複数のアイデンテティを含むことのできる
識別子を記憶するため、分配に対応することができる。

【００１７】更に、待機中のセルの識別子は、ノードに
よって当該セルのすべてのサブセルが有効に受け取られ
るのを待つことなく当該セルに記憶することができるた
めに、長さの大きいセル用として容易に実現することが
できる。したがって、１つのセルの最初のサブセルは、
末尾に在るほうのサブセルがまだ受け取られていなくと
も１つの出力へ送出することが可能となる。

【００１８】なお、本願特許請求の範囲の第２項〜第４
項は、本発明に基づく再順序づけ装置の好ましい実施形
態を目的とするものである。

【００１９】

【実施例】以下の説明および添付の図面により、本発明
がより良く理解され、また他の詳細が明らかとなろう。

【００２０】第１図は、非同期伝送モードを有する電気
通信網の１つのノードを示し、該ノードは、１つの切替
え(交換)網ＳＷと本発明に基づく再順序づけ装置ＲＵの
１つの実施例で構成されている。当該ノードは、Ｍ個の
入力ＩＮ１,...,ＩＮＭ、およびＮ個の出力ＯＵ１,...,
ＯＵＮを有する。またこの再順序づけ装置の実施例ＲＵ
は、次の各構成要素を有する。すなわち、 Ｍ個のラベル付け回路ＩＣ１,...,ＩＣＭ： 各々が、
ノードの１つの入力ＩＮ１,...,ＩＮＭにそれぞれ接続
された１つの入力、切替え網ＳＷのＮ個の入力の１つに
それぞれ接続された１つの出力、および１つの共通入力
を有する回路と、 Ｍ個の入力回路ＩＬ１,...,ＩＬＭ： 各々が、切替え
網ＳＷのＭ個の出力の１つに接続された１つの入力、お
よび一時マルチプレクサを有するバスＴＤＭ１に接続さ
れた１つの出力を有する回路、 セルの見出し処理回路ＨＰ： バスＴＤＭ１に接続され
た第一入力を有する回路と、 一時ラベル生成装置ＴＳＧ： ラベル付け回路ＩＣ
１,...,ＩＣＭの共通入力に接続された１つの出力を有
し、この生成装置は、１つのサブセルに対応する各時間
枠のためにＴＳＴＰmaxを法として０からＴＳＴＰmaxま
で一単位の増分で増やされる値を供給するためのクロッ
ク(不図示)およびカウンタを有する装置と、 バッファ・メモリＢＭ： バッファ・メモリ管理装置Ｂ
ＭＭＵに接続され、その全体として、見出し処理回路Ｈ
Ｐの第二の出力に接続された１つの入力、回路ＨＰの第
二の入力に接続された１つの出力、および一時マルチプ
レクサを有するバスＴＤＭ２に接続された１つの入力／
出力を有するメモリと、 アドレス・メモリと呼ばれるメモリＦＳＡＭ： 回路Ｈ
Ｐの第三の出力に接続されたデータ入力ｄｉ、装置ＣＵ
の１つの出力に接続された１つのアドレス入力ａｄ、お
よび装置ＣＵの第二の入力に接続された１つの出力ｄｏ
を有するメモリと、 Ｎ個の出力回路ＯＬ１,...,ＯＬＮ： 各々が、バスＴ
ＤＭ２に接続された１つの入力／出力、ノードの出力Ｏ
Ｕ１,...,ＯＵＮの１つにそれぞれ接続された１つの出
力、およびそれ自身は制御装置ＣＵの入力／出力に接続
されているバスＲＱＢに接続された１つの入力／出力を
有する回路と、を有する。

【００２１】入力ＩＮ１,...,ＩＮＭは、固定長または
可変長であって各々が同数のビットと同じ持続期間を有
するサブセルで構成されるセルを受け取る。この持続期
間は、サブセルの周期と呼ばれる。本発明に基づく装置
は、特に可変長のセルを処理するのに適している。これ
らのセルは、切替え網ＳＷの中で同一セルのすべてのサ
ブセルに同一の経路を経由させ、そのセルの連続性を維
持し、すなわち異なるセルに属するサブセルを混ぜ合わ
せることがないようにして切り替えられる。これによ
り、１つのセルを構成するサブセル全体に１つの固有の
一時ラベルを割り当てることが可能となる。この一時ラ
ベルは、問題のセルの最初のサブセルが入力ＩＮ
１,...,ＩＮＭの１つで受け取られるタイムスロット(時
間枠)を示す。

【００２２】このラベルによって、切替え網ＳＷから出
るセルを再順序づけすることが可能になる。セルの待機
期間が満了し切れる時、すなわち生成装置ＴＳＧがセル
に割り当てられた一時ラベルの値とある固定値の和に等
しい時間を示すタイムスロットの中で最初のサブセルが
ノードから出ることを許可される。しかし、セルが送出
されるためには、さらに当該セルの宛先である出力が利
用可能でなければならないという補足的条件が存在す
る。そうでない場合は、問題のセルは当該出力が利用可
能になるまで更に待機しなければならない。

【００２３】各サブセルは、サブセルの制御フィールド
と呼ばれる２ビットのフィールドで始まる。各セルの最
初のサブセルでは、これら２ビットが例えば１１(二進
数)の値をもつ。他のすべてのサブセルでは、最後のも
のを除いて、これら２ビットが例えば００の値をもつ。
最後のサブセルでは、これら２ビットは例えば０１の値
をもつ。最初のサブセルは、更に、セル制御見出しと呼
ばれるフィールドをもっている。このフィールドは、特
に当該セルを送出すべき１つの出力あるいは分配の場合
には複数の出力のアイデンテティを含む。また、サブセ
ルの他のビットは、データの伝送に用いられる。

【００２４】ラベル付け回路ＩＣ１,...,ＩＣＭは、各
セルのセル制御フィールドに、ノードが当該セルの最初
のサブセルを受け取った瞬間に生成装置ＴＳＧによって
供給された一時ラベルを挿入する機能をもつ。この一時
ラベルＴＳＴＰは、当該セルの待機期間が満了し切れる
タイムスロットを示す。この一時ラベルは、当該セルが
到着した瞬間のＴＳＧのカウンタの読みの関数として、
また各セルが蒙る遅延の予め定められた合計値の関数と
して決定される。なお、好適な実施形態によれば、カウ
ンタの法ＴＳＴＰmaxは、予め定められた遅延の合計値
に等しいように選ばれる。その場合、一時ラベルＴＳＴ
Ｐの値は、法ＴＳＴＰmaxにより、数値としてはカウン
タによって与えられた値と等しくなる。

【００２５】入力回路ＩＬ１,...,ＩＬＭの１つが１つ
のセルを受け取ると、当該回路は管理装置ＢＭＭＵに対
しバッファ・メモリＢＭ内に当該セルのそれぞれのサブ
セルを記憶するための空きアドレスを要求する。バッフ
ァ・メモリＢＭの利用を最適化するために、同一のセル
のサブセルは、連続するアドレスには記憶されずにラン
ダムなアドレスに記憶される。管理装置ＢＭＭＵは、セ
ルの送出によってバッファ・メモリＢＭのアドレスが開
放されるのに応じて空きアドレスを記憶する書込み／読
取り制御回路ＷＲＣを有し、またそれぞれが同一のセル
のすべてのサブセルを記憶するバッファ・メモリＢＭの
すべての記憶域のアドレスを記憶するリンク・メモリＳ
ＬＭを有する。このバッファ・メモリの各記憶域は、１
つのサブセルに等しい容量を有する。

【００２６】このバッファ・メモリＢＭおよび管理装置
ＢＭＭＵの実施態様は、例えばヨーロッパ特許出願ＥＰ
第０４４１７８７号（ＨＥＮＲＩＯＮ １８）に記載さ
れており、当該技術分野に熟達した当業者の能力の範囲
内の問題である。実施を容易にするために、バッファ・
メモリＢＭとリンク・メモリＳＬＭは、好ましくは同一
のアドレスの集合を有する。

【００２７】入力回路ＩＬ１,...,ＩＬＭの１つによっ
て出された要求は、バスＴＤＭ１を介し、次に見出し処
理回路ＨＰを介して管理装置ＢＭＭＵまで伝送される。
この管理装置は、問題のセルのサブセルにバッファ・メ
モリＢＭの空き記憶域の列を割り当てる。これらの空き
記憶域を指定するアドレス列は、回路ＷＲＣによって供
給される。この列のアドレスの間のリンクは、連続する
アドレスを有するリンク・メモリＳＬＭ内に当該アドレ
ス列を記憶することによって構成される。管理装置ＢＭ
ＭＵは、見出し処理回路ＨＰへバッファ・メモリＢＭの
記憶域の当該アドレス列の最初のアドレスである値ＦＳ
Ａを供給する。アドレスＦＳＡは、回路ＨＰの第三の出
力に再伝送される。このアドレスＦＳＡは、アドレス・
メモリＦＳＡＭ内の装置ＣＵの出力によって供給された
アドレスを有する空き記憶域内に書き込まれる。

【００２８】このアドレスＦＳＡによって、最終的にバ
ッファ・メモリＢＭ内の当該セルのすべてのサブセルを
再び見つけることが可能となる。このアドレスＦＳＡを
利用することにより、リンク・メモリＳＬＭ内でバッフ
ァ・メモリＢＭ内の第二のサブセルのアドレスを読み取
ることが可能となる。また、この第二のサブセルのアド
レスを用いることにより、バッファ・メモリＢＭ内の第
三のサブセルのアドレスを読み取ることが可能となる。
上述のように、単一のアドレスＦＳＡから始まって同一
のセルのすべてのサブセルのアドレスを連続して求める
ことが可能となる。更にこれらのアドレスによってバッ
ファ・メモリＢＭ内のサブセル自身を読み取ることが可
能となる。

【００２９】回路ＨＰは、セル制御フィールドの中か
ら、受け取った各セルの最初のサブセルを引き出す。こ
の制御フィールドは、一時ラベルＴＳＴＰおよび当該セ
ルを送出すべき出力ＯＵ１,...,ＯＵＮのアイデンテテ
ィ(ID)を収容したフィールドを含むものである。当該回
路は、制御装置ＣＵの第一入力に、これらの情報で構成
されたいわゆる「待機セル」の識別子を供給する。

【００３０】セルを送出する場合には、出力回路ＯＬ
１,...,ＯＬＮの１つが利用可能になった時、すなわち
当該出力が１つのセルの送出を完了した時に、出力回路
ＯＬ１,...,ＯＬＮによって制御装置ＣＵの機能が活動
状態にされる。利用可能になった出力回路は、バスＲＱ
Ｂに、利用可能になった当該出力のアイデンテティを含
む制御装置ＣＵ宛てのメッセージＩＤＬを送出する。そ
こで次に制御装置ＣＵは、どのセルをその出力へ送出す
るかを決定する。この制御装置ＣＵは、要求した出力回
路に１つのセルの最初のサブセルを含むバッファ・メモ
リＢＭの記憶域のアドレスＦＳＡ'を送る。当該出力回
路は、次にバッファ・メモリＢＭおよびその管理装置Ｂ
ＭＭＵに当該セルの完全なサブセル列を供給することを
要求する。次に、当該出力回路はその出力に当該セルを
送出する。

【００３１】第２図は、制御装置ＣＵの実施例の線図で
ある。この１つの制御装置ＣＵは、次の各構成要素を含
んでいる。すなわち、 待機セル・メモリＶＩＭ： 内容によってアクセスが可
能な型であり、メモリＦＳＡＭおよびＢＭと同じアドレ
スの集合を有し、またメモリの各記憶域のために１ビッ
トの出力を有する。なお、記憶域の数はノードの出力の
番号Ｎおよびバッファ・メモリＢＭ内のセルの平均待機
期間の関数として選ばれる。

【００３２】それぞれメモリＶＩＭの出力に接続された
複数の入力を有する判定／コード化回路ＡＣ；１つのデ
ータ入力，Ｎ個の出力および１つのコマンド入力を有す
るデマルチプレクサＤＭＸ； セル転送制御論理回路ＴＣ：２つのデータ入力，１つの
出力，および１つのコマンド入力(不図示)を有するマル
チプレクサＭＵＸ； メモリＶＩＭおよびＦＳＡＭ(第１図)のアドレス管理論
理回路ＦＭＭ：内容によってアクセスが可能な型であ
り、またメモリＶＩＭと同じアドレスの集合を有し、ま
た各待ち行列メモリはメモリの各記憶域のために１ビッ
トの出力を有するＮ個の待ち行列メモリＱＣ１,...,Ｑ
ＣＮ；それぞれＮ個のメモリＱＣ１,...,ＱＣＮに接続
され、また各々がそれぞれメモリＱＣ１,...,ＱＣＮの
１つの出力に接続された複数の入力を有するＮ個の判定
回路ＦＦＯ１,...,ＦＦＯＮ；それぞれＮ個のメモリＱ
Ｃ１,...,ＱＣＮに接続されたＮ個のいわゆる待ち行列
待機論理回路ＳＮＬ１,...,ＳＮＬＮ；を有する。

【００３３】この制御装置ＣＵの第一の入力は、見出し
処理回路ＨＰにより供給される待機セルの識別子を受け
取るためのもので、メモリＶＩＭの１つのデータ書込み
入力ｗｄに接続されている。また制御装置ＣＵの第二の
入力は、メモリＦＳＡＭのデータ出力によって供給され
るアドレスＦＳＡ'を受け取るためのもので、インター
フェース(不図示)によってバスＲＱＢに接続されてい
る。バスＲＱＢは、対応する出力回路ＯＬ１,...,ＯＬ
Ｎがセルの送出のために利用可能になった時に待ち行列
待機回路ＳＮＬ１,...,ＳＮＬＮの１つに信号ＩＤＬを
供給するやはりそのインターフェースによって待ち行列
待機回路ＳＮＬ１,...,ＳＮＬＮの共通の第一入力に接
続されている。これは、対応する出力回路ＯＬ１,...,
ＯＬＮがセルの送出のために利用可能になったときに当
該待ち行列待機回路の１つに信号ＩＤＬを供給するため
である。

【００３４】待機セル・メモリＶＩＭは、更に、管理回
路ＦＭＭの１つの出力に接続されたアドレス入力ａｄお
よび転送制御回路ＴＣの第一の出力に接続された１つの
いわゆる比較入力ｃｉを有する。当該比較入力ｃｉに２
進数の１ワードが与えられると、メモリＶＩＭは、この
２進ワードをその記憶域内に含まれる２進ワードとそれ
ぞれ比較しする。これらの比較によって単一の正の結果
が与えられる場合には、メモリＶＩＭは、その記憶域に
対応する出力に値１の１ビットを供給する。これらの比
較によって複数の正の結果が与えられる場合には、メモ
リＶＩＭは、結果が正の記憶域に対応する各出力に値１
の１ビットを供給する。

【００３５】判定／コード化回路ＡＣは、これらの２進
ワードの形式の信号の各々をコード化する機能をもつ。
したがって、回路ＡＣの第一の出力は、その値が問題の
記憶域のアドレスである２進ワードＮＡを供給する。判
定／コード化回路ＡＣの第一の出力は、デマルチプレク
サＤＭＸのデータ入力と管理回路ＦＭＭの１つの入力に
接続されている。比較演算によって複数の正の結果が与
えられる場合には、回路ＡＣがそれらを例えばアドレス
の減少する順番で順次コード化する。回路ＡＣは第二の
出力を有し、当該出力は、少なくとも１つの正の結果が
存在する場合には転送制御回路ＴＣの入力および待ち行
列待機回路ＳＮＬ１,...,ＳＮＬＮの第二の共通入力に
１つの論理信号Ｃを供給し、また回路ＡＣがそれら正の
結果に対応するすべてのアドレスを供給し終わるまで当
該信号を保持する。回路ＡＣは、さらに、待ち行列待機
回路ＳＮＬ１,...,ＳＮＬＮのすべてに共通の第三の入
力に接続された第三の出力を有し、当該回路ＡＣによっ
て供給された各アドレスのために１パルスで構成される
論理信号ＱＲを当該待ち行列待機回路に供給する。

【００３６】転送制御回路ＴＣの第二の出力は、デマル
チプレクサＤＭＸの制御入力とすべての待ち行列待機回
路ＳＮＬ１,...,ＳＮＬＮに共通の第四の入力に接続さ
れている。

【００３７】マルチプレクサＭＵＸは、判定回路ＦＦＯ
１,...,ＦＦＯＮに共通の１つの出力に接続された第一
の入力、アドレス管理回路ＦＭＭの出力に接続された第
二の入力、制御装置ＣＵの出力を構成しまたメモリＦＳ
ＡＭ内の書込み／読取りアドレスの入力ａｄに接続され
た１つの出力、および制御装置ＣＵを構成するすべての
素子に制御信号を供給するシーケンサ(不図示)の１つの
出力に接続された１つの制御入力(不図示)を有する。

【００３８】デマルチプレクサＤＭＸは、それぞれ待ち
行列待機メモリＱＣ１,...,ＱＣＮの書込みアドレスの
入力ｗａに接続されたＮ個の出力を有する。待ち行列待
機メモリＱＣ１,...,ＱＣＮの各々は、問題のメモリに
対応する待ち行列待機回路ＳＮＬ１,...,ＳＮＬＮの２
つの出力にそれぞれ接続された１つの比較入力ｃｉおよ
び１つのデータ書込み入力ｗｄを有する。

【００３９】待ち行列待機回路ＳＮＬ１,...,ＳＮＬＮ
の各々は、いわゆる書き込まれた最後の番号のカウンタ
ＬＷＳＮと，いわゆる読み出された最後の番号のカウン
タＬＲＳＮと、番号管理論理回路ＳＮＭと，を有する。

【００４０】更にこれらカウンタＬＷＳＮおよびＬＲＳ
Ｎの各々は、番号管理論理回路ＳＮＭの１つの出力と１
つの入力にそれぞれ接続された１つの制御入力と１つの
出力を有する。この番号管理論理回路ＳＮＭは、それぞ
れが待ち行列待機回路の第一，第二，第三，および第四
の入力を構成する４つの入力を有し、また、それぞれが
待ち行列待機回路の２つの出力を構成する２つの出力を
有する。

【００４１】再順序づけ装置による１つのセルの処理の
３つの大きなステップを連続して検討してみる。３つの
大きなステップとは次の様な行程をいう。すなわち、 (1) セルを受け取りそれを待機セル・メモリ内で待機
させること； (2) 次に、それを見つけ、それを回収し、宛先の出力
が利用可能になりまた待機期間が切れたときにそれを待
ち行列待機メモリ内に転送すること；および、 (3) 最後に宛先の出力が利用可能になったときにそれ
を送出すること； 理解を容易にするために、まず当該再順序づけ装置は、
各セルがアドレスＯＡで表わされる単一の出力宛てに送
られるようなセルのみしか受け取らないと仮定する。

【００４２】この再順序づけ装置が１つのセルを受け取
ると、そのセルは、バッファ・メモリＢＭの中に書き込
まれ、バッファ・メモリの管理装置ＢＭＭＵは、メモリ
ＦＳＡＭのデータ入力ｄｉにそのセルの最初のサブセル
を含んだバッファ・メモリＢＭの記憶域のアドレスＦＳ
Ａを供給する。同時に、見出し処理回路ＨＰが、メモリ
ＶＩＭのデータ書込み入力ｗｄに待機中のセルの識別子
ＴＳＴＰ-ＯＡを供給する。この識別子は、その中で待
機期間が切れる時間枠を示す一時ラベルであるフィール
ドＴＳＴＰ，および当該セルの宛先の出力を指定するフ
ィールドＯＡを含んでいる。

【００４３】メモリＶＩＭおよびＦＳＡＭのアドレス管
理回路ＦＭＭは、マルチプレクサＭＵＸを介して、メモ
リＶＩＭの書込みアドレス入力ａｄとメモリＦＳＡＭの
アドレス入力ａｄに利用可能な１つのアドレスＦＡを供
給する。これにより、識別子ＴＳＴＰ-ＯＡと最初のサ
ブセルのアドレスＦＳＡは、それぞれメモリＶＩＭおよ
びＦＳＡＭの同一のアドレスに書き込まれる。１つのセ
ルの待機期間は、サブセルの周期の整数倍である。転送
制御回路ＴＣの第一の出力は、サブセルの周期のＮ分の
１の規則的な間隔で、いわゆる待ち行列待機セルの識別
子ＴＳＴＰ'-ＯＡ'を供給する。この識別子は、現行の
サブセルの周期の中で待機期間が切れるすべてのセルの
一時ラベルの値ＴＳＴＰ'およびノードの単一の出力の
アイデンテティＯＡ'で構成される。

【００４４】場合によっては、待ち行列待機セルの各識
別子が、同一の出力に送出されまたその待機期間がサブ
セルの同じ周期中に切れる複数のセルを識別することが
できる。１つのセルの待機期間が満了し切れると、当該
セルは、宛先である出力に対応する待ち行列メモリ内の
記号の形式で待ち行列に待機することが許可されるが、
有効に送出されることはまだ許可されない。

【００４５】制御回路ＴＣは、ＴＳＴＰmaxを法とする
カウンタを有する。当該カウンタは、サブセルの各周期
ごとに増分だけ増やされ、また、それが供給するＴＳＴ
Ｐ'の値が現行の一時ラベルの値から例えば切替え網Ｓ
Ｗ内の１つのセルの最大転送期間に等しい予め定められ
た遅延期間を引いた値に等しくなるように初期設定され
る。特に簡単な実施例にあっては、法ＴＳＴＰmaxの値
は、切替え網ＳＷ内の１つのセルの最大転送期間に等し
く設定される。その結果、ＴＳＴＰ'の値は現行の一時
ラベルの値ＴＳＴＰに等しくなり、同じカウンタを現行
の一時ラベル生成装置ＴＳＧためと転送制御回路ＴＣ内
のＴＳＴＰ'カウンタのために利用できることになる。

【００４６】制御回路ＴＣは第二のカウンタを有する。
各サブセル周期ごとに、当該回路は、Ｎ個のＯＡ'の値
を供給する。すなわち、制御回路ＴＣは、同一の値ＴＳ
ＴＰ'と例えば連続した１,...,Ｎに等しいＮ個の出力ア
ドレス値ＯＡ'で構成されるＮ個の待ち行列待機セルの
識別子を決定する。この出力アドレス値はこの回路ＴＣ
の第二の出力に同時に供給されて、デマルチプレクサＤ
ＭＸの制御入力およびすべての待ち行列待機回路ＳＮＬ
１,...,ＳＮＬＮに共通の第四の入力に与えられる。

【００４７】各識別子ＴＳＴＰ-ＯＡ'はメモリＶＩＭの
比較入力ｃｉに与えられ、当該メモリ内に待ち行列待機
セルのこの識別子に対応する待機セルの識別子がある場
合にはそれらの識別子が見つけられる。メモリＶＩＭに
よって行なわれる識別子ＴＳＴＰ'-ＯＡ'と当該メモリ
に含まれる識別子ＴＳＴＰ-ＯＡとの比較において正の
結果が与えられた場合には、当該メモリの幾つかの出力
に値が１の論理信号が１つ存在することになる。例え
ば、当該メモリのアドレスＡＡ1，ＡＡ2，ＡＡ3に対応
する出力が、各々、待ち行列待機セルの識別子ＴＳＴ
Ｐ'-ＯＡ'の値をもつ待機セルの識別子ＴＳＴＰ-ＯＡを
含むこれらアドレスを示す１つの信号を供給する。

【００４８】判定／コード化回路ＡＣは、これらの信号
を受信して、まず１つのＡＡ1の値をもつ２進ワードＮ
ＡをデマルチプレクサＤＭＸのデータ入力とアドレス管
理回路ＦＭＭの入力へ供給する。当該回路は更に、論理
信号Ｃを転送制御回路ＴＣへ供給して少なくとも１つの
セルが見つかったことを示し、また、論理信号ＱＲを待
ち行列待機回路ＳＮＬ１,...,ＳＮＬＮに供給してこれ
らの回路に見つかったセルを待ち行列待機させることを
要求する。アドレスＯＡ'は、見つかったセルの宛先出
力に対応する待ち行列待機回路以外は有効にしない形
で、同時に待ち行列待機回路ＳＮＬ１,...,ＳＮＬＮに
供給される。加えて、アドレスＯＡ'は、デマルチプレ
クサＤＭＸを制御して、アドレスＮＡを見つかったセル
の宛先出力に対応する待ち行列メモリにのみ伝送させる
ようにする。

【００４９】次に、この判定／コード化回路ＡＣは、信
号Ｃを維持しまた待ち行列待機を要求する信号ＱＲを更
新し、値ＡＡ2をもつアドレスＮＡを供給する。最後
に、この判定／コード化回路ＡＣは、信号Ｃを維持しま
た信号ＱＲを更新して、値ＡＡ3に等しいアドレスＮＡ
を供給し、改めて待ち行列待機を要求する。最後に、こ
の回路ＡＣは信号Ｃを取り消して、回路ＴＣに対して見
つかったすべてのセルを待ち行列に待機させたこと、ま
た、したがって出力のアドレス値ＯＡ'をある増分だけ
増やすことができることを示す。Ｎ個の出力のアドレス
値ＯＡ'のために行なわれるこれらすべての待ち行列に
待機させる作業は、現行の一時ラベルＴＳＴＰの値をあ
る増分だけ増やすのと同じリズムで、ＴＳＴＰ'の値を
ある増分だけ増やすことができるように設定し、サブセ
ルの一周期の持続期間中に行なう必要がある。

【００５０】１つのセルを待ち行列に待機させる都度
に、メモリＶＩＭ内でその識別子ＴＳＴＰ-ＯＡが占め
る記憶域は、再利用が可能となる。メモリＶＩＭおよび
ＦＳＡＭのアドレス管理回路ＦＭＭがアドレスＮＡの各
々の値を受け取って利用可能なアドレスとして記憶する
のはこの理由のためである。

【００５１】番号管理回路ＳＮＭの１つは、その有効な
アドレスである１つの出力アドレスＯＡ'によって有効
化されて論理信号Ｃを受け取る間に、書き込まれた最後
の番号のカウンタＬＷＳＮの内容を１単位(ユニット)だ
け増やしてそれを読み取る。次に、当該回路ＳＮＭは、
その内容の値ＳＮを、出力アドレスＯＡ'に対応する待
ち行列メモリＱＣ１,...,ＱＣＮ内のアドレスＮＡに書
き込む。信号ＱＲの各パルスは、同じ待ち行列メモリ内
への１つのＮＡの値の書込みを制御する。

【００５２】アドレスＮＡが連続する値ＡＡ1，ＡＡ2，
ＡＡ3をとる例では、順序数ＳＮｉが出力アドレスＯＡ'
に対応する待ち行列メモリ内のアドレスＡＡ1に書き込
まれる。次に、これらの作業が次のアドレスＡＡ2を処
理するために繰り返される。つまり、同じ順序数ＳＮｉ
が同じ待ち行列メモリ内のアドレスＡＡ2に書き込まれ
る。同様にして、これらの作業が次のアドレスＡＡ3を
処理するためにも繰り返される。すなわち、同じ序数Ｓ
Ｎｉが同じ待ち行列メモリ内のアドレスＡＡ3に書き込
まれる。

【００５３】待ち行列に待機させるセルがない場合に
は、回路ＡＣは、信号Ｃも信号ＱＲも供給しない。回路
ＡＣによって供給されるアドレスＮＡの値は０である
が、それはなにも意味しない値である。したがって、正
の結果を示す信号Ｃも，待ち行列待機要求の信号ＱＲも
存在しないので、この値は考慮されない。

【００５４】ここで、１つのセルの宛先出力が利用可能
である場合の当該セルの送出を検討してみると次のよう
な行程をたどる。すなわち、出力が利用可能である出力
回路ＯＵ１,...,ＯＵＮは、バスＲＱＢへ１つのメッセ
ージを送出する。信号ＩＤＬは、利用可能な出力に対応
する待ち行列待機回路ＳＮＬ１,...,ＳＮＬＮに達す
る。この信号ＩＤＬは、番号管理回路ＳＮＭを制御し
て、読み取られた最後の番号カウンタＬＲＳＮの内容を
１単位だけ増やしてそれを読み取る。この内容は、利用
可能な出力に対応する待ち行列待機メモリＱＣ１,...,
ＱＣＮ内で探される番号ＳＮ'を構成する。この番号Ｓ
Ｎ'が均一に増やされることによって、セルが待ち行列
待機の瞬間に付けられた番号の順序、すなわちノードが
セルを受け取る経時的順序であるＴＳＴＰ'の値によっ
て決定される順序で回収されることが保証される。

【００５５】この番号ＳＮ'は、当該待ち行列待機メモ
リの比較入力ｃｉに供給される。このメモリは、探され
た番号ＳＮ'と同じ番号を含んだ当該メモリの記憶域が
１つ存在するかあるいは複数存在するかに応じて、その
１つまたは複数の出力に１つの論理信号を供給する。問
題のメモリに接続された判定回路ＦＦＯ１,...,ＦＦＯ
Ｎは、その値が信号を供給する当該メモリの出力の各々
の列に連続的に等しい１つの２進ワードを供給する。こ
れらの列の値は、探された番号を含んだ待ち行列メモリ
の記憶域のアドレスＮＡ'を表わす。これらのアドレス
ＮＡ'は、例えば列の数が減少する順番で連続的に復元
される。

【００５６】複数のセルが同じ一時ラベルをもつ場合に
は、それらのセルの送出の順序をどのように決めたとし
ても不都合はないので、同一の順序番号ＳＮを付けて待
ち行列に待機させられる。

【００５７】上述の説明の実施形態は、カウンタＬＷＳ
ＮおよびＬＲＳＮが、与えられた待ち行列メモリ内に置
かれた各セルに異なる順序番号が付けられる場合より少
ない記憶容量しか必要としないという効果を有する。

【００５８】例えば、探された番号がＳＮｉであり、こ
の番号が当該メモリ内の３つのアドレスＡＡ1，ＡＡ2，
ＡＡ3に記憶されているとすると、判定回路はマルチプ
レクサＭＵＸの第一の入力にアドレスＮＡ'の値ＡＡ1，
ＡＡ2，ＡＡ3を連続的に供給する。当該マルチプレクサ
はこれらのアドレスをメモリＦＳＡＭに伝送し、そこに
最初のサブセルのアドレスＦＳＡ'の３つの値を連続的
に読み込む。アドレスＦＳＡ'の各値は、バスＲＱＢを
介して利用可能な１つの出力を示す信号ＩＤＬを含むメ
ッセージを送出した出力回路ＯＬ１,...,ＯＬＮへ伝送
される。その出力回路は、最初のセルのこれらのアドレ
ス値ＦＳＡ'をバスＴＤＭ２を介してバッファ・メモリ
ＢＭの管理装置ＢＭＭＵへ再伝送し、当該バッファ・メ
モリ内に３つのアドレス値ＦＳＡ'に対応する３つのセ
ルのすべてのサブセルを読み込む。次に、これらのサブ
セルは、バスＴＤＭ２を介してその出力回路へ伝送さ
れ、当該回路によってその出力へ送出される。

【００５９】以上の実施例の機能を若干改良すれば、例
えば、１つのセルを複数の出力へ分配できるように構成
することができる。単一の出力アドレスＯＡは、ノード
の出力の番号Ｎに等しいビット数を有する２進ワードＯ
Ｍによって置換される。例えば、セルの各宛先出力は値
１によって示され、宛先でない各出力は値０で示され
る。待機セル・メモリＶＩＭは、識別子ＴＳＴＰ-ＯＡ
の代わりに待機セルの識別子ＴＳＴＰ-ＯＭを記憶す
る。

【００６０】メモリＶＩＭは１つの比較入力ｃｉを有す
るが、比較がフィールドＴＳＴＰ'とＯＭ'内の０でない
単一のビットを対象とするために、当該メモリの機能は
前に説明したメモリＶＩＭとは若干異なる。ＯＭ'内の
他のＮ−１個のビットと,記憶された識別子ＴＳＴＰ-Ｏ
ＭのフィールドＯＭ内の対応する他のＮ−１個のビット
は、比較する必要がない。各ワードＴＳＴＰ-ＯＭ内の
各フィールドＯＭのビットは、識別子ＴＳＴＰ'-ＯＭ'
とメモリＶＩＭ内に記憶された待機セルの各識別子ＴＳ
ＴＰ-ＯＭとの比較を行なう前にＴＳＴＰ'-ＯＭ'のフィ
ールドＯＭ'のビットでマスクする必要がある。

【００６１】転送制御回路ＴＣは、待ち行列待機セルの
識別子ＴＳＴＰ'-ＯＭ'を供給するために修正される。
この識別子の中でフィールドＴＳＴＰ'はやはり待機期
間が満了し切れるタイムスロット(時間枠)のアイデンテ
ティ(ＩＤ)であるが、ＯＭ'はＮビットのワードであ
り、これらＮビット中の単一のビットのみが値１をもっ
ている。このビット列は単一の出力を指定し、回路ＴＣ
はその出力のために待ち行列待機セルを探す。

【００６２】回路ＴＣは、フィールドＴＳＴＰ'を構成
するためにＴＳＴＰmaxを法として０からＴＳＴＰmaxま
でのすべての値を連続的に供給する１つのカウンタ、お
よびフィールドＯＭ'を構成するためにＴＳＴＰ'の各値
ごとにＮ個の次のような値を連続的に供給するデコーダ
に接続される１つのカウンタを有する。

【００６３】 ００００ ．．．０００１ ００００ ．．．００１０ ００００ ．．．０１００ ．．．．．．．．．．． １０００ ．．．００００ ただし、再順序づけ装置の残りの要素は修正されない。

【００６４】例えば、Ｎ＝８の出力が存在し、一時ラベ
ルＴＳＴＰ0が付けられたサブセルの同一の周期内に待
機期間が切れる２つのセルが存在し、第一のセルは第一
と第五の出力を宛先とし、第二のセルは第三と第五の出
力を宛先とする場合を考慮する。これらのセルの待機期
間が切れると、転送制御回路ＴＣが、次の様な値をもつ
待ち行列待機セルの８個の識別子ＴＳＴＰ'-ＯＭ'の列
を供給する。

【００６５】 ＴＳＴＰ0 −００００ ．．．０００１ ＴＳＴＰ0 −００００ ．．．００１０ ＴＳＴＰ0 −００００ ．．．０１００ ．．．．．．．．．．．．．．．．． ＴＳＴＰ0 −１０００ ．．．００００ この例では、回路ＡＣは連続的にそれぞれ次の値を供給
する。すなわち、 １） 正の結果を示す信号Ｃと待ち行列待機要求信号Ｑ
Ｒの付いた第一のセルに対応するアドレスＮＡの値ＡＤ
１、 ２） 信号Ｃと信号ＱＲのないアドレスＮＡの値０、 ３） 信号Ｃと信号ＱＲの付いた第二のセルに対応する
アドレスＮＡの値ＡＤ２、 ４） 信号Ｃと信号ＱＲのないアドレスＮＡの値０、 ５） 信号パルスＱＲの付いた第一のセルに対応するア
ドレスＮＡの値ＡＤ１；それに続く他の信号パルスＱＲ
の付いた第二のセルに対応するアドレスＮＡの値ＡＤ
２；および共通の信号Ｃ、 ６,７,８） ０でなくまた信号ＱＲの信号Ｃも付かない
アドレスＮＡの連続する３つの値。

【００６６】この例では、２つのセルを待ち行列に待機
させるために、単一の順序番号が第五の出力に対応する
待ち行列待機メモリの中に書き込まれる。

【００６７】但し、すべての宛先出力の待ち行列メモリ
の中で１つのセルが待ち行列に待機させられていない限
り、メモリＶＩＭおよびＦＳＡの１つの記憶域は再利用
されてはならない。識別子ＴＳＴＰ'-ＯＭ'のフィール
ドＯＭ'のすべての値の走査は、サブセルの一周期の中
で行なわれ、その結果、その次の周期から、回路ＡＣに
よって供給されたすべてのアドレスＮＡは、アドレス管
理回路ＦＭＭが再利用が可能にすることができるように
なる。

【００６８】本発明に基づく装置は、固定長のセルおよ
び各々が固定長をもつ変数のサブセルを有するセルに適
用することが可能である。セルのあらゆる順序の狂いお
よびセルのあらゆる紛失を避けるためには、順序番号数
ＳＮおよびＳＮ'を供給するカウンタＬＷＳＮおよびＬ
ＲＳＮの容量を、１つのセルがもつことのできるサブセ
ルの最大数に切替え網ＳＷ内での最大通過時間に対応す
るサブセルの周期数を加えた値より大きく設定すること
が必要となる。

【００６９】また、あらゆる順序の狂いは回避するが、
若干のセルの紛失が発生する場合があることを許容する
ように運用する場合には、上述の条件は満たさなくても
よい。但しその場合には、カウンタＬＷＲＮに対するカ
ウンタＬＷＳＮのあらゆる超過分(オーバフロー)を検出
し、ある待ち行列メモリが満杯の時には新しいセルが待
ち行列待機となるのを阻止し、最も古いセルを保持し最
も新しいセルを失うことで常にセルが正しい順序で復元
されるように調整する必要はあろう。

【００７０】本発明を実施する１つのバリエーションと
しては、網ＳＷに入る各セルに一時ラベルＴＳＴＰを割
り当てる代わりに、網ＳＷを出る各セルに割り当てるこ
とも可能である。この場合には、一時ラベル生成装置Ｔ
ＳＧは、若干異なる動作となる。当該装置はやはり、サ
ブセルの一周期に等しい一定期間のタイムスロットを定
義するクロックとＴＳＴＰmaxを法とするカウンタを有
するが、更には、網ＳＮを通過する各セルの通過時間を
見積るための回路，カウンタの読みからその見積りを差
し引くための回路，およびその結果に各セルが蒙らなけ
ればならない遅延の合計時間を加算するための回路を有
する構成となってもよい。この計算の結果が、当該セル
の待機期間が満了して切れるタイムスロット(時間枠)を
示すラベルの値ＴＳＴＰとなる。この値は、既に説明し
た網ＳＷに入るときに割り当てられるラベル値ＴＳＴＰ
とまったく同様にして用いることができる。なお、これ
らの各回路の変形実施の詳細は、当該技術分野に熟達し
た当業者の能力の範囲内にあるので説明は省略する。

【００７１】各セルの持続期間が少なくともサブセルの
一周期に等しいため、時間の単位は、サブセルの周期に
等しくとることが好ましいが、それより小さい時間の単
位を用いることも可能である。

【００７２】また、非同期伝送モードを有する電気通信
網に適用できる。

【図面の簡単な説明】

【図１】 セル切替えシステムのノードを構成するため
に切替え網に接続される本発明に基づく再順序づけ装置
の一実施例を表わすブロック図。

【図２】 当該実施例のより詳細なブロック図。

【符号の説明】 RU…再順序付け装置， TSG…一時ラベル生成部， BM…
バッファ・メモリ，FSAM…アドレス・メモリ，CU…制御
装置， LM…リンク・メモリ， VIM…待ち行列メモリ，
TC,AC…待機セル・メモリのアドレス供給部， LWSN,LRS
N…順序番号の供給カウンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール − ポール・フランソア・モー リス・マリー・ゲベル ベルギー国、ビー − 2650 エデジェ ム、リッダー・ジェラルディラーン 53

Claims (4)

【特許請求の範囲】
1. 【請求項１】 セル切替えシステムのノードのための再
   順序づけ装置(RU)において、前記セルの各々は固定長の
   可変数個のサブセルで構成され、前記ノードは、第一の
   可変の遅延で前記セルを伝送する切替え網(SW)を有し、
   同一な前記セルのすべての前記サブセルは同一の第一の
   遅延を生じ、 前記再順序づけ装置(RU)は、 前記切替え網を通過して伝送されたすべての前記セルを
   記憶した後、前記セルの各々にとって前記第一遅延と所
   定の第二の遅延との合計がすべての前記セルに関し実質
   的に等しい所定の値にほぼ等しくなるように、前記第二
   遅延を構成する所定の待機期間が経過した後に、それら
   前記セルを前記再順序づけ装置の少なくとも１つの出力
   に送出するための順序づけ制御手段を具備し、 前記順序づけ制御手段は、 前記再順序づけ装置により受け取られた各々の前記セル
   のすべてのサブセルを記憶するためのバッファ・メモリ
   (BM)と、 各々のセルの第一のサブセルを含む前記バッファ・メモ
   リのアドレス(FSA)を記憶するためのアドレス・メモリ
   (FSAM)と、 １つのセルの第一のサブセルを含む前記アドレス・メモ
   リ内のアドレス(FSA')を、前記セルの前記第一サブセル
   の待機期間が満了した時および前記セルを送出すべき出
   力が利用可能となった時に探し出すための探索手段(TS
   G,IC1,...,ICM,CU)と、を含み、 １つのセルの第一のサブセルを含む前記バッファ・メモ
   リの前記アドレス(FSA')を探し出す前記探索手段は、 前記バッファ・メモリ(BM)内にセルが記憶されている時
   に、待機していることを示す待機セル識別子(TSTP-OA)
   を記憶するためにその内容によりアクセス可能な待機セ
   ル・メモリ(VIM)であり； 前記待機セル識別子は、ア
   ドレス・メモリ内で第一のサブセルのアドレスが記憶さ
   れているアドレスと同じアドレス(FA)に記憶され； 且
   つ、前記待機セル識別子は、前記セルの待機期間が満了
   するタイムスロットのタイムラベル(TSTP)および前記セ
   ルが送出されるべき少なくとも１つの出力のアイデンテ
   ティ(OA;OM)を含んでいることを特徴とし、 各々の前記セルの待機期間が満了した時に前記待機セル
   ・メモリ(VIM)内で前記セルの識別子(TSTP-OA)を見つ
   け、見つかった各々の前記識別子のために,見つかった
   前記識別子を含む前記待機セル・メモリ(VIM)のアドレ
   ス(NA)を供給するための供給手段(TC,AC)と、 それぞれが前記ノードの出力に接続され、該当するメモ
   リに接続された出力を宛先とする各々の前記セル用に１
   つの順序(シークエンス)番号を記憶するためその内容に基づい
   てアクセス可能な待ち行列メモリ(QC1,...,QCN)と、 前記待ち行列メモリ内の各セルの待機期間が満了する時
   に前記セルの識別子を見つけるための前記供給手段(TC,
   AC)によって供給されるアドレス(NA)に１つの順序番号
   を決定して行列メモリに書き込むための順番決定手段(D
   MX, SNL1,...,SNLN)と、 １つの前記出力が利用可能になる時に、前記待ち行列メ
   モリ内に記憶された各番号(SN')を昇順で見つけ、見つ
   けられた番号(SN')を含む前記待ち行列メモリのアドレ
   ス(NA')を復元するための復元手段(SNL1,...,SNLN, FFO
   1,...,FFON)と、 前記アドレス・メモリ(FSAM)内の最初のサブセルのアド
   レス(FSA')を各々の番号を見つけるための前記復元手段
   (SNL1,...,SNLN, LRSN)によって復元されたアドレスを
   読むための読取り手段(MUX)と、を具備することを特徴
   とする再順序づけ装置。
2. 【請求項２】 前記待機セル・メモリ(VIM)内で各セル
   の待機期間が満了する時に前記セルの識別子(TSTP-OA)
   を見つけ、見つけられた前記識別子の各々のために見つ
   かった前記識別子を含む前記待機セル・メモリ(VIM)の
   各アドレス(NA)を供給するための前記供給手段(TC,AC)
   は、 満了する１つの待機期間に対応する各タイムスロット
   (時間枠)毎に、前記待機セル・メモリ(VIM)の比較入力
   に、各々が現行のタイムスロットのアイデンテティであ
   るタイムラベル(TSTP')と前記ノードの単一の出力のア
   イデンテティ(OA')で成り、前記順序番号が前記ノード
   のすべての前記出力の前記アイデンテティ(OA')によっ
   て成り送出されるセルの識別子の順番(TSTP'-OA')を供
   給するための手段(TC)と、 見つけられた１つの前記識別子を含む前記待機セル・メ
   モリ(VIM)の前記アドレス(NA)の各々を連続的に供給す
   るために前記待機セル・メモリの出力に接続された手段
   (AC)と、を具備することを特徴とする請求項１に記載の
   装置。
3. 【請求項３】 １つの順序番号(SN)を決定して前記待ち
   行列メモリ(QC1,...,QCN)内に書き込む前記順序づけ制
   御手段は、 前記ノードの各出力ごとに、少なくとも１つの待機セル
   の識別子が前記待機セル・メモリ(VIM)内で見つけられ
   た時に、与えられたタイムスロット(時間枠)と与えられ
   た出力のために、１単位(ユニット)分だけ増やされる１つの
   順序番号(SN)を供給するカウンタ(LWSN)を有することを
   特徴とする、請求項１に記載の装置。
4. 【請求項４】 記憶された番号(SN')の各々を昇順で見
   つける前記順序づけ制御手段は、 前記ノードの各出力ごとに、前記の出力が利用可能にな
   った時に一単位(ユニット)分だけ増やされ見つかるべき順序
   番号数(SN')を供給するカウンタ(LRSN)を含み、 前記の見つかるべき順序番号(SN')は、前記出力に接続
   された前記待ち行列メモリ(QC1,...,QCN)の１つの比較
   入力に適用されることを特徴とする、請求項１に記載の
   装置。