JPH0779162B2 - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH0779162B2 JPH0779162B2 JP63130878A JP13087888A JPH0779162B2 JP H0779162 B2 JPH0779162 B2 JP H0779162B2 JP 63130878 A JP63130878 A JP 63130878A JP 13087888 A JP13087888 A JP 13087888A JP H0779162 B2 JPH0779162 B2 JP H0779162B2
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、並列に入力された電荷を直列に振り分けて出
力する電荷結合素子（以下CCDという）に関するもので
ある。
力する電荷結合素子（以下CCDという）に関するもので
ある。
近年、アナログメモリ，固体撮像素子，遅延線などにCD
Dを用いたものが盛んに開発されている。これらの素子
は、小さなチツプ上にいかに多くの段数を持つたCDDを
組み込むかが設計上の課題であり、特に転送する電荷を
並列に入力して直列に出力する。いわゆるパラレルシリ
アル変換部の構造が高集積化にあたつての問題点となつ
ていた。この問題を解決するために最近、直列転送用CC
D（以下シリアルCCDという）を複数本設け、シリアルCC
Dのピツチを緩和し高集積化を図つた構造が提案されて
いる。第８図はこの構造をインターライン転送方式固体
撮像素子に適用したCCDの平面図である。一般に固体撮
像素子では、シリアルCCDを水平CCD、パラレル転送用CC
Dを垂直CCDと呼ぶので以下の説明においてはこの名称を
用いる。また、CCDの種類は全て埋め込みチヤネル型と
する。図において、１は２次元状に配列されたフオトダ
イオード、２は垂直CCDチヤネル３にフオトダイオード
１から電荷を転送するための転送ゲート、４は垂直CCD
チヤネル３の最終電極であり、端子φVLに接続されてい
る。垂直CCDチヤネル３には最終電極４以外に転送電極
が設けられているがこの図では省略している。５は第１
の水平チヤネルにあたる水平CCDチヤネル、６は第２の
水平チヤネルにあたる水平CCDチヤネル、７〜10は水平C
CDの転送電極であり、電極7,8、電極9,10は各々端子H1,
H2に接続されている。また、電極8,10下のポテンシヤル
は電極7,9のそれより浅く設定されており、この水平CCD
チヤネル5,6はいわゆる２相駆動方式のCCDを形成してい
る。11は水平CCDチヤネル５から水平CCDチヤネル６への
電荷転送を制御するための制御ゲート電極、15は制御ゲ
ート電極11下層の転送チヤネルを示している。なお、制
御ゲート電極11は端子HTに接続されている。第８図に示
した固体撮像素子の例では垂直CCDチヤネル３から転送
されてきた電荷を１列おきに水平CCDチヤネル5,6に振り
分けることにより、水平CCDのピツチPcを画素ピツチPx
の２倍とし、画素数増加にともなう水平CCDピツチの減
少を緩和している。
Dを用いたものが盛んに開発されている。これらの素子
は、小さなチツプ上にいかに多くの段数を持つたCDDを
組み込むかが設計上の課題であり、特に転送する電荷を
並列に入力して直列に出力する。いわゆるパラレルシリ
アル変換部の構造が高集積化にあたつての問題点となつ
ていた。この問題を解決するために最近、直列転送用CC
D（以下シリアルCCDという）を複数本設け、シリアルCC
Dのピツチを緩和し高集積化を図つた構造が提案されて
いる。第８図はこの構造をインターライン転送方式固体
撮像素子に適用したCCDの平面図である。一般に固体撮
像素子では、シリアルCCDを水平CCD、パラレル転送用CC
Dを垂直CCDと呼ぶので以下の説明においてはこの名称を
用いる。また、CCDの種類は全て埋め込みチヤネル型と
する。図において、１は２次元状に配列されたフオトダ
イオード、２は垂直CCDチヤネル３にフオトダイオード
１から電荷を転送するための転送ゲート、４は垂直CCD
チヤネル３の最終電極であり、端子φVLに接続されてい
る。垂直CCDチヤネル３には最終電極４以外に転送電極
が設けられているがこの図では省略している。５は第１
の水平チヤネルにあたる水平CCDチヤネル、６は第２の
水平チヤネルにあたる水平CCDチヤネル、７〜10は水平C
CDの転送電極であり、電極7,8、電極9,10は各々端子H1,
H2に接続されている。また、電極8,10下のポテンシヤル
は電極7,9のそれより浅く設定されており、この水平CCD
チヤネル5,6はいわゆる２相駆動方式のCCDを形成してい
る。11は水平CCDチヤネル５から水平CCDチヤネル６への
電荷転送を制御するための制御ゲート電極、15は制御ゲ
ート電極11下層の転送チヤネルを示している。なお、制
御ゲート電極11は端子HTに接続されている。第８図に示
した固体撮像素子の例では垂直CCDチヤネル３から転送
されてきた電荷を１列おきに水平CCDチヤネル5,6に振り
分けることにより、水平CCDのピツチPcを画素ピツチPx
の２倍とし、画素数増加にともなう水平CCDピツチの減
少を緩和している。
次にこの電荷の振り分け動作を第９図及び第10図を用い
て説明する。第９図は電荷の振り分け時に第８図の各端
子に印加するクロツクパルスのタイムチヤートを示した
もので、同図（ａ）〜（ｄ）のパルスは各々端子φVL,H
1,HT,H2に印加される。また、第10図は第８図のＸ−Ｘ
断面の各時刻におけるポテンシヤルの変化と信号電荷
（図中斜線で表示）の動きとを模式的に示した説明図で
ある。
て説明する。第９図は電荷の振り分け時に第８図の各端
子に印加するクロツクパルスのタイムチヤートを示した
もので、同図（ａ）〜（ｄ）のパルスは各々端子φVL,H
1,HT,H2に印加される。また、第10図は第８図のＸ−Ｘ
断面の各時刻におけるポテンシヤルの変化と信号電荷
（図中斜線で表示）の動きとを模式的に示した説明図で
ある。
さて、時刻t1において各端子φVL,H1,H2に印加されたク
ロツクパルスは全て「Ｈ」レベルとなり、垂直CCDチヤ
ネル３から水平CCDチヤネル５の電極7,9下に電荷が転送
される。これらの電荷は、電極8,10で形成されるポテン
シヤルバリアのため、水平CCDチヤネル５の中で分離状
態となる。次に、時刻t2になると端子HTが「Ｈ」レベル
となり、水平CCDチヤネル５の電極９に転送された電荷
が制御ゲート電極11下の転送チヤネル15に転送される。
続いて、時刻t3には端子H1,H2が「Ｌ」レベルとなり、
この電荷が制御ゲート電極11下に保持される。そして、
時刻t4になると再び端子H1が「Ｈ」レベルとなり、制御
ゲート11下の転送チヤネル15内の電荷は水平CCDチヤネ
ル６の電極７下に転送され、時刻t5にはその転送が完了
する。この間、水平CCDチヤネル５の電極７下に転送さ
れた電荷は、その場所から移動しない。
ロツクパルスは全て「Ｈ」レベルとなり、垂直CCDチヤ
ネル３から水平CCDチヤネル５の電極7,9下に電荷が転送
される。これらの電荷は、電極8,10で形成されるポテン
シヤルバリアのため、水平CCDチヤネル５の中で分離状
態となる。次に、時刻t2になると端子HTが「Ｈ」レベル
となり、水平CCDチヤネル５の電極９に転送された電荷
が制御ゲート電極11下の転送チヤネル15に転送される。
続いて、時刻t3には端子H1,H2が「Ｌ」レベルとなり、
この電荷が制御ゲート電極11下に保持される。そして、
時刻t4になると再び端子H1が「Ｈ」レベルとなり、制御
ゲート11下の転送チヤネル15内の電荷は水平CCDチヤネ
ル６の電極７下に転送され、時刻t5にはその転送が完了
する。この間、水平CCDチヤネル５の電極７下に転送さ
れた電荷は、その場所から移動しない。
このように、垂直CCDチヤネル３から転送されてくる電
極を１列おきに水平CCDチヤネル5,6の電極７下へ振り分
けることができる。
極を１列おきに水平CCDチヤネル5,6の電極７下へ振り分
けることができる。
なお、転送が完了した電荷は、時刻t6以降に水平CCDチ
ヤネル5,6の電極に印加される２相クロツクにより、第
８図に示す水平CCDチヤネル5,6を左方向に転送され出力
部（図示せず）から出力される。
ヤネル5,6の電極に印加される２相クロツクにより、第
８図に示す水平CCDチヤネル5,6を左方向に転送され出力
部（図示せず）から出力される。
従来、第８図に示す電極７〜11を形成する手順は次のよ
うに行なわれていた。即ち、制御ゲート電極11を形成
し、その後電極7,9を形成する。次に、水平CCDチヤネル
5,6におけるチヤネル領域内にポテンシヤルを浅く設定
するためのイオン注入を電極7,9に対しセルフアライン
で行なう。そして、最後に電極8,10を形成する。従つ
て、制御ゲート電極11、電極7,9、電極8,10、における
３層電極構造となつていた。このため、制御ゲート電極
11と電極７〜10とが直交する領域では電極相互の段差が
大きくなり電極の断線及び電極間のショート等の不良が
発生し、電極７〜10の形成時にCCDの歩留りを下げる要
因となつていた。
うに行なわれていた。即ち、制御ゲート電極11を形成
し、その後電極7,9を形成する。次に、水平CCDチヤネル
5,6におけるチヤネル領域内にポテンシヤルを浅く設定
するためのイオン注入を電極7,9に対しセルフアライン
で行なう。そして、最後に電極8,10を形成する。従つ
て、制御ゲート電極11、電極7,9、電極8,10、における
３層電極構造となつていた。このため、制御ゲート電極
11と電極７〜10とが直交する領域では電極相互の段差が
大きくなり電極の断線及び電極間のショート等の不良が
発生し、電極７〜10の形成時にCCDの歩留りを下げる要
因となつていた。
本発明は、上記のような欠点を解消するためになされた
もので、制御ゲート電極11を省き、２層電極構造で水平
CCD間での電荷を振り分けを可能とするCCDを得ることを
目的とする。
もので、制御ゲート電極11を省き、２層電極構造で水平
CCD間での電荷を振り分けを可能とするCCDを得ることを
目的とする。
本発明にかかるCCDは、２つに分けた第１と第２の水平
チャネルを接続し、それらのピニングポテンシャルより
深く、かつ、その転送方向に沿って転送電荷に対するポ
テンシャルが深くなるように形成された転送チャネル
と、この転送チャネル上層に形成された半導体基板と同
一導電形及び同一電位の不純物層とを備えている。
チャネルを接続し、それらのピニングポテンシャルより
深く、かつ、その転送方向に沿って転送電荷に対するポ
テンシャルが深くなるように形成された転送チャネル
と、この転送チャネル上層に形成された半導体基板と同
一導電形及び同一電位の不純物層とを備えている。
転送チヤネルは、その上層に形成された不純物層により
ピンニングポテンシヤルを形成し、電荷が第１水平チヤ
ネルから第２水平チヤネルへ転送するのを制御する。
ピンニングポテンシヤルを形成し、電荷が第１水平チヤ
ネルから第２水平チヤネルへ転送するのを制御する。
本発明の実施例を述べる前に表面チヤネルピンニングに
ついて説明する。第５図（ａ），（ｂ）はゲート電極に
印加する電圧と埋め込みチヤネル型CCD（以下、BCCDと
いう）の深さ方向のバンドの関係を示した説明図であ
る。また、第６図はゲート電圧と第５図のバンドが示す
ポテンシヤルの極小点との関係を示した特性図である。
ついて説明する。第５図（ａ），（ｂ）はゲート電極に
印加する電圧と埋め込みチヤネル型CCD（以下、BCCDと
いう）の深さ方向のバンドの関係を示した説明図であ
る。また、第６図はゲート電圧と第５図のバンドが示す
ポテンシヤルの極小点との関係を示した特性図である。
さて、表面チヤネルピンニングはBCCDに見られる特徴的
な現象である。BCCDは空乏化した埋込チヤネル層に作ら
れるポテンシヤル分布をゲート電極に印加するクロツク
パルスにより変化させ、それによつて多数キヤリアを転
送する素子である。第５図（ａ）はゲート電極に加える
電圧VGが０の場合のBCCDの深さ方向のバンドを示してい
る。ECおよびEVはそれぞれ伝導帯，価電子帯の端を示し
ており、EFPはＰ形シリコン基板のフエルミ準位を示し
ており、基板は接地しているためこの値は0Vに相当す
る。なお、ハツチング部は電子の存在する領域を示して
いる。BCCDの埋込チヤネル層は外部から完全に空乏化さ
れておりこの部分に存在するドナー形固定電荷によりバ
ンドは下方に曲げられてポテンシヤルの極小点Ψminoが
生じる。この極小値はゲート電圧VGに依存し、この依存
性をグラフに示したのが第６図に示した直線である。ゲ
ート電圧VGを増せばこの極小値は増すが、ゲート電圧VG
に負電圧を印加していくとあるゲート電圧VP以下ではポ
テンシヤル極小値Ψminpから変化しなくなる。これはゲ
ート電圧VGを負にもつていくと、ある電圧で第５図
（ｂ）で示したように酸化膜と埋込チヤネル界面におけ
る埋込チヤネルの価電子帯の位置がＰ形基板中のそれと
等しくなるためである。したがつて、これ以上ゲートに
負電圧を印加してバンドを上方に曲げようとしても、埋
込チヤネルと酸化膜界面にはBCCD周辺に存在するＰ形基
板と同電位のチヤネルストツプ層から正孔が補給され、
バンドの曲がりは固定される。これが表面チヤネルピン
ニングといわれる現象である。
な現象である。BCCDは空乏化した埋込チヤネル層に作ら
れるポテンシヤル分布をゲート電極に印加するクロツク
パルスにより変化させ、それによつて多数キヤリアを転
送する素子である。第５図（ａ）はゲート電極に加える
電圧VGが０の場合のBCCDの深さ方向のバンドを示してい
る。ECおよびEVはそれぞれ伝導帯，価電子帯の端を示し
ており、EFPはＰ形シリコン基板のフエルミ準位を示し
ており、基板は接地しているためこの値は0Vに相当す
る。なお、ハツチング部は電子の存在する領域を示して
いる。BCCDの埋込チヤネル層は外部から完全に空乏化さ
れておりこの部分に存在するドナー形固定電荷によりバ
ンドは下方に曲げられてポテンシヤルの極小点Ψminoが
生じる。この極小値はゲート電圧VGに依存し、この依存
性をグラフに示したのが第６図に示した直線である。ゲ
ート電圧VGを増せばこの極小値は増すが、ゲート電圧VG
に負電圧を印加していくとあるゲート電圧VP以下ではポ
テンシヤル極小値Ψminpから変化しなくなる。これはゲ
ート電圧VGを負にもつていくと、ある電圧で第５図
（ｂ）で示したように酸化膜と埋込チヤネル界面におけ
る埋込チヤネルの価電子帯の位置がＰ形基板中のそれと
等しくなるためである。したがつて、これ以上ゲートに
負電圧を印加してバンドを上方に曲げようとしても、埋
込チヤネルと酸化膜界面にはBCCD周辺に存在するＰ形基
板と同電位のチヤネルストツプ層から正孔が補給され、
バンドの曲がりは固定される。これが表面チヤネルピン
ニングといわれる現象である。
表面チヤネルピンニングは埋込チヤネルのゲート電極側
の端が基板電位に固定されるために生じる現象であるか
ら、ゲート電極に負電圧を印加しなくてもＮ形埋込チヤ
ネル層の表面にＰ形層を設け、この電位をＰ形基板と同
電位にすることにより同じ現象を実現できる。すなわ
ち、このようにするとゲート電位にかかわりなく、バン
ドの曲がりは固定されているためゲート電極は不要とな
るのである。
の端が基板電位に固定されるために生じる現象であるか
ら、ゲート電極に負電圧を印加しなくてもＮ形埋込チヤ
ネル層の表面にＰ形層を設け、この電位をＰ形基板と同
電位にすることにより同じ現象を実現できる。すなわ
ち、このようにするとゲート電位にかかわりなく、バン
ドの曲がりは固定されているためゲート電極は不要とな
るのである。
第７図はBCCDの電荷転送方向と垂直な方向での概略断面
図である。Ｎ形埋込チヤネル層22の周囲には信号電荷を
埋込チヤネル内に閉込めるためのチヤネルストツプ領域
23が形成される。チヤネルストツプ領域23は高濃度のP+
領域でＰ形半導体基板21と同電位になつている。したが
つて、Ｎ型埋込チヤネル層22の表面にＰ形の不純物領域
24を設けるだけで、この電位はチヤネルストツプ領域23
を介してＰ形半導体基板21と同電位になる。
図である。Ｎ形埋込チヤネル層22の周囲には信号電荷を
埋込チヤネル内に閉込めるためのチヤネルストツプ領域
23が形成される。チヤネルストツプ領域23は高濃度のP+
領域でＰ形半導体基板21と同電位になつている。したが
つて、Ｎ型埋込チヤネル層22の表面にＰ形の不純物領域
24を設けるだけで、この電位はチヤネルストツプ領域23
を介してＰ形半導体基板21と同電位になる。
次に、本発明に係る実施例を図に従つて説明する。第１
図は本発明に係る一実施例を示すCCDの平面図である。
本実施例においては、シリアル転送用CCD間の接続構造
をインターライン転送方式固体撮像素子に適用した場合
について説明する。図において、第８図と同一部分につ
いては同一符号を付する。12は水平CCDチヤネル５と水
平CCDチヤネル６とを接続する転送チヤネルである。次
に、第２図は第１図におけるII-II断面図である。図に
おいて、5a,6aは水平CCDチヤネル5,6を形成するｎ形の
埋め込み層、12aは不純物層にあたるｐ形の半導体層、1
2bは埋め込み層5a,6aより不純物濃度が高く形成されたn
+形半導体層、12cは電荷の転送方向に沿つて転送電荷に
対するポテンシャルが深くなるように形成したn-形半導
体層、13はＰ形のシリコン半導体基板、14はｐ形の高濃
度半導体層で形成したチヤネルストツプ領域である。こ
こで、ｐ形半導体層12aは図面の垂直方向に存在するチ
ヤネルストツプ領域（図示せず）を介して半導体基板13
と電気的に接続されている。従つて、転送チヤネル12は
前述した表面チヤネルピニングの状態にあり、その内部
のポテンシヤルは電極７〜９の影響を受けない。また、
第３図は電荷の振り分け時に第１図の各端子に印加する
クロツクパルスのタイムチヤートを示したもので、同図
（ａ）〜（ｃ）のパルスは各々端子φVL,H1,H2に印加さ
れる。また第４図は第１図のII-II断面の各時刻におけ
るポテンシヤルの変化と信号電荷（図中斜線で表示）の
動作とを模式的に示した説明図である。図において、記
号ΔV1は半導体層12cによつて生じるポテンシヤルバリ
アを示し、ΔV2は図面垂直方向に存在する電極8,10下の
ポテンシヤルと電極5,7下のポテンシヤルとの差を示し
ている。
図は本発明に係る一実施例を示すCCDの平面図である。
本実施例においては、シリアル転送用CCD間の接続構造
をインターライン転送方式固体撮像素子に適用した場合
について説明する。図において、第８図と同一部分につ
いては同一符号を付する。12は水平CCDチヤネル５と水
平CCDチヤネル６とを接続する転送チヤネルである。次
に、第２図は第１図におけるII-II断面図である。図に
おいて、5a,6aは水平CCDチヤネル5,6を形成するｎ形の
埋め込み層、12aは不純物層にあたるｐ形の半導体層、1
2bは埋め込み層5a,6aより不純物濃度が高く形成されたn
+形半導体層、12cは電荷の転送方向に沿つて転送電荷に
対するポテンシャルが深くなるように形成したn-形半導
体層、13はＰ形のシリコン半導体基板、14はｐ形の高濃
度半導体層で形成したチヤネルストツプ領域である。こ
こで、ｐ形半導体層12aは図面の垂直方向に存在するチ
ヤネルストツプ領域（図示せず）を介して半導体基板13
と電気的に接続されている。従つて、転送チヤネル12は
前述した表面チヤネルピニングの状態にあり、その内部
のポテンシヤルは電極７〜９の影響を受けない。また、
第３図は電荷の振り分け時に第１図の各端子に印加する
クロツクパルスのタイムチヤートを示したもので、同図
（ａ）〜（ｃ）のパルスは各々端子φVL,H1,H2に印加さ
れる。また第４図は第１図のII-II断面の各時刻におけ
るポテンシヤルの変化と信号電荷（図中斜線で表示）の
動作とを模式的に示した説明図である。図において、記
号ΔV1は半導体層12cによつて生じるポテンシヤルバリ
アを示し、ΔV2は図面垂直方向に存在する電極8,10下の
ポテンシヤルと電極5,7下のポテンシヤルとの差を示し
ている。
次に、第３図及び第４図を参照して動作を説明する。時
刻t1において端子φVL,H1,H2に印加されるクロツクパル
スは全て「Ｈ」レベルとなり、垂直CCDチヤネル３から
水平CCDチヤネル５の電極7,9下のポテンシヤルウエルに
電荷が転送される。次に、時刻t2になると端子φVLは
「Ｌ」レベルとなり、他の端子H1,H2は最低レベルとな
る。前述したようにBCCD内のポテンシヤルミニアムは、
ピンニングポテンシヤルをこえて浅くなることがない。
しかし、転送チヤネル12に形成されているn+形半導体層
12bにより形成されたポテンシヤルが水平CCDチヤネル5,
6のピンニングポテンシヤルよりも深くなつているた
め、第４図に示したポテンシヤル差ΔV3が生じることに
なる。これにより、水平CCDチヤネル５の電極９下にあ
つた信号電荷は転送チヤネル12内のポテンシヤルウエル
領域12dに転送される。次に、時刻t3になると再び端子H
1,H2が「Ｈ」レベルとなり、領域12dにあつた電荷は水
平CCDチヤネル６の電極７下のポテンシヤルウエルに転
送される。そして、時刻t4で端子H1,H2が「Ｌ」レベル
となり電荷の振り分けが完了する。この間、水平CCDチ
ヤネル５の電極７下のポテンシヤルウエルに転送されて
きた電荷は、端子H1,H2のクロツクパルスが全て同位相
となるため移動しない。時刻t4以後は第９図の時刻t6以
降と全く同じ動作となる。
刻t1において端子φVL,H1,H2に印加されるクロツクパル
スは全て「Ｈ」レベルとなり、垂直CCDチヤネル３から
水平CCDチヤネル５の電極7,9下のポテンシヤルウエルに
電荷が転送される。次に、時刻t2になると端子φVLは
「Ｌ」レベルとなり、他の端子H1,H2は最低レベルとな
る。前述したようにBCCD内のポテンシヤルミニアムは、
ピンニングポテンシヤルをこえて浅くなることがない。
しかし、転送チヤネル12に形成されているn+形半導体層
12bにより形成されたポテンシヤルが水平CCDチヤネル5,
6のピンニングポテンシヤルよりも深くなつているた
め、第４図に示したポテンシヤル差ΔV3が生じることに
なる。これにより、水平CCDチヤネル５の電極９下にあ
つた信号電荷は転送チヤネル12内のポテンシヤルウエル
領域12dに転送される。次に、時刻t3になると再び端子H
1,H2が「Ｈ」レベルとなり、領域12dにあつた電荷は水
平CCDチヤネル６の電極７下のポテンシヤルウエルに転
送される。そして、時刻t4で端子H1,H2が「Ｌ」レベル
となり電荷の振り分けが完了する。この間、水平CCDチ
ヤネル５の電極７下のポテンシヤルウエルに転送されて
きた電荷は、端子H1,H2のクロツクパルスが全て同位相
となるため移動しない。時刻t4以後は第９図の時刻t6以
降と全く同じ動作となる。
このように、転送チヤネル12は、ｐ形の半導体層12aと
電荷の転送方向に沿つてポテンシヤルの絶対値を高くす
るように設けられた半導体層12b,12cとから構成してい
るため、第８図に示す制御ゲート電極11が不用となる。
これにより、電極の断線等の不良を防止でき、歩留りが
高く高密度のCCDを提供することができる。
電荷の転送方向に沿つてポテンシヤルの絶対値を高くす
るように設けられた半導体層12b,12cとから構成してい
るため、第８図に示す制御ゲート電極11が不用となる。
これにより、電極の断線等の不良を防止でき、歩留りが
高く高密度のCCDを提供することができる。
以上説明のように本発明は、２つに分けた第１と第２の
水平チャネルを接続し、それらのピニングポテンシャル
より深く、かつ、その転送方向に沿って転送電荷に対す
るポテンシャルが深くなるように形成された転送チャネ
ルと、この転送チャネル上層に形成された半導体基板と
同一導電形及び同一電位の不純物層とを備えているた
め、転送チヤネル上の制御ゲート電極が不用となる。こ
れにより、電極の断線等の不良を防止でき歩留りが高く
高密度のCCDを提供できるなど顕著な効果を有する。
水平チャネルを接続し、それらのピニングポテンシャル
より深く、かつ、その転送方向に沿って転送電荷に対す
るポテンシャルが深くなるように形成された転送チャネ
ルと、この転送チャネル上層に形成された半導体基板と
同一導電形及び同一電位の不純物層とを備えているた
め、転送チヤネル上の制御ゲート電極が不用となる。こ
れにより、電極の断線等の不良を防止でき歩留りが高く
高密度のCCDを提供できるなど顕著な効果を有する。
第１図は本発明に係る一実施例を示したCCDの平面図、
第２図は第１図におけるII-II断面図、第３図は第１図
の各端子に印加するクロツクパルスのタイムチヤート、
第４図は第１図のII-II断面の動作を示した説明図、第
５図はBCCDのバンドを示した説明図、第６図はその特性
図、第７図はBCCDの断面図、第８図は従来のCCDの平面
図、第９図は第８図の各端子に印加するクロツクパルス
のタイムチヤート、第10図は第８図のＸ−Ｘ断面の動作
を示した説明図である。 １……フオトダイオード、２……転送ゲート、３……垂
直CCDチヤネル、４……最終電極、5,6……水平CCDチヤ
ネル、７〜10……電極、12……転送チヤネル。
第２図は第１図におけるII-II断面図、第３図は第１図
の各端子に印加するクロツクパルスのタイムチヤート、
第４図は第１図のII-II断面の動作を示した説明図、第
５図はBCCDのバンドを示した説明図、第６図はその特性
図、第７図はBCCDの断面図、第８図は従来のCCDの平面
図、第９図は第８図の各端子に印加するクロツクパルス
のタイムチヤート、第10図は第８図のＸ−Ｘ断面の動作
を示した説明図である。 １……フオトダイオード、２……転送ゲート、３……垂
直CCDチヤネル、４……最終電極、5,6……水平CCDチヤ
ネル、７〜10……電極、12……転送チヤネル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/148 Ｈ０４Ｎ 5/335 Ｆ
Claims (1)
- 【請求項１】第１導電形の半導体基板上に形成された複
数の第２導電形の垂直チャネルと、この垂直チャネルと
接続された第２導電形の第１の水平チャネルと、この第
１の水平チャネルに対して一定の距離をおき平行に設け
られた第２導電形の第２の水平チャネルとを有し、前記
第１の水平チャネルと前記第２の水平チャネルとを接続
する第２導電形の転送チャネルを設けて前記第１の水平
チャネルの電荷を前記第２の水平チャネルに転送する電
荷結合素子において、 前記転送チャネルのポテンシャルは前記第１及び第２の
水平チャネルのピニングポテンシャルより深くなるよう
に形成され、さらに前記転送チャネルは電荷の転送方向
に沿って転送電荷に対するポテンシャルが深くなるよう
に形成され、この転送チャネルの上層に前記半導体基板
と同一導電形及び同一電位の不純物層を形成したことを
特徴とする電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130878A JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130878A JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300561A JPH01300561A (ja) | 1989-12-05 |
| JPH0779162B2 true JPH0779162B2 (ja) | 1995-08-23 |
Family
ID=15044805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130878A Expired - Lifetime JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779162B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189498A (en) * | 1989-11-06 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Charge coupled device |
| US5302543A (en) * | 1989-11-06 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Method of making a charge coupled device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789583B2 (ja) * | 1986-06-30 | 1995-09-27 | 日本電気株式会社 | 電荷結合素子装置およびその駆動方法 |
-
1988
- 1988-05-27 JP JP63130878A patent/JPH0779162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01300561A (ja) | 1989-12-05 |
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