JPH0778477A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ＳＲＡＭに関し、ＤＣ電流が流れることのない
ようにしたレベルシフト回路を内蔵し、消費電力の低減
化を図る。 【構成】レベルシフト回路５６を、トランスファゲート
をなすｎＭＯＳトランジスタ５７、５８と、初期化回路
５９とで構成し、データバス線ＤＢ、／ＤＢの電荷をセ
ンスアンプ３９の入力端３９Ａ、３９Ｂに伝えることに
より、データバス線ＤＢ、／ＤＢの電位をレベルシフト
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスタティック形のメモリ
セルを備えてなる半導体記憶装置、いわゆるスタティッ
ク・ランダム・アクセス・メモリ（static random acce
ss memory．以下、ＳＲＡＭという）に関する。

【０００２】

【従来の技術】近年、ＳＲＡＭにおいては、電源電圧Ｖ
ＣＣの低電圧化に伴って、データ読出し前に、メモリセ
ルに接続されているビット線対の電位を電源電圧ＶＣＣ
にイコライズ（平衡化）することが行われている。

【０００３】この結果、選択されたメモリセルから読み
出されるデータは、この選択されたメモリセルに接続さ
れているビット線対に対して、一方のビット線の電位を
電源電圧ＶＣＣ、他方のビット線の電位を電源電圧ＶＣ
Ｃよりも僅かに低くする電位として反映される。

【０００４】このビット線対の電位を、コラムゲート回
路及びデータバスを介して、直接、センスアンプに供給
すると、ビット線対の電位は電源電圧ＶＣＣ付近にある
ので、センスアンプの初段の駆動トランジスタは飽和領
域で動作してしまい、効率良く、ビット線対の電位差を
増幅することができないという不都合がある。

【０００５】そこで、センスアンプの初段の駆動トラン
ジスタを非飽和領域内で動作させ、ビット線対の電位差
を効率良く増幅するために、センスアンプの初段の駆動
トランジスタに入力すべき電位をＶＣＣレベルから下降
させ、センスアンプに適正なレベルとするレベルシフト
回路が必要となる。

【０００６】従来、このようなレベルシフト回路を備え
てなるＳＲＡＭとして、図１４に、その要部を示すよう
なものが知られている。

【０００７】図中、ＷＬは行方向（ロウ方向）のメモリ
セルの選択を行うためのワード線、ＢＬ、／ＢＬはデー
タ転送路をなすビット線、１はスタティック形のメモリ
セルであり、このメモリセルは、図１５に示すように構
成されている。

【０００８】図中、２は高抵抗負荷形のフリップフロッ
プであり、３、４は駆動用トランジスタ素子をなすエン
ハンスメント形のｎＭＯＳトランジスタ、５、６はそれ
ぞれｎＭＯＳトランジスタ３、４の負荷をなす抵抗であ
る。なお、ＶＣＣは電源電圧、たとえば、３.３［Ｖ］
である。

【０００９】また、７、８はワード線ＷＬを介してワー
ド・ドライバ（図示せず）によってオン（導通）、オフ
（非導通）が制御される転送ゲートをなすエンハンスメ
ント形のｎＭＯＳトランジスタである。

【００１０】また、図１４において、９、１０はそれぞ
れビット線ＢＬ、／ＢＬの負荷をなすエンハンスメント
形のｐＭＯＳトランジスタであり、これらｐＭＯＳトラ
ンジスタ９、１０は、ゲートを接地され、電源電圧ＶＣ
Ｃが供給されている間、オン状態とされている。

【００１１】また、１１は、データ読出し前に、ビット
線ＢＬ、／ＢＬを電源電圧ＶＣＣにイコライズするため
のビット線イコライズ回路であり、このビット線イコラ
イズ回路１１は、図１６に示すように構成されている。

【００１２】図中、１２はイコライズ信号ＥＱによりオ
ン、オフが制御されるエンハンスメント形のｎＭＯＳト
ランジスタ、１３〜１５はイコライズ信号ＥＱと反転関
係にある反転イコライズ信号／ＥＱによりオン、オフが
制御されるエンハンスメント形のｐＭＯＳトランジスタ
である。

【００１３】ここに、イコライズ信号ＥＱ＝Ｈレベル、
反転イコライズ信号／ＥＱ＝Ｌレベルの場合、ｎＭＯＳ
トランジスタ１２＝オン、ｐＭＯＳトランジスタ１３〜
１５＝オンとされ、このイコライズ回路１１は活性化さ
れ、ビット線ＢＬ、／ＢＬは電源電圧ＶＣＣにイコライ
ズされる。

【００１４】これに対して、イコライズ信号ＥＱ＝Ｌレ
ベル、反転イコライズ信号／ＥＱ＝Ｈレベルの場合に
は、ｎＭＯＳトランジスタ１２＝オフ、ｐＭＯＳトラン
ジスタ１３〜１５＝オフとされ、このビット線イコライ
ズ回路１１は非活性とされる。

【００１５】また、図１４において、１６はコラムアド
レス信号をデコードするコラムデコーダ（図示せず）か
ら供給されるコラム選択信号ＣＬに基づいてコラム
（列）の選択を行うコラムゲート回路、ＤＢ、／ＤＢは
複数のコラムに共用されるデータ転送路をなすデータバ
ス線であり、コラムゲート回路１６は、図１７に示すよ
うに構成されている。

【００１６】図中、１７、１８はコラム選択信号ＣＬに
よりオン、オフが制御されるエンハンスメント形のｎＭ
ＯＳトランジスタ、１９はコラム選択信号ＣＬを反転す
るインバータ、２０、２１はインバータ１９から出力さ
れる反転コラム選択信号／ＣＬによりオン、オフが制御
されるエンハンスメント形のｐＭＯＳトランジスタであ
る。

【００１７】ここに、コラム選択信号ＣＬ＝Ｌレベル、
反転コラム選択信号／ＣＬ＝Ｈレベルの場合、ｎＭＯＳ
トランジスタ１７、１８＝オフ、ｐＭＯＳトランジスタ
２０、２１＝オフとなり、ビット線ＢＬ、／ＢＬとデー
タバス線ＤＢ、／ＤＢとは非接続とされる。

【００１８】これに対して、コラム選択信号ＣＬ＝Ｈレ
ベル、反転コラム選択信号／ＣＬ＝Ｌレベルの場合に
は、ｎＭＯＳトランジスタ１７、１８＝オン、ｐＭＯＳ
トランジスタ２０、２１＝オンとなり、ビット線ＢＬ、
／ＢＬは、それぞれ、データバス線ＤＢ、／ＤＢに接続
される。

【００１９】また、図１４において、２２、２３はそれ
ぞれデータバス線ＤＢ、／ＤＢの負荷をなすエンハンス
メント形のｐＭＯＳトランジスタであり、これらｐＭＯ
Ｓトランジスタ２２、２３は、ゲートを接地され、電源
電圧ＶＣＣが供給されている間、オン状態とされてい
る。

【００２０】また、２４は、データ読出し前に、データ
バス線ＤＢ、／ＤＢを電源電圧ＶＣＣにイコライズする
ためのデータバス線イコライズ回路であり、このデータ
バス線イコライズ回路２４は、図１８に示すように構成
されている。

【００２１】図中、２５はイコライズ信号ＥＱによりオ
ン、オフが制御されるエンハンスメント形のｎＭＯＳト
ランジスタ、２６〜２８はイコライズ信号ＥＱと反転関
係にある反転イコライズ信号／ＥＱによりオン、オフが
制御されるエンハンスメント形のｐＭＯＳトランジスタ
である。

【００２２】ここに、イコライズ信号ＥＱ＝Ｈレベル、
反転イコライズ信号／ＥＱ＝Ｌレベルの場合、ｎＭＯＳ
トランジスタ２５＝オン、ｐＭＯＳトランジスタ２６〜
２８＝オンとされて、このデータバス線イコライズ回路
２４は活性化され、データバス線ＤＢ、／ＤＢは電源電
圧ＶＣＣにイコライズされる。

【００２３】これに対して、イコライズ信号ＥＱ＝Ｌレ
ベル、反転イコライズ信号／ＥＱ＝Ｈレベルの場合に
は、ｎＭＯＳトランジスタ２５＝オフ、ｐＭＯＳトラン
ジスタ２６〜２８＝オフとされ、このデータバス線イコ
ライズ回路２４は非活性とされる。

【００２４】また、図１４において、２９はライトアン
プ、３０はデータ読出し時、データバス線ＤＢ、／ＤＢ
のレベルを降下させるレベルシフト回路であり、このレ
ベルシフト回路３０は、図１９に示すように構成されて
いる。

【００２５】図中、３１、３２は初段のトランジスタを
なすエンハンスメント形のｎＭＯＳトランジスタ、３
３、３４は帰還用のトランジスタをなすエンハンスメン
ト形のｎＭＯＳトランジスタである。

【００２６】また、３５はレベルシフト回路活性化信号
ＡＣＴ１によってオン、オフが制御される定電流源をな
すエンハンスメント形のｎＭＯＳトランジスタ、３６は
出力ショート信号ＳＨによりオン、オフが制御されるイ
コライズ用のエンハンスメント形のｎＭＯＳトランジス
タである。

【００２７】ここに、出力ショート信号ＳＨ＝Ｈレベル
の場合、ｎＭＯＳトランジスタ３６＝オンで、ノード３
７、３８間はショートされ、出力ショート信号ＳＨ＝Ｌ
レベルの場合には、ｎＭＯＳトランジスタ３６＝オフ
で、ノード３７、３８間は遮断される。

【００２８】また、レベルシフト回路活性化信号ＡＣＴ
１＝Ｌレベルの場合、ｎＭＯＳトランジスタ３５＝オフ
で、レベルシフト回路３０＝非活性状態とされ、レベル
シフト回路活性化信号ＡＣＴ１＝Ｈレベル、出力ショー
ト信号ＳＨ＝Ｌレベルの場合には、ｎＭＯＳトランジス
タ３５＝オン、ｎＭＯＳトランジスタ３６＝オフとさ
れ、レベルシフト回路３０＝活性状態とされる。

【００２９】また、図１４において、３９はメモリセル
から読み出されたデータをセンスするセンスアンプであ
り、このセンスアンプ３９は、図２０に示すように構成
されている。

【００３０】図中、４０、４１はカレントミラー回路を
なすエンハンスメント形のｐＭＯＳトランジスタ、４
２、４３は初段の駆動トランジスタをなすエンハンスメ
ント形のｎＭＯＳトランジスタである。

【００３１】また、４４は動作の高速化を図るためのエ
ンハンスメント形のｎＭＯＳトランジスタ、４５はセン
スアンプ活性化信号ＡＣＴ２によりオン、オフが制御さ
れる定電流源をなすエンハンスメント形のｎＭＯＳトラ
ンジスタである。

【００３２】ここに、センスアンプ活性化信号ＡＣＴ２
＝Ｌレベルの場合、ｎＭＯＳトランジスタ４５＝オフと
され、センスアンプ３９＝非活性状態とされ、センスア
ンプ活性化信号ＡＣＴ２＝Ｈレベルの場合には、ｎＭＯ
Ｓトランジスタ４５＝オンとされ、センスアンプ３９＝
活性状態とされる。

【００３３】図２１は、このＳＲＡＭにおいて、データ
読出し時、メモリセル１が選択された場合の動作を示す
波形図であり、図２１Ａはワード線ＷＬの電位、図２１
Ｂはイコライズ信号ＥＱ、図２１Ｃは反転イコライズ信
号／ＥＱを示している。

【００３４】また、図２１Ｄはコラム選択信号ＣＬ、図
２１Ｅは出力ショート信号ＳＨ、図２１Ｆはレベルシフ
ト回路活性化信号ＡＣＴ１、図２１Ｇはセンスアンプ活
性化信号ＡＣＴ２、図２１Ｈはセンスアンプ３９の出力
を示している。

【００３５】ここに、ワード線ＷＬ＝Ｈレベルとされ、
メモリセル１が選択される前においては、イコライズ信
号ＥＱ＝Ｈレベル、反転イコライズ信号／ＥＱ＝Ｌレベ
ルとされる（図２１Ｂ、図２１Ｃ）。

【００３６】この結果、ビット線イコライズ回路１１に
おいては、ｎＭＯＳトランジスタ１２＝オン、ｐＭＯＳ
トランジスタ１３〜１５＝オンとされ、ビット線ＢＬ、
／ＢＬは、電源電圧ＶＣＣにイコライズされる。

【００３７】また、データバス線イコライズ回路２４に
おいては、ｎＭＯＳトランジスタ２５＝オン、ｐＭＯＳ
トランジスタ２６〜２８＝オンとされ、データバス線Ｄ
Ｂ、／ＤＢは、電源電圧ＶＣＣにイコライズされる。

【００３８】また、コラム選択信号ＣＬ＝Ｌレベルとさ
れ（図２１Ｄ）、コラムゲート回路１６においては、ｎ
ＭＯＳトランジスタ１７、１８＝オフ、ｐＭＯＳトラン
ジスタ２０、２１＝オフとされ、ビット線ＢＬ、／ＢＬ
とデータバスＤＢ、／ＤＢとは非接続とされる。

【００３９】また、出力ショート信号ＳＨ＝Ｈレベル、
レベルシフト回路活性化信号ＡＣＴ１＝Ｈレベルとされ
（図２１Ｅ、図２１Ｆ）、レベルシフト回路３０におい
ては、ｎＭＯＳトランジスタ３５＝オンとされ、ノード
３７、３８がショートされ、イコライズされると共に、
ｎＭＯＳトランジスタ３６＝オフとされ、レベルシフト
回路３０＝非活性状態とされる。

【００４０】また、センスアンプ活性化信号ＡＣＴ２＝
Ｌレベルとされ（図２１Ｇ）、センスアンプ３９におい
ては、ｎＭＯＳトランジスタ４５＝オフとされ、センス
アンプ３９＝非活性状態とされる。

【００４１】ここに、メモリセル１が選択される場合に
は、コラム選択信号ＣＬ＝Ｈレベルとされ（図２１
Ｄ）、コラムゲート回路１６においては、ｎＭＯＳトラ
ンジスタ１７、１８＝オン、ｐＭＯＳトランジスタ２
０、２１＝オンとされ、ビット線ＢＬ、／ＢＬがそれぞ
れデータバス線ＤＢ、／ＤＢと接続される。

【００４２】次に、ワード線ＷＬ＝Ｈレベルとされ（図
２１Ａ）、メモリセル１においては、ｎＭＯＳトランジ
スタ７、８＝オンとされる。

【００４３】また、イコライズ信号ＥＱ＝Ｌレベル、反
転イコライズ信号／ＥＱ＝Ｈレベルとされ（図２１Ｂ、
図２１Ｃ）、ビット線イコライズ回路１１においては、
ｎＭＯＳトランジスタ１２＝オフ、ｐＭＯＳトランジス
タ１３〜１５＝オフとされる。

【００４４】また、レベルシフト回路活性化信号ＡＣＴ
１＝Ｈレベルとされ（図２１Ｆ）、レベルシフト回路３
０においては、ｎＭＯＳトランジスタ３５＝オンとされ
る。

【００４５】次に、出力ショート信号ＳＨ＝Ｌレベルと
され（図２１Ｅ）、レベルシフト回路３０においては、
ｎＭＯＳトランジスタ３６＝オフとされ、レベルシフト
回路３０は、活性状態とされる。

【００４６】また、センスアンプ活性化信号ＡＣＴ２＝
Ｈレベルとされ（図２１Ｇ）、センスアンプ３９におい
ては、ｎＭＯＳトランジスタ４５＝オンとされ、センス
アンプ３９＝活性状態とされる。

【００４７】この場合において、メモリセル１において
は、ｎＭＯＳトランジスタ３＝オフ、ｎＭＯＳトランジ
スタ４＝オンで、ｎＭＯＳトランジスタ３のドレイン＝
Ｈレベル、ｎＭＯＳトランジスタ４のドレイン＝Ｌレベ
ルにされているとする。

【００４８】すると、ビット線ＢＬはＶＣＣを維持し、
ビット線／ＢＬはＶＣＣよりも若干低い電圧、ＶＣＣ−
αとなり、これらＶＣＣ、ＶＣＣ−αがそれぞれレベル
シフト回路３０でレベルシフトされ、ノード３７、３８
を介してセンスアンプ３９の入力端３９Ａ、３９Ｂ、即
ち、ｎＭＯＳトランジスタ４２、４３のゲートに供給さ
れる。

【００４９】ここに、センスアンプ３９は、ｎＭＯＳト
ランジスタ４２、４３のゲートに供給された電圧の差を
拡大するが、この例の場合には、ｎＭＯＳトランジスタ
４２のゲート電圧＞ｎＭＯＳトランジスタ４３のゲート
電圧であるから、ｎＭＯＳトランジスタ４３のドレイン
には、出力データとして、Ｈレベルが得られ、メモリセ
ル１のデータが読み出される。

【００５０】

【発明が解決しようとする課題】しかし、このＳＲＡＭ
においては、レベルシフト回路３０は、ｎＭＯＳトラン
ジスタ３１、３２のオン抵抗と、ｎＭＯＳトランジスタ
３３〜３５のオン抵抗との比で増幅率が決定される直流
増幅回路で構成されているので、ＤＣ（直流）電流が流
れてしまい、たとえ、電源電圧ＶＣＣの低電圧化を図る
ようにしても、多ビット化に伴い、消費電力が増大して
しまうという問題点があった。

【００５１】本発明は、かかる点に鑑み、ＤＣ電流が流
れることのないようにしたレベルシフト回路を内蔵し、
消費電力の低減化を図ることができるようにしたＳＲＡ
Ｍを提供することを目的とする。

【００５２】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、４７₀、４７_nはスタティック形のメモ
リセル、４７_0A、４７_0B、４７_nA、４７_nBはメモリセル
４７₀、４７_nのデータ入出力端、４８、４９はデータを
転送するデータ転送路である。

【００５３】また、５０は差動増幅回路からなるセンス
アンプ、５１はレベルシフト回路であり、５２、５３
は、データ読出し時、オンとされる絶縁ゲート形電界効
果トランジスタである。

【００５４】なお、図１においては、絶縁ゲート形電界
効果トランジスタ５２、５３として、ｎチャネル絶縁ゲ
ート形電界効果トランジスタを記しているが、絶縁ゲー
ト形電界効果トランジスタ５２、５３は、ｐチャネル絶
縁ゲート形電界効果トランジスタでも良い。

【００５５】また、５４は、データ読出し前、センスア
ンプ５０の入力端５０Ａ、５０Ｂをセンスアンプ５０が
非飽和領域で動作することができる電位に初期化する初
期化回路である。

【００５６】即ち、本発明によるＳＲＡＭは、複数のス
タティック形のメモリセル４７₀・・・４７_nと、これら
複数のメモリセル４７₀・・・４７_nの一方及び他方のデ
ータ入出力端４７_0A・・・４７_nA、４７_0B・・・４７_nB
にそれぞれ接続され、データ読み出し前に電源電圧ＶＣ
Ｃにイコライズされるデータ転送路４８、４９と、一方
の被制御電極をデータ転送路４８、４９にそれぞれ接続
され、データ読出し時、オン状態とされる絶縁ゲート形
電界効果トランジスタ５２、５３と、入力端５０Ａ、５
０Ｂを絶縁ゲート形電界効果トランジスタ５２、５３の
他方の被制御電極に接続された差動増幅回路からなるセ
ンスアンプ５０と、データ読出し前に、センスアンプ５
０の入力端５０Ａ、５０Ｂをセンスアンプ５０が非飽和
領域で動作することができる電位に初期化する初期化回
路５４とを有してなるものであり、絶縁ゲート形電界効
果トランジスタ５２、５３と、初期化回路５４とで、レ
ベルシフト回路５１を構成してなるものである。

【００５７】

【作用】本発明では、データ読出し時、電源電圧ＶＣＣ
にイコライズされたデータ転送路４８、４９の電位に、
選択されたデータが反映され、一方のデータ転送路は電
源電圧ＶＣＣを維持し、他方のデータ転送路は電源電圧
ＶＣＣよりも若干低い電圧となる。

【００５８】この結果、絶縁ゲート形電界効果トランジ
スタ５２、５３がオン状態となることによって、センス
アンプ５０の入力端５０Ａ、５０Ｂに流れ込む電流に差
が生じ、センスアンプ５０の入力端５０Ａ、５０Ｂにデ
ータ転送路４８、４９の電位に対応した電位差が発生す
る。

【００５９】そこで、絶縁ゲート形電界効果トランジス
タ５２、５３のサイズや、絶縁ゲート形電界効果トラン
ジスタ５２、５３の導通時間を適当な値にあわせこむこ
とにより、データ転送路４８、４９の電位をセンスアン
プ５０に好適な任意の電位に変換することができる。

【００６０】このように、本発明では、レベルシフト回
路５１は、トランスファゲートをなす絶縁ゲート形電界
効果トランジスタ５２、５３と、初期化回路５４とで構
成されている。

【００６１】この結果、データ転送路４８、４９の電荷
をセンスアンプ５０の入力端５０Ａ、５０Ｂに伝えるこ
とにより、データ転送路４８、４９の電位をセンスアン
プ５０に好適な電位に変換することができ、レベルシフ
ト回路５１には、ＤＣ電流が流れることがない。したが
って、消費電力の低減化を図ることができる。

【００６２】

【実施例】以下、図２〜図１３を参照して、本発明の第
１実施例〜第４実施例について説明する。

【００６３】第１実施例・・図２〜図５ 図２は、本発明の第１実施例の要部を示す回路図であ
り、この第１実施例は、図１４に示すＳＲＡＭが設ける
レベルシフト回路３０と回路構成の異なるレベルシフト
回路５６を設け、その他については、図１４に示すＳＲ
ＡＭと同様に構成したものである。

【００６４】このレベルシフト回路５６において、５
７、５８はトランスファ制御信号ＴＦによってオン、オ
フが制御されるエンハンスメント形のｎＭＯＳトランジ
スタである。

【００６５】ここに、ｎＭＯＳトランジスタ５７は、ド
レインをデータバス線ＤＢに接続され、ソースをセンス
アンプ３９の入力端３９Ａ、即ち、センスアンプ３９の
初段の駆動トランジスタをなすｎＭＯＳトランジスタ４
２（図２０参照）のゲートに接続されている。

【００６６】また、ｎＭＯＳトランジスタ５８は、ドレ
インをデータバス線／ＤＢに接続され、ソースをセンス
アンプ３９の入力端３９Ｂ、即ち、センスアンプ３９の
初段の駆動トランジスタをなすｎＭＯＳトランジスタ４
３（図２０参照）のゲートに接続されている。

【００６７】ここに、トランスファ制御信号ＴＦ＝Ｌレ
ベルとされる場合、ｎＭＯＳトランジスタ５７、５８＝
オフとされ、ビット線ＢＬ、／ＢＬは、それぞれ、デー
タバス線ＤＢ、／ＤＢと非接続とされる。

【００６８】これに対して、トランスファ制御信号ＴＦ
＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ５
７、５８＝オンとされ、ビット線ＢＬ、／ＢＬは、それ
ぞれ、データバス線ＤＢ、／ＤＢと接続される。

【００６９】また、５９はセンスアンプ３９の入力端３
９Ａ、３９Ｂを初期化する初期化回路であり、６０、６
１はイコライズ信号ＥＱによりオン、オフが制御される
エンハンスメント形のｎＭＯＳトランジスタである。

【００７０】ここに、ｎＭＯＳトランジスタ６０は、ド
レインをセンスアンプ３９の入力端３９Ａに接続され、
ソースを接地され、ｎＭＯＳトランジスタ６１は、ドレ
インをセンスアンプ３９の入力端３９Ｂに接続され、ソ
ースを接地されている。

【００７１】ここに、イコライズ信号ＥＱ＝Ｈレベルと
される場合、ｎＭＯＳトランジスタ６０、６１＝オンと
され、センスアンプ３９の入力端３９Ａ、３９Ｂは接地
電圧ＶＳＳ（０［Ｖ］）に初期化される。

【００７２】これに対して、イコライズ信号＝Ｌレベル
とされる場合には、ｎＭＯＳトランジスタ６０、６１＝
オフとされ、この初期化回路５６は非活性状態とされ
る。

【００７３】図３は、この第１実施例において、データ
読出し時、メモリセル１が選択された場合の動作を示す
波形図であり、図３Ａはワード線ＷＬの電位、図３Ｂは
イコライズ信号ＥＱ、図３Ｃは反転イコライズ信号／Ｅ
Ｑを示している。

【００７４】また、図３Ｄはコラム選択信号ＣＬ、図３
Ｅはトランスファ制御信号ＴＦ、図３Ｆはセンスアンプ
活性化信号ＡＣＴ２、図３Ｇはセンスアンプ３９の出力
を示している。

【００７５】ここに、ワード線ＷＬ＝Ｈレベルとされ、
メモリセル１が選択される前においては、イコライズ信
号ＥＱ＝Ｈレベル、反転イコライズ信号／ＥＱ＝Ｌレベ
ルとされる（図３Ｂ、図３Ｃ）。

【００７６】この結果、ビット線イコライズ回路１１
（図１６参照）においては、ｎＭＯＳトランジスタ１２
＝オン、ｐＭＯＳトランジスタ１３〜１５＝オンとさ
れ、ビット線ＢＬ、／ＢＬは、電源電圧ＶＣＣにイコラ
イズされる。

【００７７】また、データバス線イコライズ回路２４
（図１８参照）においては、ｎＭＯＳトランジスタ２５
＝オン、ｐＭＯＳトランジスタ２６〜２８＝オンとさ
れ、データバス線ＤＢ、／ＤＢは、電源電圧ＶＣＣにイ
コライズされる。

【００７８】また、コラム選択信号ＣＬ＝Ｌレベルとさ
れ（図３Ｄ）、コラムゲート回路１６（図１７参照）に
おいては、ｎＭＯＳトランジスタ１７、１８＝オフ、ｐ
ＭＯＳトランジスタ２０、２１＝オフとされ、ビット線
ＢＬ、／ＢＬとデータバスＤＢ、／ＤＢとは非接続とさ
れる。

【００７９】また、トランスファ制御信号ＴＦ＝Ｌレベ
ルとされ（図３Ｅ）、レベルシフト回路５６において
は、ｎＭＯＳトランジスタ５７、５８＝オフで、データ
バス線ＤＢ、／ＤＢとセンスアンプ３９の入力端３９
Ａ、３９Ｂとは非接続とされる。

【００８０】また、センスアンプ活性化信号ＡＣＴ２＝
Ｌレベルとされ（図３Ｆ）、センスアンプ３９（図２０
参照）においては、ｎＭＯＳトランジスタ４５＝オフ
で、このセンスアンプ３９＝非活性状態とされる。

【００８１】ここに、メモリセル１が選択される場合に
は、ワード線ＷＬ＝Ｈレベルとされ（図３Ａ）、メモリ
セル１（図１５参照）においては、ｎＭＯＳトランジス
タ７、８＝オンとされる。

【００８２】また、イコライズ信号ＥＱ＝Ｌレベル、反
転イコライズ信号／ＥＱ＝Ｈレベルとされる（図３Ｂ、
図３Ｃ）。

【００８３】この結果、ビット線イコライズ回路１１
（図１６参照）においては、ｎＭＯＳトランジスタ１２
＝オフ、ｐＭＯＳトランジスタ１３〜１５＝オフとさ
れ、このビット線イコライズ回路１１＝非活性状態とさ
れる。

【００８４】また、データバス線イコライズ回路２４
（図１８参照）においては、ｎＭＯＳトランジスタ２５
＝オフ、ｐＭＯＳトランジスタ２６〜２８＝オフとさ
れ、このデータバス線イコライズ回路２４＝非活性状態
とされる。

【００８５】また、レベルシフト回路５６の初期化回路
５９においては、ｎＭＯＳトランジスタ６０、６１＝オ
フとされ、この初期化回路５９＝非活性化状態とされ
る。

【００８６】また、コラム選択信号ＣＬ＝Ｈレベルとさ
れ（図３Ｄ）、コラムゲート回路１６（図１７参照）に
おいては、ｎＭＯＳトランジスタ１７、１８＝オン、ｐ
ＭＯＳトランジスタ２０、２１＝オンとされ、ビット線
ＢＬ、／ＢＬがそれぞれデータバス線ＤＢ、／ＤＢと接
続される。

【００８７】また、トランスファ制御信号ＴＦ＝Ｈレベ
ルとされ（図３Ｅ）、レベルシフト回路５６において
は、ｎＭＯＳトランジスタ５７、５８＝オンとされ、デ
ータバス線ＤＢ、／ＤＢは、それぞれ、センスアンプ３
９の入力端３９Ａ、３９Ｂに接続される。

【００８８】次に、センスアンプ活性化信号ＡＣＴ２＝
Ｈレベルとされ、センスアンプ３９（図２０参照）にお
いては、ｎＭＯＳトランジスタ４５＝オンとされ、セン
スアンプ３９＝活性状態とされる。

【００８９】この場合において、メモリセル１において
は、ｎＭＯＳトランジスタ３＝オフ、ｎＭＯＳトランジ
スタ４＝オンで、ｎＭＯＳトランジスタ３のドレイン＝
Ｈレベル、ｎＭＯＳトランジスタ４のドレイン＝Ｌレベ
ルにされているとする。

【００９０】すると、図４に示すように、ビット線ＢＬ
は電源電圧ＶＣＣを維持し、ビット線／ＢＬは電源電圧
ＶＣＣよりも若干低い電圧ＶＣＣ−αとなり、これが、
コラムゲート回路１６を介してデータバス線ＤＢ、／Ｄ
Ｂに反映される。

【００９１】ここに、図５に、エンハンスメント形のｎ
ＭＯＳトランジスタのＶ_DS（ドレイン・ソース間電圧）
−Ｉ_D（ドレイン電流）特性を示すが、この特性から明
らかなように、ｎＭＯＳトランジスタ５７、５８によっ
て、センスアンプ３９の入力端３９Ａ、３９Ｂに流れ込
む電流に差が生じることになる。

【００９２】この結果、ｎＭＯＳトランジスタ５７、５
８のソース側の負荷が略同一であれば、センスアンプ３
９の入力端３９Ａ、３９Ｂには、データバス線ＤＢ、／
ＤＢの電位差に応じた電位差が発生することになるが、
これを放置すると、ｎＭＯＳトランジスタ５７、５８の
ソース側は、最終的には、ＶＣＣ−ＶＴＨ（ｎＭＯＳト
ランジスタ５７、５８のスレッショルド電圧）となる。

【００９３】そこで、ｎＭＯＳトランジスタ５７、５８
のサイズや、ｎＭＯＳトランジスタ５７、５８の導通時
間を適当な値にあわせこむことにより、図４に示すよう
に、データバス線ＤＢ、／ＤＢの電位をセンスアンプ３
９に好適な任意の電位に変換することができる。

【００９４】なお、ｎＭＯＳトランジスタ５７、５８を
オンとした後、オフとしても、センスアンプ３９の入力
端３９Ａ、３９Ｂ側の容量により、変換されたレベルを
一定時間保持することができるので、データをセンスす
る分には、動作上、問題は生じない。

【００９５】なお、この例の場合には、センスアンプ３
９の入力端３９Ａの電圧（ｎＭＯＳトランジスタ４２の
ゲート電圧）＞センスアンプ３９の入力端３９Ｂの電圧
（ｎＭＯＳトランジスタ４３のゲート電圧）であるか
ら、センスアンプの出力として、Ｈレベルを得ることが
できる。

【００９６】以上のように、この第１実施例において
は、レベルシフト回路５６は、トランスファゲートをな
すｎＭＯＳトランジスタ５７、５８と、初期化回路５９
とで構成されている。

【００９７】したがって、この第１実施例によれば、デ
ータバス線ＤＢ、／ＤＢの電荷をセンスアンプ３９の入
力端３９Ａ、３９Ｂに伝えることにより、データバス線
ＤＢ、／ＤＢの電位をレベルシフトすることができ、レ
ベルシフト回路５６には、図１４に示す従来のＤＲＡＭ
が設けるレベルシフト回路３０のようにＤＣ電流が流れ
ることがないので、消費電力の低減化を図ることができ
る。

【００９８】また、この第１実施例によれば、レベルシ
フト回路５６は、４個のｎＭＯＳトランジスタ５７、５
８、６０、６１で構成されているので、６個のｎＭＯＳ
トランジスタ３１〜３６を必要とする図１９に示すレベ
ルシフト回路を設けている図１４に示す従来のＳＲＡＭ
よりも回路構成を簡単にし、チップ面積の縮小化を図る
ことができる。

【００９９】第２実施例・・図６、図７ 図６は、本発明の第２実施例の要部を示す回路図であ
り、この第２実施例は、図２に示す第１実施例が設ける
レベルシフト回路５６と回路構成の異なるレベルシフト
回路６４を設け、その他については、図２に示す第１実
施例と同様に構成したものである。

【０１００】このレベルシフト回路６４は、図２に示す
レベルシフト回路５６が設ける初期化回路５９と回路構
成の異なる初期化回路６５を設け、その他については、
図２に示すレベルシフト回路５６と同様に構成したもの
である。

【０１０１】この初期化回路６５は、ｎＭＯＳトランジ
スタ６０、６１のソースを接続し、その接続点をダイオ
ード接続されたｎＭＯＳトランジスタ６６を介して接地
し、その他については、初期化回路５９と同様に構成し
たものである。

【０１０２】この第２実施例においては、センスアンプ
３９の入力端３９Ａ、３９Ｂの初期化電圧がｎＭＯＳト
ランジスタ６６のスレッショルド電圧ＶＴＨとなる点を
除き、第１実施例の場合とほぼ同様の動作が行われる。

【０１０３】なお、センスアンプ３９の入力端３９Ａ、
３９Ｂの初期化電圧がｎＭＯＳトランジスタ６６のスレ
ッショルド電圧ＶＴＨとなることから、ビット線ＢＬ、
／ＢＬ、データバス線ＤＢ、／ＤＢの電位変化に対する
センスアンプ３９の入力端３９Ａ、３９Ｂの電圧の変化
は、図７に示すようになる。

【０１０４】以上のように、この第２実施例において
は、レベルシフト回路６４は、トランスファゲートをな
すｎＭＯＳトランジスタ５７、５８と、初期化回路６５
とで構成されている。

【０１０５】したがって、この第２実施例によれば、デ
ータバス線ＤＢ、／ＤＢの電荷をセンスアンプ３９の入
力端３９Ａ、３９Ｂに伝えることにより、データバス線
ＤＢ、／ＤＢの電位をレベルシフトすることができ、レ
ベルシフト回路６４には、図１４に示す従来のＳＲＡＭ
が設けるレベルシフト回路３０のようにＤＣ電流が流れ
ることがないので、消費電力の低減化を図ることができ
る。

【０１０６】また、この第２実施例によれば、レベルシ
フト回路６４は、５個のｎＭＯＳトランジスタ５７、５
８、６０、６１、６６で構成されているので、６個のｎ
ＭＯＳトランジスタ３１〜３６を必要とする図１９に示
すレベルシフト回路３０を設けている図１４に示す従来
のＳＲＡＭよりも回路構成を簡単にし、チップ面積の縮
小化を図ることができる。

【０１０７】また、この第２実施例においては、センス
アンプ３９の入力端３９Ａ、３９Ｂの初期化電圧をｎＭ
ＯＳトランジスタ６６のスレッショルド電圧ＶＴＨとし
ているので、ｎＭＯＳトランジスタ５７、５８のサイズ
を小さくすることができると共に、ライト時に、ビット
線をＨレベルにドライブする側のバッファの負担を軽く
することができる。

【０１０８】第３実施例・・図８〜図１１ 図８は、本発明の第３実施例の要部を示す回路図であ
り、この第３実施例においては、図２に示す第１実施例
が設けるレベルシフト回路５６と回路構成の異なるレベ
ルシフト回路６８が設けられている。

【０１０９】ここに、このレベルシフト回路６８は、ｎ
ＭＯＳトランジスタ５７をビット線ＢＬとデータバス線
ＤＢとの間に接続し、ｎＭＯＳトランジスタ５８をビッ
ト線／ＢＬとデータバス線／ＤＢとの間に接続させ、そ
の他については、図２に示すレベルシフト回路５６と同
様に構成したものである。

【０１１０】即ち、このレベルシフト回路６８は、ｎＭ
ＯＳトランジスタ５７については、ドレインをビット線
ＢＬに接続し、ソースをデータバス線ＤＢに接続すると
共に、ｎＭＯＳトランジスタ５８については、ドレイン
をビット線／ＢＬに接続し、ソースをデータバス線／Ｄ
Ｂに接続し、コラムゲート回路としても、機能するよう
にしたものである。

【０１１１】そこで、この第３実施例においては、第１
実施例が設けているコラムゲート回路１６と、データバ
ス線ＤＢ、／ＤＢの負荷をなすｐＭＯＳトランジスタ２
２、２３と、データバス線イコライズ回路２４を削除し
ている。

【０１１２】そして、また、図９に示すように、コラム
ごとに、コラム選択信号ＣＬとトランスファ制御信号Ｔ
ＦとをＡＮＤ処理してｎＭＯＳトランジスタ５７、５８
のオン、オフを制御するトランスファ制御信号ＴＦ１を
出力するトランスファ制御信号（ＴＦ１）発生回路を設
けるようにしている。

【０１１３】図９において、７０はコラム選択信号ＣＬ
及びトランスファ制御信号ＴＦが入力されるＮＡＮＤ回
路、７１はＮＡＮＤ回路７０の出力を反転するインバー
タである。

【０１１４】このトランスファ制御信号（ＴＦ１）発生
回路においては、コラム選択信号ＣＬ＝Ｌレベルの場
合、ＮＡＮＤ回路７０の出力＝Ｈレベル、トランスファ
制御信号ＴＦ１＝Ｌレベルとされ、ｎＭＯＳトランジス
タ５７、５８＝オフとされる。

【０１１５】これに対して、コラム選択信号ＣＬ＝Ｈレ
ベル、トランスファ制御信号ＴＦ＝Ｈレベルとされる
と、ＮＡＮＤ回路７０の出力＝Ｌレベル、トランスファ
制御信号ＴＦ１＝Ｈレベルとされ、ｎＭＯＳトランジス
タ５７、５８＝オンとされる。

【０１１６】図１０は、この第３実施例において、デー
タ読出し時、メモリセル１が選択された場合の動作を示
す波形図であり、図１０Ａはワード線ＷＬの電位、図１
０Ｂはイコライズ信号ＥＱ、図１０Ｃは反転イコライズ
信号／ＥＱを示している。

【０１１７】また、図１０Ｄはコラム選択信号ＣＬ、図
１０Ｅはトランスファ制御信号ＴＦ、図１０Ｆはトラン
スファ制御信号ＴＦ１、図１０Ｇはセンスアンプ活性化
信号ＡＣＴ２、図１０Ｈはセンスアンプ３９の出力を示
している。

【０１１８】ここに、ワード線ＷＬ＝Ｈレベルとされ、
メモリセル１が選択される前においては、イコライズ信
号ＥＱ＝Ｈレベル、反転イコライズ信号／ＥＱ＝Ｌレベ
ルとされる。

【０１１９】この結果、ビット線イコライズ回路１１
（図１６参照）においては、ｎＭＯＳトランジスタ１２
＝オン、ｐＭＯＳトランジスタ１３〜１５＝オンとさ
れ、ビット線ＢＬ、／ＢＬは、電源電圧ＶＣＣにイコラ
イズされる。

【０１２０】また、レベルシフト回路６８の初期化回路
５９においては、ｎＭＯＳトランジスタ６０、６１＝オ
ンとされ、データバス線ＤＢ、／ＤＢ及びセンスアンプ
３９の入力端３９Ａ、３９Ｂは、接地電圧０［Ｖ］に初
期化される。

【０１２１】また、コラム選択信号ＣＬ＝「Ｌ」、トラ
ンスファ制御信号ＴＦ＝Ｌレベルとされ、トランスファ
制御信号ＴＦ１＝「Ｌ」、レベルシフト回路６８のｎＭ
ＯＳトランジスタ５７、５８＝オフとされ、ビット線Ｂ
Ｌ、／ＢＬと、データバス線ＤＢ、／ＤＢとは非接続と
される。

【０１２２】また、センスアンプ活性化信号ＡＣＴ２＝
Ｌレベルとされ、センスアンプ３９においては、ｎＭＯ
Ｓトランジスタ４５＝オフで、このセンスアンプ３９
は、非活性状態とされる。

【０１２３】ここに、メモリセル１が選択される場合に
は、コラム選択信号ＣＬ＝Ｈレベルとされ（図１０
Ｄ）、その後、ワード線ＷＬ＝Ｈレベルとされ（図１０
Ａ）、メモリセル１（図１５参照）においては、ｎＭＯ
Ｓトランジスタ７、８＝オンとされる。

【０１２４】また、イコライズ信号ＥＱ＝Ｌレベル、反
転イコライズ信号／ＥＱ＝Ｈレベルとされ（図１０Ｂ、
図１０Ｃ）、ビット線イコライズ回路１１（図１６参
照）においては、ｎＭＯＳトランジスタ１２＝オフ、ｐ
ＭＯＳトランジスタ１３〜１５＝オフとされる。

【０１２５】また、トランスファ制御信号ＴＦ＝Ｈレベ
ルとされ（図１０Ｅ）、この結果、トランスファ制御信
号ＴＦ１＝Ｈレベルとされ（図１０Ｆ）、レベルシフト
回路６８においては、ｎＭＯＳトランジスタ５７、５８
＝オンとされ、ビット線ＢＬ、／ＢＬがそれぞれデータ
バス線ＤＢ、／ＤＢと接続される。

【０１２６】次に、センスアンプ活性化信号ＡＣＴ２＝
Ｈレベルとされ（図１０Ｇ）、センスアンプ３９（図２
０参照）においては、ｎＭＯＳトランジスタ４５＝オン
とされ、センスアンプ３９＝活性状態とされる。

【０１２７】この場合において、メモリセル１において
は、ｎＭＯＳトランジスタ３＝オフ、ｎＭＯＳトランジ
スタ４＝オンで、ｎＭＯＳトランジスタ３のドレイン＝
Ｈレベル、ｎＭＯＳトランジスタ４のドレイン＝Ｌレベ
ルにされているとする。

【０１２８】すると、図１１に示すように、ビット線Ｂ
Ｌは電源電圧ＶＣＣを維持し、ビット線／ＢＬは電源電
圧ＶＣＣよりも若干低い電圧ＶＣＣ−αとなる。

【０１２９】ここに、図５に、エンハンスメント形のｎ
ＭＯＳトランジスタのＶ_DS（ドレイン・ソース間電圧）
−Ｉ_D（ドレイン電流）特性を示すが、この特性から明
らかなように、ｎＭＯＳトランジスタ５７、５８によっ
て、センスアンプ３９の入力端３９Ａ、３９Ｂに流れ込
む電流に差が生じることになる。

【０１３０】この結果、ｎＭＯＳトランジスタ５７、５
８のソース側の負荷が略同一であれば、センスアンプ３
９の入力端３９Ａ、３９Ｂには、ビット線ＢＬ、／ＢＬ
の電位差に応じた電位差が発生することになるが、これ
を放置すると、センスアンプ３９の入力端３９Ａ、３９
Ｂの電位は、最終的には、ＶＣＣ−ＶＴＨとなる。

【０１３１】そこで、ｎＭＯＳトランジスタ５７、５８
のサイズや、ｎＭＯＳトランジスタ５７、５８の導通時
間を適当な値にあわせこむことにより、図１１に示すよ
うに、ビット線ＢＬ、／ＢＬの電位をセンスアンプ３９
に好適な任意の電位に変換することができる。

【０１３２】なお、ｎＭＯＳトランジスタ５７、５８を
オンとした後、オフとしても、センスアンプ３９の入力
端３９Ａ、３９Ｂ側の容量により、変換されたレベルを
一定時間保持することができるので、データをセンスす
る分には、動作上、問題は生じない。

【０１３３】なお、この例の場合には、センスアンプ３
９の入力端３９Ａの電圧（ｎＭＯＳトランジスタ４２の
ゲート電圧）＞センスアンプ３９の入力端３９Ｂの電圧
（ｎＭＯＳトランジスタ４３のゲート電圧）であるか
ら、センスアンプの出力として、Ｈレベルを得ることが
できる。

【０１３４】以上のように、この第３実施例において
は、レベルシフト回路６８は、トランスファゲートをな
すｎＭＯＳトランジスタ５７、５８と、初期化回路５９
とで構成されている。

【０１３５】したがって、この第３実施例によれば、ビ
ット線ＢＬ、／ＢＬの電荷をセンスアンプ３９の入力端
３９Ａ、３９Ｂに伝えることにより、ビット線ＢＬ、／
ＢＬの電位をレベルシフトすることができ、レベルシフ
ト回路６８には、図１４に示す従来のＳＲＡＭが設ける
レベルシフト回路３０のようにＤＣ電流が流れることが
ないので、消費電力の低減化を図ることができる。

【０１３６】また、この第３実施例によれば、レベルシ
フト回路６８は、４個のｎＭＯＳトランジスタ５７、５
８、６０、６１で構成されているので、６個のｎＭＯＳ
トランジスタ３１〜３６を必要とする図１９に示すレベ
ルシフト回路３０を設けている図１４に示す従来のＳＲ
ＡＭよりも回路構成を簡単にし、チップ面積の縮小化を
図ることができる。

【０１３７】また、この第３実施例においては、レベル
シフト回路６８を構成するｎＭＯＳトランジスタ５７、
５８をコラムゲート回路としても機能するようにしてい
るので、コラムゲート回路を別に設ける必要がなく、こ
の点からしても、回路構成を簡単にし、チップ面積の縮
小化を図ることができる。

【０１３８】なお、ビット線ＢＬ、／ＢＬの負荷をなす
ｐＭＯＳトランジスタ９、１０及びビット線イコライズ
回路１１をビット線ＢＬ、／ＢＬのデータバス線ＤＢ、
／ＤＢと接続する端部側とは反対の端部側に配置させる
場合には、メモリセル１からセンスアンプ３９の初段ト
ランジスタ４２、４３までを全てｎＭＯＳトランジスタ
で構成することができるので、このようにする場合に
は、Ｐウエル・Ｎウエルの間隔を取る必要がなく、チッ
プ面積の縮小化を図ることができる。

【０１３９】第４実施例・・図１２、図１３ 図１２は、本発明の第４実施例の要部を示す回路図であ
り、この第４実施例は、図８に示す第３実施例が設ける
レベルシフト回路６８と回路構成の異なるレベルシフト
回路７３を設け、その他については、図８に示す第３実
施例と同様に構成したものである。

【０１４０】このレベルシフト回路７３は、図８に示す
レベルシフト回路６８が設ける初期化回路５９と回路構
成の異なる初期化回路６５を設け、その他については、
図８に示すレベルシフト回路６８と同様に構成したもの
である。

【０１４１】この初期化回路６５は、ｎＭＯＳトランジ
スタ６０、６１のソースを接続し、その接続点をダイオ
ード接続されたｎＭＯＳトランジスタ６６を介して接地
し、その他については、初期化回路５９と同様に構成し
たものである。

【０１４２】この第４実施例においては、センスアンプ
３９の入力端３９Ａ、３９Ｂの初期化電圧がｎＭＯＳト
ランジスタ６６のスレッショルド電圧ＶＴＨとなる点を
除き、第３実施例の場合とほぼ同様の動作が行われる。

【０１４３】なお、センスアンプ３９の入力端３９Ａ、
３９Ｂの初期化電圧がｎＭＯＳトランジスタ６６のスレ
ッショルド電圧ＶＴＨとなることから、ビット線ＢＬ、
／ＢＬの電位変化に対するセンスアンプ３９の入力端３
９Ａ、３９Ｂの電圧の変化は、図１３に示すようにな
る。

【０１４４】以上のように、この第４実施例において
は、レベルシフト回路７３は、トランスファゲートをな
すｎＭＯＳトランジスタ５７、５８と、初期化回路６５
とで構成されている。

【０１４５】したがって、この第４実施例によれば、デ
ータバス線ＤＢ、／ＤＢの電荷をセンスアンプ３９の入
力端３９Ａ、３９Ｂに伝えることにより、データバス線
ＤＢ、／ＤＢの電位をレベルシフトすることができ、レ
ベルシフト回路７３には、図１４に示す従来のＳＲＡＭ
が設けるレベルシフト回路３０のようにＤＣ電流が流れ
ることがないので、消費電力の低減化を図ることができ
る。

【０１４６】また、この第４実施例によれば、レベルシ
フト回路７３は、５個のｎＭＯＳトランジスタ５７、５
８、６０、６１、６６で構成されているので、６個のｎ
ＭＯＳトランジスタ３１〜３６を必要とする図１９に示
すレベルシフト回路３０を設けている図１４に示す従来
のＳＲＡＭよりも回路構成を簡単にし、チップ面積の縮
小化を図ることができる。

【０１４７】また、この第４実施例によれば、第３実施
例の場合と同様に、レベルシフト回路６８を構成するｎ
ＭＯＳトランジスタ５７、５８をコラムゲート回路とし
ても機能するようにしているので、コラムゲート回路を
別に設ける必要がなく、この点からしても、回路構成を
簡単にし、チップ面積の縮小化を図ることができる。

【０１４８】また、この第４実施例においては、センス
アンプ３９の入力端３９Ａ、３９Ｂの初期化電圧をｎＭ
ＯＳトランジスタ６６のスレッショルド電圧ＶＴＨとし
ているので、ｎＭＯＳトランジスタ５７、５８のサイズ
を小さくすることができると共に、ライト時に、ビット
線をＨレベルにドライブする側のバッファの負担を軽く
することができる。

【０１４９】なお、ビット線ＢＬ、／ＢＬの負荷をなす
ｐＭＯＳトランジスタ９、１０及びビット線イコライズ
回路１１をビット線ＢＬ、／ＢＬのデータバス線ＤＢ、
／ＤＢと接続する端部側とは反対の端部側に配置させる
場合には、メモリセル１からセンスアンプ３９の初段の
駆動トランジスタ４２、４３までを全てｎＭＯＳトラン
ジスタで構成することができるので、このようにする場
合には、Ｐウエル・Ｎウエルの間隔を取る必要がなく、
チップ面積の縮小化を図ることができる。

【０１５０】

【発明の効果】以上のように、本発明によれば、レベル
シフト回路（５１）を、トランスファゲートをなす絶縁
ゲート形電界効果トランジスタ（５２、５３）と、初期
化回路（５４）とで構成するとしたことにより、データ
転送路（４８、４９）の電荷をセンスアンプ（５０）の
入力端（５０Ａ、５０Ｂ）に伝えることにより、データ
転送路（４８、４９）の電位をセンスアンプ（５０）に
好適な電位に変換することができ、レベルシフト回路
（５１）にはＤＣ電流が流れることがないようにするこ
とができるので、消費電力の低減化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の要部を示す回路図であ
る。

【図３】本発明の第１実施例の動作を示す波形図であ
る。

【図４】本発明の第１実施例の動作を示す波形図であ
る。

【図５】エンハンスメント形のｎＭＯＳトランジスタの
Ｖ_DS（ドレイン・ソース間電圧）−Ｉ_D（ドレイン電
流）特性を示す波形図である。

【図６】本発明の第２実施例の要部を示す回路図であ
る。

【図７】本発明の第２実施例の動作を示す波形図であ
る。

【図８】本発明の第３実施例の要部を示す回路図であ
る。

【図９】本発明の第３実施例が設けるトランスファ制御
信号（ＴＦ１）発生回路を示す回路図である。

【図１０】本発明の第３実施例の動作を示す波形図であ
る。

【図１１】本発明の第３実施例の動作を示す波形図であ
る。

【図１２】本発明の第４実施例の要部を示す回路図であ
る。

【図１３】本発明の第４実施例の動作を示す波形図であ
る。

【図１４】従来のＳＲＡＭの一例の要部を示す回路図で
ある。

【図１５】図１４に示す従来のＳＲＡＭ、第１実施例、
第２実施例、第３実施例及び第４実施例が備えるメモリ
セルを示す回路図である。

【図１６】図１４に示す従来のＳＲＡＭ、第１実施例、
第２実施例、第３実施例及び第４実施例が備えるビット
線イコライズ回路である。

【図１７】図１４に示す従来のＳＲＡＭ、第１実施例及
び第２実施例が備えるコラムゲート回路である。

【図１８】図１４に示すＳＲＡＭ、第１実施例及び第２
実施例が備えるデータバス線イコライズ回路である。

【図１９】図１４に示す従来のＳＲＡＭが備えるレベル
シフト回路である。

【図２０】図１４に示す従来のＳＲＡＭ、第１実施例、
第２実施例、第３実施例及び第４実施例が備えるセンス
アンプである。

【図２１】図１４に示す従来のＳＲＡＭの動作を示す波
形図である。

【符号の説明】

４７₀、４７_n メモリセル ４８、４９ データ転送路 ５０ センスアンプ ５１ レベルシフト回路 ５２、５３ 絶縁ゲート形電界効果トランジスタ ５４ 初期化回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数のスタティック形のメモリセル（４７
   ₀・・・４７_n）と、 これら複数のメモリセル（４７₀・・・４７_n）の第１、
   第２のデータ入出力端（４７_0A・・・４７_nA、４７_0B・
   ・・４７_nB）にそれぞれ接続され、データ読み出し前に
   電源電圧にイコライズされる第１、第２のデータ転送路
   （４８、４９）と、 一方の被制御電極を前記第１、第２のデータ転送路（４
   ８、４９）にそれぞれ接続され、データ読出し時、オン
   状態とされる第１、第２の絶縁ゲート形電界効果トラン
   ジスタ（５２、５３）と、 第１、第２の入力端（５０Ａ、５０Ｂ）を前記第１、第
   ２の絶縁ゲート形電界効果トランジスタ（５２、５３）
   の他方の被制御電極に接続された差動増幅回路からなる
   センスアンプ（５０）と、 データ読出し前に、前記センスアンプ（５０）の第１、
   第２の入力端（５０Ａ、５０Ｂ）を前記センスアンプ
   （５０）が非飽和領域で動作することができる電位に初
   期化する初期化回路（５４）とを有し、 前記第１、第２の絶縁ゲート形電界効果トランジスタ
   （５２、５３）と、前記初期化回路（５４）とで、レベ
   ルシフト回路（５１）を構成していることを特徴とする
   半導体記憶装置。
2. 【請求項２】複数のスタティック形のメモリセルと、 これら複数のメモリセルの第１、第２のデータ入出力端
   にそれぞれ接続され、データ読み出し前に電源電圧にイ
   コライズされる第１、第２のビット線と、 一端を前記第１、第２のビット線にそれぞれ接続され、
   コラム選択信号によってオン、オフが制御される第１、
   第２のスイッチ回路と、 これら第１、第２のスイッチ回路の他端にそれぞれ接続
   された第１、第２のデータバス線と、 一方の被制御電極を前記第１、第２のデータバス線にそ
   れぞれ接続され、データ読出し時、オン状態とされる第
   １、第２の絶縁ゲート形電界効果トランジスタと、 第１、第２の入力端を前記第１、第２の絶縁ゲート形電
   界効果トランジスタの他方の被制御電極に接続された差
   動増幅回路からなるセンスアンプと、 データ読出し前に、前記センスアンプの第１、第２の入
   力端を前記センスアンプが非飽和領域で動作することが
   できる電位に初期化する初期化回路とを有し、 前記第１、第２の絶縁ゲート形電界効果トランジスタ
   と、前記初期化回路とで、レベルシフト回路を構成して
   いることを特徴とする半導体記憶装置。
3. 【請求項３】複数のスタティック形のメモリセルと、 これら複数のメモリセルの第１、第２のデータ入出力端
   にそれぞれ接続され、データ読み出し前に電源電圧にイ
   コライズされる第１、第２のビット線と、 一方の被制御電極を前記第１、第２のビット線にそれぞ
   れ接続され、データ読出し時、オン状態とされる第１、
   第２の絶縁ゲート形電界効果トランジスタと、 これら第１、第２の絶縁ゲート形電界効果トランジスタ
   の他方の被制御電極にそれぞれ接続された第１、第２の
   データバス線と、 第１、第２の入力端を前記第１、第２のデータバス線に
   接続された差動増幅回路からなるセンスアンプと、 データ読出し前に、前記センスアンプの第１、第２の入
   力端を前記センスアンプが非飽和領域で動作することが
   できる電位に初期化する初期化回路とを有し、 前記第１、第２の絶縁ゲート形電界効果トランジスタ
   と、前記初期化回路とで、コラムゲート回路を兼ねるレ
   ベルシフト回路を構成していることを特徴とする半導体
   記憶装置。
4. 【請求項４】前記初期化回路は、一方の被制御電極を前
   記センスアンプの第１の入力端に接続され、他方の被制
   御電極を接地され、データ読出し前、オンとされ、デー
   タ読出し時、オフとされる第３の絶縁ゲート形電界効果
   トランジスタと、一方の被制御電極を前記センスアンプ
   の第２の入力端に接続され、他方の被制御電極を接地さ
   れ、データ読出し前、オンとされ、データ読出し時、オ
   フとされる第４の絶縁ゲート形電界効果トランジスタと
   を設けて構成されていることを特徴とする請求項１、２
   又は３記載の半導体記憶装置。
5. 【請求項５】前記初期化回路は、一方の被制御電極を前
   記センスアンプの第１の入力端に接続され、データ読出
   し前、オンとされ、データ読出し時、オフとされる第３
   の絶縁ゲート形電界効果トランジスタと、一方の被制御
   電極を前記センスアンプの第２の入力端に接続され、デ
   ータ読出し前、オンとされ、データ読出し時、オフとさ
   れる第４の絶縁ゲート形電界効果トランジスタと、前記
   第３、第４の絶縁ゲート形電界効果トランジスタの他方
   の被制御電極と接地との間に順方向に接続された一方向
   素子とを設けて構成されていることを特徴とする請求項
   １、２又は３記載の半導体記憶装置。
6. 【請求項６】前記第１、第２のビット線の負荷回路及び
   イコライズ回路を、前記第１、第２のビット線の前記第
   １、第２のデータバス線と接続される端部側とは反対の
   端部側に配置させていることを特徴とする請求項２、
   ３、４又は５記載の半導体記憶装置。