JPH077634A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ＴＶ信号の走査方向を容易に変換し、垂直方向
の処理を多用する処理系のハードウエア規模を大幅に削
減することができ、全体画像の遅延時間短縮も可能な装
置を得る。 【構成】デジタル化されたＴＶ信号は、バッファメモリ
１０７にて水平走査から垂直走査に変換され、垂直フィ
ルタリングを行う回路１１４に入力され、バッファメモ
リで垂直走査状態から水平走査状態に変換される。回路
１４において要求される遅延素子は垂直方向フィルタリ
ングにもかかわらず、１ライン単位の遅延素子より十分
小さい画素単位であっても良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】テレビジョンのデジタル信号処理
に関する。特に垂直方向の処理において回路規模削減に
有効な手法を提供する。

【０００２】

【従来の技術】図２１は、テレビジョン信号の垂直フィ
ルタ回路の従来例を示す。公知のようにデジタルフィル
タは単位遅延素子、タップ係数器、加算器の組み合わせ
で構成できる。しかしながら、垂直方向のデジタルフィ
ルタを構成する場合、単位遅延素子としてライン遅延が
必要になる。例えば、ＮＴＳＣ信号を考えた場合、デジ
タルクロック周波数が１４．３ＭＨｚ、８ビット長の入
力に対しては１ライン遅延として７Ｋビット程度の容量
が必要である。

【０００３】入力端９０１に入力された信号は、ライン
遅延素子９０２〜９０４を順次通る。遅延素子数はタッ
プ数ー１必要である。各ライン遅延素子９０２〜９０４
の入出力からタップが取り出され、それぞれのタップ出
力は、タップ係数器９０５〜９０８で係数倍された後、
加算器９０９で加算演算されて出力端９１０からフィル
タ出力として出力される。

【０００４】これまでは実現コストとの兼ね合いでタッ
プ数が２〜３程度で構成されたものが多い。しかしなが
ら、フィルタ特性として急峻な特性が要求される場合に
はフィルタのタップ数を多く設定しなければ所要特性を
実現できない。例えば１７タップ必要であれば、１６個
のライン遅延素子が必要である。集積回路を考えた場合
でもライン遅延素子はメモリ容量として大きいために、
かなりのチップ面積が必要となり、実用的なコストでの
実現が困難である。また、ライン遅延素子を外付けとし
て、係数演算と加算演算を集積化した場合には全てを集
積化したものよりかなりのコスト高になる。外付けライ
ン遅延素子は現在高価であり、容量的には２桁小さいに
も拘らずフィールドメモリよりも高価ですらある。ま
た、将来的にも安価になる要素は見いだせない。

【０００５】図２２（Ａ）は、上記のような垂直方向の
デジタルフィルタを多用した装置として提案されている
レターボックス変換装置である。入力端子９１１より、
有効走査線数４８０本の飛び越し走査信号が入力され
る。入力された信号は、バッファ９１４、およびフィー
ルド遅延器９１２に供給される。フィールド遅延器９１
２の出力はバッファ９１３に入力されスイッチ９１５に
よりライン毎に次の垂直処理部９３０に入力される。こ
こで、スイッチ９１５の出力は、フレーム周波数３０Ｈ
ｚの順次走査信号となっている。

【０００６】これは、図２２（Ｂ）に示すように第１の
フィールドが第２のフィールドと合成され、図２２
（Ｃ）に示す信号となっているからである。このフレー
ム周波数３０Ｈｚの順次走査信号は垂直処理部９３０の
垂直低域通過フィルタ（ＶＬＰＦ）９１６及び垂直高域
通過フィルタ（ＶＨＰＦ）９１７に入力される。この２
つのフィルタにより、動き成分である時間方向の高域成
分と低域成分とに分離が行われている。

【０００７】フレーム合成により２つのフィールドが合
成されたため、図２２（Ｄ）に示す飛び越し走査信号ス
ペクトルは図２２（Ｅ）に示すスペクトルに変換されて
いる。つまり、画像動き成分Ａは、飛び越し走査により
折り返し部分Ｂに示す垂直高域成分に変換される。ここ
で、フレーム合成を行えば、垂直高域にシフトした動き
の成分は、依然として垂直の高域の領域Ｃに存在する。
このようなスペクトルに変換後、ＶＨＰＦ９１７により
動きの成分が抽出され、低域成分との分離がおおなわれ
る。次に、動き成分は垂直周波数シフト回路（Ｖシフト
回路）９１８により垂直の低域に変換される。時間低域
成分および、動き成分はそれぞれ４→３走査線変換器９
２０、９１９によりそれぞれ３／４倍に走査線数の変換
が行われ、４８０本の画像から３６０本の画像に変換さ
れる。変換された動き成分は再度垂直周波数シフト回路
（Ｖシフト回路）９２２により、垂直の高域に変換さ
れ、加算器９２１において時間低域成分と合成される。
合成された信号は、スイッチ９２３に入力される。スイ
ッチ９２３はライン毎に切り替わり、入力された信号を
バッファ９２４、９２５にそれぞれ出力する。バッファ
９２４、９２５は、フレーム周波数３０Ｈｚの順次信号
を再度、飛び越し走査信号の各フィールドに変換する。
バッファ９２５の出力はフィールド遅延素子９２６によ
り１フィールド分遅延され、スイッチ９２７に入力され
る。スイッチ９２７はフィールド毎に切り替わり、出力
端子９２８より飛び越し走査信号を出力する。出力され
る信号は、有効走査３６０本のレターボックス形式とな
っている。

【０００８】以上のような処理装置では、垂直方向の処
理が多用され、例えば、ＶＬＰＦ、ＶＨＰＦ９１６、９
１７、４→３走査線変換器９２０、９１９はラインメモ
リを多数必要とする。よって破線で囲った垂直処理部９
３０は多数のラインメモリを必要とするため、ＩＣ化す
るのは非常に難しいとされている。

【０００９】図２３は、図２２に示した装置と同様の手
法を順次走査変換に応用した例を示している。図２２と
同じ番号をつけた部分は同様に動作をする。ＶＬＰＦ９
１６の出力信号は加算器９４０に入力され、更に動き検
出器９４１に入力される。動き検出器９４１の出力は、
スイッチ９４２を制御する。スイッチ９４２は静画時に
は入力された信号をＶシフト回路９１８からの信号をＶ
シフト回路９２２に入力し、動画時には加算器９４３、
９４４に入力する。ここで、動画時にはスイッチ９４２
の出力は動き成分として判定されており、時間方向にシ
フトして、時間方向の低域成分と合成される。また、静
画時は、スイッチ９４２の出力は垂直の高域成分と判定
されており、垂直高域にシフトされ、時間方向の低域成
分と合成される。

【００１０】この処理について、図２３（Ｂ）〜（Ｅ）
を用いて説明する。フレーム合成した信号スペクトル
は、図２３（Ｂ）に示すように、垂直方向の高域に飛び
越し走査の折り返し成分がシフトしている。この成分
は、静画の場合は、画像本来の持つ垂直高域成分であ
り、動画の場合は時間方向の高域成分である動きの成分
となっている。したがって、動きの検出を行い、静画時
は、垂直の高域に、動画時は時間の高域に周波数シフト
し、時間方向の低域成分と合成する。垂直方向の周波数
シフトは、ライン毎に極性を反転することで実現でき
る。一方、時間方向への周波数シフトは、フレームごと
に極性を反転することで実現できる。図２３（Ａ）の加
算器９４４、９４３は時間方向の周波数シフトを行って
いる。つまり、加算器９４４は正極性で、加算器９４３
は負極性で合成を行っている。それぞれの加算器９４
４、９４３の出力はバッファ９４５、１／６０遅延素子
９４６に入力される。１／６０遅延素子９４６の出力は
バッファ９４７に入力される。バッファ９４５、９４４
では、時間圧縮が行われ、フレーム周波数６０Ｈｚの順
次信号に変換される。それぞれのバッファ出力はスイッ
チ９４８により切り替えられ順次走査信号が９４９より
出力される。上記した順次走査変換は、高画質の順次走
査画像を得ることができるが、図２２に示した回路と同
様垂直方向の処理が多くラインメモリが多数必要とな
る。

【００１１】

【発明が解決しようとする課題】上述した手法では垂直
方向の処理においてライン遅延が必要不可欠であった。
このため高度な処理を行う場合には高価なライン遅延が
多数必要であり、処理回路としての実現コストが著しく
高くなる。そこでこの発明は、高価なライン遅延素子を
不要とするデジタル信号処理装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】この発明は、入力テレビ
信号は通常水平方向に走査されて、これが垂直方向に繰
り返されている信号である点に着目する。そして入力テ
レビ信号をバッファメモリに書き込み、垂直方向に走査
された信号のようにバッファメモリから読み出す。この
メモリ読み出し出力を、単位遅延し、水平画素単位とし
た信号処理を行う。信号処理出力を再度別のバッファメ
モリに書き込み、入力と同じ水平方向の走査で読み出し
て出力とする。

【００１３】

【作用】入力信号をバッファメモリに書き込み垂直走査
方向に読み出すことで、入力信号の横縦が変換される。
このときのバッファメモリ読み出し出力の隣合うデータ
は、入力信号の縦方向の隣合うデータが並び替えられた
ものである。従って、先に述べた手法では垂直方向信号
処理の単位遅延として垂直方向の遅延（１ライン分の遅
延）が必要であったものが、バッファメモリ出力では水
平方向の単位遅延のみで等価になる。すなわち、先の手
法では垂直単位遅延としてライン遅延が必要であったも
のが、上記の手段では単に水平方向単位遅延として単な
るラッチ回路で置き換えることができる。この状態で、
所定の信号処理を行った後、再度バッファメモリに書き
込み縦横変換し、入力と同じ走査構造で出力することに
より、垂直方向に処理された信号を得ることができる。

【００１４】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例である。入力テ
レビ信号は入力端１０１に供給される。入力テレビ信号
は、アナログデジタル（Ａ／Ｄ）変換器１０２でデジタ
ルデータに変換される。Ａ／Ｄ変換器１０２の出力は同
期信号再生回路１０３、カラーバースト位相ロックルー
プ（ＰＬＬ）回路１０５、バッファメモリ１０７に入力
される。同期信号再生回路１０３で水平および垂直の同
期信号であるＨ，Ｖが再生される。この同期信号Ｈ，Ｖ
はカラーバーストゲートパルス発生回路１０４に入力さ
れる。このゲートパルス発生回路１０４は、カラーバー
ストゲートパルスを作成して、カラーバーストＰＬＬ回
路１０５に与える。カラーバーストＰＬＬ回路１０５は
入力テレビ信号のカラーバースト信号に位相同期した信
号４ｆｓｃを生成し、システムのクロックＣＫを出力し
各部に供給する。

【００１５】メモリ制御信号発生回路１０６には、上記
した同期信号Ｈ，Ｖ及びクロックＣＫが供給されてい
る。メモリ制御信号発生回路１０６は、バッファメモリ
１０７、１１５の書き込み読み出しを制御する信号を発
生する。メモリ制御信号発生回路１０６の書き込み信号
Ｗにより、バッファメモリ１０７は図２（Ａ）に示すよ
うに入力信号の走査方向通りにａ１，ａ２，ａ３ ・・
・のデータを書き込み、次のラインではｂ１，ｂ２，ｂ
３・・・、更に次のラインではｃ１，ｃ２，ｃ３・・・
のデータを書き込む。また、メモリ制御信号発生回路１
０６の読み出し信号Ｒにより、バッファメモリ１０７は
図２（Ａ）に示すように入力信号の走査方向と異なる縦
方向にａ１，ｂ１，ｃ１ ・・・のデータを読み出す。
この読み出しデータは、フィルタ処理回路１１４（垂直
処理部）に供給され垂直フィルタリング処理され、その
出力は、バッファメモリ１１５に入力される。このフィ
ルタ処理回路１１４は、一例として水平単位遅延素子１
０８、１０９、係数器１１０〜１１２、加算器１１３で
示しているが、勿論これに限定されず任意の処理が可能
である。

【００１６】メモリ制御信号発生回路１０６の書き込み
信号Ｗにより、バッファメモリ１１５は図２（Ｂ）に示
すようにａ１，ｂ１，ｃ１・・・の方向でデータが書き
込まれ、またメモリ制御信号発生回路１０６の読み出し
信号Ｒにより、バッファメモリ１１５は図２（Ｂ）に示
すようにａ１，ａ２，ａ３・・・の方向でデータが読み
出される。このデータはデジタルアナログ（Ｄ／Ａ）変
換器１１６でアナログ信号に変換され出力端１１７から
出力される。

【００１７】また、図４に示すように後段のバッファメ
モリ１１５を省略すれば横縦変換された出力をそのまま
導出することができる。図４において図１と同一部分は
同一符号を付して説明は省略する。

【００１８】上述したように本発明によるデジタル信号
処理装置によれば、本来ラインメモリが必要であった垂
直方向の処理を水平遅延単位で行うことができＩＣ化が
容易になる。

【００１９】図３には更に詳細な、本発明にかかわる実
施例を示す。図を用いてバッファメモリ１０７、１１５
およびフィルタ処理部、即ち垂直処理部１１４について
詳しく説明を行う。バッファメモリ１０７に入力された
信号はスイッチ２０１に入力される。スイッチ２０１は
メモリ２０２、２０３に信号を出力する。２つのメモリ
２０２、２０３はトグルバッファリングを行う。つま
り、２つのメモリは、たとえば、メモリ２０２が読み出
しであれば、メモリ２０３が書き込みを行っている。逆
にメモリ２０３が読み出しであれば、メモリ２０２が書
き込みとなる。したがって、スイッチ２０１は制御信号
発生回路２０５の制御信号により書き込み状態のメモリ
を選択し、スイッチ２０４は読み出し動作のメモリを選
択し、メモリ出力を垂直処理部１１４に供給する。制御
信号発生回路２０５、２０６は書き込みアドレス発生回
路２２１、読み出しアドレス発生回路２２２より出力さ
れる信号に応答して、スイッチ２０１、２０４を制御す
る。書き込みアドレス発生回路２２１、読み出しアドレ
ス発生回路２２２のアドレス出力は、スイッチ２０７、
２０８に、それぞれ供給され、メモリ２０２、メモリ２
０３にアドレスとして与えられる。スイッチ２０７、２
０８は制御信号発生回路２０５、２０６により制御さ
れ、対応するメモリが書き込み状態であるときは書き込
みアドレス発生回路２２１の出力を、対応するメモリが
読み出し状態であるときは、読み出しアドレス発生回路
２２２の出力を選択する。

【００２０】以上の動作で、水平方向の走査を垂直方向
の走査に変換する。例えば今、入力信号が、図３（Ｂ）
に示すように、画素１、２、・・・１３、１４、１５の
順に入力されたとし、メモリ１０２が書き込み状態であ
ったとする。メモリ２０２には、同図のメモリ内に示す
ように記憶される。一方、メモリ２０３は読み出し状態
となっており、図に示す垂直走査の順番１，６，１１，
２，７，…で画素が読み出される。読み出しが完了する
と、次は、メモリ２０３が書き込み状態となり、同図の
メモリ内のように、メモリ２０３に格納される。この
時、メモリ２０３は、読み出し状態となり、同図に示す
垂直走査の順番１，６，１１，２，７，…で読み出しが
行われる。このように、走査を変更した後に、垂直処理
部１１４に入力される。

【００２１】垂直処理部１１４の出力は次のバッファメ
モリ１１５に入力され今度は、垂直の走査を水平の走査
に変更する。バッファメモリ１１５内部には、バッファ
メモリ１０７と同様に、２つのメモリ２１２、２１３が
あり、バッファメモリ１０７と同様のトグルバッファリ
ングを行う。したがって、制御信号発生回路２１５、２
１６、スイッチ２１１、２１４、スイッチ２１７、２１
８については、それぞれバッファメモリ１０７と同様に
動作する。ただし、書き込みアドレスと、読み出しアド
レスが、先のバッファメモリ１０７の場合と逆になる。
つまり、今度は、画素の順番が図３（Ｂ）の垂直走査に
示すように、垂直方向の走査となっているため、書き込
み時には、同図のメモリ内のように記憶され、読み出し
時は同図の水平走査のように読み出される。それぞれの
アドレス発生回路２２１、２２２、２２３、２２４はタ
イミング制御回路２２５の出力信号により所定の信号を
発生する。タイミング制御回路２２５とアドレス発生回
路２２１、２２２、２２３、２２４が、信号発生回路１
０６に含まれた構成となっている。

【００２２】図５は、第２の実施例を示す。第２の実施
例は、画像をブロック毎に分割した後に、水平方向の走
査を垂直方向の走査に変更するものである。わかりやす
いように、実際の画像を想定して説明を行う。

【００２３】入力端子３０１に、画像Ｐ１が入力された
とする。走査線をａ，ｂ，ｃ，．．で表し、水平方向の
画素には番号１，２，３，４を付して示めしている。例
えば、走査線ａの第１番目の画素をａ１、第２番目の画
素をａ２とする。画像Ｐ１の画素構成はａ１〜ｊ４であ
るものとする。今、画素構成を４つのブロックＢ１（ａ
１〜ｄ４）、Ｂ２（ｅ１〜ｈ４）、Ｂ３（ｃ１〜ｆ
４）、Ｂ４（ｇ１〜ｊ４）で考える。そして、ブロック
Ｂ１とＢ２がバッファ３０２に、ブロックＢ３、Ｂ４が
バッファ３０４に入力されるとする。バッファメモリ３
０２、３０４は、そいれぞれ図１で説明した、バッファ
メモリ１０７と同様の動作を行い、水平方向の走査を、
垂直方向の走査に変更する。したがって、バッファ３０
２からは、ａ１，ｂ１，ｃ１，ｄ１，ａ２，ｂ２，・・
・・の順で出力される。バッファ３０２の出力画素をタ
イミングチャート３１１で示している。バッファ３０２
はブロックＢ１、Ｂ２の順にこの処理を行うため、タイ
ミングチャートの時間ｔの時系列順に信号を出力する。
一方、バッファ３０３はブロックＢ３、Ｂ４の順となる
ため、タイミングチャート３１２に示す信号となる。

【００２４】ここで、垂直処理部３０４、３０５がそれ
ぞれ、例えば、図１に示した、３タップのフィルタとす
ると、ブロックの境界で誤った信号を生成する。つま
り、３タップのフィルタは、３つの画素を必要とするた
め、タイミングチャート３１１に示す、３２１、３２２
・・・・の領域が必要となる。領域３２１、３２２の場
合は問題はないが、３２３、３２４では、ブロックの境
界部を含んでしまい正し出力が得られない。一方、ブロ
ックＢ３では、３３１、３３２の領域では正し出力が選
られるが、３３３、３３４の領域で誤りとなる。そこ
で、垂直処理部３０４、３０５より出力される信号をつ
ねに正しい信号となるように、スイッチ３０６で切り替
えるようにしている。つまり、下段のタイムチャート３
１３に示すように、領域３２１、３２２、３３１、３３
２・・・のフィルタ出力がスイッチ３０６により選択さ
れてバッファ３０７へ供給される。バッファ３０７は、
図１及び図３で説明した、バッファメモリ１１５と同様
の動作をし、垂直の走査を水平に変換する。

【００２５】上記したようにこの発明は、画面をブロッ
ク毎に分割を行った場合も適用が可能となる。このよう
に、ブロック分割を行うと、画像全体を垂直、水平の走
査変換を行わずにすむため、全体の遅延を短くすること
ができる。つまり、図５の画像Ｐ１の全体を水平、垂直
走査変換を行うと、遅延は４×１０のすべての画像がそ
ろった状態でないと変換が出来ないため長くなるが、２
分割すれば、ブロックＢ１の処理が終わった状態つま
り、４×４の画像の処理が終わった後に再度、走査の変
換が可能となる。このことは、ＴＶ信号の画像を処理す
るシステムの遅延が大きいと音声信号とにずれが生じる
という問題を解決することができる。

【００２６】図６（Ａ）は、第２の実施例を変形した構
成を示している。同一番号で示した部分は、図５の回路
と、同じ動作をする。図６の構成では、垂直処理部３０
４、３０５のそれぞれの出力に水平垂直走査変換用のバ
ッファ３４１、３４２を追加したところが特徴となって
いる。つまり、それぞれの垂直処理部３０４、３０５の
出力を元の水平走査に変換した後にスイッチ３４３で切
り替え、常に正しい信号出力を得るようにしている。

【００２７】この場合の動作を図６（Ｂ）を用いて説明
する。画像を、ブロックＢ１、ブロックＢ２に分けた場
合、それぞれの処理で、領域Ｂ１ａ、Ｂ２ａの領域で
は、正しい垂直処理出力が選られる。しかし、ブロック
の境界付近の領域Ｂ１ｂ、Ｂ２ｂで示す斜線の領域で、
正しくない出力となる。この部分を補うために、ブロッ
クＢ３を追加し、正しく出力される領域Ｂ３ａの出力を
領域Ｂ１ｂ、Ｂ２ｂの出力と切り替えている。ただし、
ブロックＢ３においても正しく出力されない領域Ｂ３
ｂ、Ｂ３ｃの部分を生じるため、この部分が、領域Ｂ１
ｂ、Ｂ２ｂと重ならないように制御する。正しく出力さ
れない領域が、ブロック内の半分以下であれば、適切な
ブロックサイズを選ぶことで、走査変換は正しく動作す
る。図６（Ａ）の構成では、一方の処理系統でブロック
Ｂ１、Ｂ２の処理を担当し、他方の系統でブロックＢ３
の処理系統を担当するように、バッファ３０２、２０３
が画素を読みとるように制御される。

【００２８】正しく出力されない領域が狭ければ、ブロ
ックを、例えば図７に示すようにブロックＢ１〜Ｂ４の
ように４分割しても同様に動作させることができる。図
７（Ａ）に示すように画像をブロックＢ１からＢ４に分
割し垂直方向に走査を変換し垂直の処理を施すと、正し
く信号が出力されない領域Ｅ１〜Ｅ６を生じる。一方ブ
ロックＢ１からＢ４の境界部分をカバーするように分割
されたブロックＢ５からＢ６においても同様に、正しく
ない出力領域Ｅ７〜Ｅ１２を生じる。これを、１次元の
信号として示したのが図７（Ｂ）である。ブロックＢ１
からＢ４の信号を水平垂直の走査変換を行って、垂直処
理を行った後、再度垂直水平の走査変換を行うと、正し
く無い信号はＥ１〜Ｅ６の領域となる。同様にブロック
Ｂ５からＢ７についても同様に、Ｅ７〜Ｅ１２の領域と
なる。これらの出力から正しく無い領域の信号を除くよ
うに切換え選択して導出すれば、正しい信号だけを得る
ことができる。もちろん、垂直水平走査変換する前に切
り替えることも可能である。４分割による処理を行った
場合、全体の遅延を２分割の時より更に短くすることが
できる。

【００２９】図８はこの発明の第３の実施例である。こ
の実施例は、図２２に示した回路に本発明を適用した例
である。つまり、図２２では、フレーム合成を行い垂直
の処理をしている。本発明を適用すれば、フレーム合成
を行いながら、水平垂直走査変換（フィルタタリング）
を行う事が出来る。

【００３０】即ち、入力端子４０１よりＴＶ信号が入力
される。入力信号は、フィールド遅延器４０２により、
１フィールド遅延されモジュールＭ１に入力される。バ
ッファ４０３、４０４では水平走査を垂直走査に変換し
スイッチ４０７に信号を供給する。スイッチ４０７の出
力は垂直処理部４０５に入力され処理が終わった後、バ
ッファ４０６により垂直走査を水平走査に変換する。そ
の他モジュールＭ２からＭ３についても同様の動作を行
う。モジュールＭ１、Ｍ２の出力はスイッチ４０８に出
力され、更に、スイッチ４１０に出力される。一方、モ
ジュールＭ３、Ｍ４の出力はスイッチ４０９に出力さ
れ、更にスイッチ４１０に入力される。スイッチ４１０
の出力は出力端子４１１より出力される。

【００３１】この実施例を、画像を例えば２分割した場
合について以下説明を行う。図９に画像の分割例を示
す。ＴＶ信号は通常飛び越し走査を行っているため、第
１フールドと第２フィールドより構成される。第１フィ
ールドを示すように、ブロックＡ１、Ａ２、第２フィー
ルドを２分割しブロックＢ１、Ｂ２とする。それぞれの
ブロックの境界部で生じる、誤った出力を補正するため
のブロックを、それぞれのフィールドでＣ１、Ｃ２及び
Ｄ１、Ｄ２とする。このように分割を行い、ブロックＡ
１、Ｂ１はモジュール１で、ブロックＡ２、Ｂ２はモジ
ュール２で処理される。

【００３２】まず、水平走査を垂直に変換しながら、フ
レームを合成する動作について説明する。フレームの合
成はブロック単位で行われるため、例としてブロックＡ
１とＢ１の場合について図１０を用いて説明する。ブロ
ックＡ１の画像４４１は、画素ａ１１，ａ１２，ａ１
３，ａ２１・・・で構成されているとする。同様に、ブ
ロックＢ１の画像４４２についても、画素ｂ１１，ｂ１
２，ｂ１３，ｂ１４・・・・・で構成されているものと
する。ＴＶ信号は水平に走査されているため、第１フィ
ールドのブロックＡ１はａ１１，ａ１２，ａ１３，ａ２
１，・・・の順となっている（図１０のタイミング４４
４）、またブロックＢ１はｂ１１，ｂ１２，ｂ１３，ｂ
１４・・・・・の順となっている（図１０のタイミング
４４５）。フレーム合成を行うために、ブロックＡ１は
図８に示すフィールド遅延器４０２により遅延され、第
２フィールドのブロックＢ１の位相と合わせられる。次
に、バッファ４０４は、水平方向の走査を垂直方向に変
換する。この時、フレーム合成が可能となるように、図
１０のタイミング４４６に示すように、バッファ４０４
からは、画素が１画素おきに隙間を開けて読み出され
る。仮に隙間のデータを“０”とすれば、垂直走査され
たブロックＡ１はａ１１，０，ａ２１，０，ａ３１，
０，ａ４１，０，ａ１２，０，・・・・・・となる。同
様に、ブロックＢ１の画素はバッファ４０３に供給され
垂直方向に走査変換される。ブロックＡ１の場合と同様
に、隙間を開け、０，ｂ１１，０，ｂ２１，０，ｂ３
１，０，ｂ４１，０，ｂ１２，・・・・となる（タイミ
ング４４７）。バッファ４０３、４０４より出力される
信号を、画素毎にスイッチ４０７で切り替えることで、
フレーム合成された垂直走査信号が得られる（タイミン
グ４４８）。フレーム合成された信号は、垂直処理部４
０５で処理が行われ、バッファ４０６に入力される。バ
ッファ４０６では、図１０のタイミング４４９に示すよ
うに、フレーム合成された信号から元の第１フィールド
の信号を水平走査に変換して出力する。第１フィールド
の信号出力が終了すると、続けて、図１０のタイミング
４５０に示すように第２フィールドの信号を水平走査に
変更して出力する（図のタイミング４５０には最初の画
素ｂ１１のみが示されている）。このように、本発明に
かかわる、第３の実施例では、画像をブロック毎に分割
し、ブロック毎にフレーム合成することが可能となる。

【００３３】次に、その他のモジュールの動作について
説明する。図１０に示す動作と同様に、モジュールＭ
２、モジュールＭ３、モジュールＭ４に含まれるバッフ
ァ、スイッチはモジュールＭ１のバッファ、スイッチ等
と同様に構成され動作する。

【００３４】図１１はタイミングチャートを示す。第１
フィールドの信号は、遅延器４０２により１フィールド
遅延されバッファ４０４、４１４、４２４、４３４に入
力される。第１フィールドの信号はブロックＡ１，Ａ
２，Ｃ１，Ｃ２に分割され、第２フィールドはＢ１、Ｂ
２、Ｄ１、Ｄ２に分割される。バッファ４０３、４０４
により、ブロックＡ１，Ｂ１が合成されフレーム１が生
成される。同様に、バッファ４１３、４１４により、ブ
ロックＡ２，Ｂ２が合成されフレーム２が生成される。
さらに、バッファ４２３、４２４により、ブロックＣ
１，Ｃ１が合成されフレーム３が生成され、バッファ４
３３、４３４により、ブロックＣ２，Ｄ２が合成されフ
レーム４がそれぞれ合成される。フレーム毎に、垂直処
理部に入力され、処理が終了した後、垂直の走査が水平
に戻され、割各フィールドが再生される。垂直処理部４
０５より出力されるフレーム１はバッファ４０６により
再度、水平方向に走査されたブロックＡ１、Ａ２が再生
される。バッファ４０６により再度、水平方向に走査さ
れたブロックＡ１、Ｂ１が再生される。同様にバッファ
４１６により再度、水平方向に走査されたブロックＡ
２、Ｂ２が再生され、バッファ４２６により再度、水平
方向に走査されたブロックＣ３、Ｄ３が再生され、バッ
ファ４３６により再度、水平方向に走査されたブロック
Ｃ４、Ｄ４が再生される。それぞれのブロックは図１１
に示すように、所定のタイミングで読みだされ最終的に
飛び越し走査のＴＶ信号となる。

【００３５】前述したように、ブロックの境界付近では
正しくない出力の領域が存在するため、ブロックＡ１，
Ａ２，Ｂ１，Ｂ２により生成された信号と、ブロックＣ
１、Ｃ２、Ｄ１、Ｄ２により生成された信号とがスイッ
チ４１０により切換え選択され、常に正しい信号が導出
される。

【００３６】図１２に画像を４分割した場合を示し説明
を行う。第１フィールドは、ブロックＡ１からＡ４に、
第２フィールドはブロックＢ１からＢ４に分割される。
正しくない出力を補正するために、さらに、第１フィー
ルドをブロックＣ１からＣ４に分割する。ここで、ブロ
ックＣ１〜Ｃ４のブロックＡ１〜Ａ４の分割とは、ずれ
た位置により分割する。同様に、第２フィールドはブロ
ックＤ２からＤ４に分割する。２分割の時と同様にＡ
１、Ｂ２によりフレーム１を構成する。以下、フレーム
２、３、４をそれぞれ、ブロックＡ２、Ｂ２、および、
Ａ３、Ｂ３、およびＡ４、Ｂ４により合成する。また、
ブロックＣ１からＣ４および、Ｄ１からＤ４によりフレ
ーム５から８を合成する。

【００３７】図１３はこの合成処理をタイムチャートで
示す。タイムチャートよりわかるようにフレーム１とフ
レー３、および、フレー２とフレー４は時間的に重なら
ないため時分割で処理できる。したがって、ブロックＡ
１とＢ１がバッファ４０３、４０４に入力され、処理が
終了した後、ブロックＡ３とＢ３を同じバッファ４０
３、４０４を用いて、水平走査から垂直走査に変換する
処理を行う。同様に、ブロックＡ２とＢ２がバッファ４
１３、４１４に入力され処理が終了した後、ブロックＡ
４とＢ４を同じバッファ４１３、４１４を用いて、水平
走査から垂直走査に変換する処理を行う。

【００３８】この時分割処理は、バッファ４２３、４２
４、４３３、４３４においても同様に行うことができ
る。したがって、ブロックＤ１、Ｃ１のペアとＤ３、Ｃ
３のペアの処理が時分割で、バッファ４２３、４２４で
行い、ブロックＤ２、Ｃ２のペアとＤ４、Ｃ４のペアの
処理が時分割でバッファ４３３、４３４で行われる。

【００３９】同様に、バッファ４０６により、垂直方向
の走査を水平方向に変換する処理も時分割で行われる。
つまり、フレーム１とフレー３の信号は時間的に重なら
ないため、元の飛び越し走査信号に戻す場合も、バッフ
ァ４０６を時分割で用いることにより、処理を行うこと
ができる。同様に、バッファ４１６、４２６、４３６に
おいても、時分割処理が行われる。

【００４０】以上の処理により、飛び越し走査信号に変
換後、正しい信号出力がされていない領域（斜線部）を
除くように切換え選択して、最終的なＴＶ信号を得るこ
とができる。

【００４１】図１４は、この発明の第４の実施例を示
す。本実施例では、垂直処理部内で第１のフィールドと
第２のフィールドを並列に処理する場合に適用したもの
である。図２２に示す垂直処理部９３０の内部の処理が
図１４に示す垂直処理部５３０のように内部がすべて第
１フィールドと第２フィールドを並列に処理するように
変更された場合について説明する。

【００４２】上記の回路を図１５を用いて、画像を２分
割した場合の動作を説明する。第３の実施例とほぼ同様
の動作をするが、異なるのは、フレーム合成をせずに、
第１フィールドと第２フールドの信号を並列に入力する
ことができるため、ブロックＡ１は図１５のタイミング
５４１に示すように、時間伸張されることなく水平走査
から垂直走査に変換される。同様に、ブロックＢ１、Ａ
２、Ｂ２、・・・Ｄ２についても、タイミング５４２、
５４３、５４４、・・・５４８に示すように時間伸張さ
れることなく、走査方向が変換される。垂直出力部から
は、第１フィールドと第２フィールドが並列に出力され
るため、それぞれの出力を飛び越し走査に変換した後
に、正しくない出力部分を切換えることで最終出力が得
られる。

【００４３】以上の動作を踏まえ、図１４の実施例を説
明する。入力端子５１０より入力された信号はフィール
ド遅延器５１２により１フィールド遅延される。バッフ
ァ５０１から５０３は、入力信号を水平方向から垂直方
向に走査方向を変換する。第３の実施例では読み出しを
時間伸張していたが、第４の実施例では時間伸張せず
に、走査の方向を変更する。

【００４４】即ち、第１フィールドと第２フィールドの
信号は別々に垂直処理部５３０に入力される。垂直処理
部５３０の内部ではすべて、第１フィールドと第２フィ
ールドが並列に処理される。垂直方向低域通過フィルタ
（ＶＬＰＦ）５１３、垂直方向高域通過フィルタ（ＶＨ
ＰＦ）５１７は第１、２フィールドの信号に対して、フ
ィルタリングを行い、再度第１、２フィールドの信号に
分けて出力する。これらの信号は、垂直方向の周波数シ
フト回路（Ｖシフト回路）５１８で垂直の低域にシフト
される。このシフト後の信号は、それぞれのフィールド
を用いて４→３走査線変換回路５１９で走査線変換が行
われる。垂直低域信号も同様にそれぞれのフィールドを
４→３走査線変換回路５１４で走査線変換が行われ、加
算器５１５、５１６に供給される。この加算器５１５、
５１６には、４→３走査線変換回路５１９で走査線変換
された信号が、Ｖシフト回路５２４により垂直高域にシ
フトされそれぞれ入力され、この加算器５１５、５１６
でそれぞれのフィールドが再生される。

【００４５】第１フィールドと第２フィードの信号は、
それぞれ、バッファ５０５、５０６に入力され、走査方
向が変換される。第２フィールドの信号はフィールド遅
延器５２５により１フィールド遅延され後、スイッチ５
２０に入力され、またバッファ５０５の出力はスイッチ
５２０に直接入力され、このスイッチ５２０の選択動作
により飛び越し走査信号の変換出力を得ている。

【００４６】ブロックＣ１からＤ２についても、同様な
動作で処理が行われる。垂直処理部５３０と同じ構成で
あるために、ブロックＣ１、Ｄ２に関する垂直処理部５
３１の内部は省略している。垂直処理部５３１の第１フ
ィールドと第２フィールドの信号は、バッファ５０８、
５０９に供給される。バッファ５０９の出力は、フィー
ルド遅延器５２６を介してスイッチ５２１に供給され、
バッファ５０８の出力は直接スイッチ５２１に供給さ
れ、このスイッチ５２１はライン選択を行い飛び越し走
査信号を得る。最後に、それぞれのスイッチ出力はスイ
ッチ５２２で切換え選択され、正しくない出力の部分を
除去した最終出力として導出される。

【００４７】図１６は第５の実施例を示している。本実
施例は、図２３に示す回路に本発明を適用したものであ
る。図１６において、図８と同じ番号の部分は同じ動作
をするため、説明を省略する。図で破線で囲んだ部分が
本例での垂直処理部となる。したがって、入力は１つ
で、出力は２つとなる。

【００４８】モジュールＭ１において垂直処理部４０５
より出力される２つの出力信号は、スイッチ６２０、１
／６０遅延器６１０に入力される。スイッチ６２０、バ
ッファ６０１の動作説明を、図１７を参照して行う。バ
ッファ４０３、４０４にはブロックＡ１、バッファ４０
４にはブロックＢ１が入力され、スイッチ４０７の出力
はフレーム１となる。バッファ４１３にはブロックＢ２
が入力され、バッファ４１２にはブロックＡ２が入力さ
れる。したがって、スイッチ４１７の出力はフレーム２
となる。垂直処理部４０５の２つの出力はそれぞれ、ス
イッチ６２０、１／６０遅延器６１０に入力される。遅
延器６１０の出力をフレーム１’とすると、タイムチャ
ートに示すように、フレーム１に対して１／６０遅れる
ため、バッファ６０１を時分割で使用することができ
る。バッファ６０１はフレーム１を垂直方向の走査を水
平方向に変換しながら、時間圧縮する。またフレーム１
の時間圧縮が終了した後、フレーム１’の時間圧縮を行
う。同様に、バッファ６０２においても同様な時分割処
理が行われる。以下、モジュールＭ３、モジュールＭ４
においても同様な処理が行われる。

【００４９】図１８は、この発明の第６の実施例を示し
ている。第１の実施例ではトグルバッファリングをもち
いて、水平走査を垂直方向の走査に変更していたが、こ
の実施例では、１つのメモリだけで水平方向の走査を垂
直方向の走査に変更する。水平方向に走査された信号が
入力端子８０２より入力され、メモリ７０１に入力され
る。メモリ７０１より垂直方向に走査が変更された出力
信号は出力端子８１４より出力される。メモリ７０１は
アドレス制御回路７０２により制御される。以下アドレ
ス制御回路について説明する。

【００５０】図１９にアドレス制御回路７０２の構成を
示している。今画像が、縦Ｍ画素、横Ｎ画素のＭ×Ｎブ
ロックからなる場合、その走査方向を縦横変換する場合
について説明する。

【００５１】端子８０１からは、システムクロックが入
力され、カウンタ８０３とラッチ回路８１２に入力され
る。カウンタ８０３の出力は、デコード回路８０４、８
０５に入力される。デコード回路８０４では、カウンタ
８０３の出力が０となった時にパルスが出力される。デ
コード回路８０５では、カウンタ８０３の出力が（Ｍ×
Ｎ−１）となった時にパルスが出力される。デコード回
路８０５から出力されるパルスは、カウンタ８０３にリ
セット信号として入力される。従ってカウンタ回路８０
３からは、０から（Ｍ×Ｎ−１）の値が順番に繰り返し
出力される。デコード回路８０４からは、カウンタの出
力が０の時にパルスが出力される。従って、デコード回
路８０４、８０５からは、両方ともに（Ｍ×Ｎ）クロッ
クごとに１回のパルスが出力される。

【００５２】デコード回路８０４の出力は、ラッチ回路
８０６にクロックとして入力され、またスイッチ８１０
に制御信号として入力される。デコード回路８０５の出
力は、カウンタ８０３に入力されると共に、スイッチ８
１３に制御信号として入力される。

【００５３】端子８０２からは、システムリセットパル
スが入力される。このシステムリセットパルスは、この
回路が動作する初めに１回入力される。端子８０２から
のシステムリセットパルスは、ラッチ回路８０６に入力
される。ラッチ回路８０６では、システムリセットパル
スによって、初期値１がデータとなり出力される。

【００５４】ラッチ回路８０６の出力は、乗算器８０７
と加算器８０９に入力される。乗算器８０７では、ラッ
チ回路８０６の出力と数値Ｎが乗算されて出力する。乗
算器８０７の出力は、剰余回路８０８に入力される。

【００５５】剰余回路８０８では、乗算器８０７の出力
を（Ｍ×Ｎ−１）で割った値が出力される。剰余回路８
０８の出力は、ラッチ回路８０６の入力となる。加算器
８０９の出力は、スイッチ８１０を介して剰余回路８１
１に入力される。スイッチ８１０の他方の入力端子は、
０に設定されている。剰余回路８１１の出力は、スイッ
チ８１３の入力端子とラッチ回路８１２に入力される。
ラッチ回路８１２の出力が、加算器８０９に入力され
る。

【００５６】スイッチ８１０は、デコード回路８０４か
ら出力されるパルスによって制御される。通常は、加算
器８０９の出力が剰余回路８１１に入力されるようにス
イッチ８１０は接続されている。しかしデコード回路８
０４からのパルスが入力されると、スイッチ８１０は切
り替わり、０が剰余回路８１１に入力される。

【００５７】スイッチ８１３の一方の入力端子には剰余
回路８１１の出力が供給され、他方の入力端子は（Ｍ×
Ｎ−１）の値に設定されている。スイッチ８１３は、デ
コード回路８０５からの出力パルスによって制御され
る。通常は、剰余回路８１１の出力が接続されている端
子が選択されている。デコード回路８０５からのパルス
が入力されたときに、（Ｍ×Ｎ−１）の値が選択され
る。

【００５８】スイッチ８１３の出力が出力端子８１４に
接続され、これがアドレス制御回路８００の出力とな
る。このアドレス制御回路７０２の動作を、縦Ｍ＝３、
横Ｎ＝４の場合を例に説明する。カウンタ８０３は、０
から３×４−１＝１１までのカウントを繰り返すことに
なる。デコード回路８０４からはカウンタの値が０の時
にパルスが出力され、デコード回路８０５からはカウン
タの値が１１の時にパルスが出力される。

【００５９】初めにシステムリセットが８０２から入力
され、ラッチ８０６の出力は１に設定される。その１の
値が加算器８０９に入力される。そしてカウンタ８０３
が０からカウントを始めると、スイッチ８１０の出力が
０となり、剰余回路８１１では３×４−１＝１１で割っ
た値が出力されるため、アドレス制御回路８００からの
出力は０となる。

【００６０】次のクロック期間では、ラッチ回路８１２
に保持された１クロック前のデータ０と、ラッチ回路８
０６の出力１が加算器８０９で加算され、その加算され
た値を１１で割った値がアドレス制御回路８００の出力
となる。この動作がカウンタ８０３の値が１０となるま
で繰り返し行われる。カウンタ８０３の値が１１となる
と、これらの動作に関係なくスイッチ８１３によって、
３×４−１＝１１の値がアドレス制御回路の出力とな
る。

【００６１】カウンタ８０３が再び０となると、ラッチ
回路８０６には剰余回路８０８の出力が入力される。ラ
ッチ回路８０６の出力は１なので、乗算器８０７ではこ
の値にＮ＝４が掛けられ４の値が出力される。これが剰
余回路８０８で、３×４−１＝１１で割り算され、その
値が出力される。したがって、ラッチ回路８０６の出力
は４となる。そして、カウンタ８０３の出力が０なの
で、スイッチ８１０によりアドレス制御回路８００の出
力は０となる。その後は、ラッチ回路８０６の出力が１
の時と同様の処理が繰り返し行われる。

【００６２】次にまたカウンタの値が０となると、ラッ
チ８０６の出力４とＮ＝４を掛けた値を３×４−１＝１
１で割った値である５が、次のラッチ回路８０６の出力
となる。これらの動作が繰り返し行われていく。

【００６３】図２０は横Ｎ＝４、縦Ｍ＝３の場合のアド
レス制御回路の８００出力を、カウンタ８０３の出力に
対応させて示している。この図からわかるように、カウ
ンタ８０３が最初は、０〜１１番地までを順番に指定
（書き込み時）するが、次の第２サイクルから第５サイ
クルまでは、縦方向に指定するアドレス（読み出し時）
を発生していることがわかる。これにより、メモリ７０
１では、水平走査方向に書き込まれたデータが、垂直方
向に走査されて読み出されることになる。

【００６４】

【発明の効果】上記したようにこの発明による、デジタ
ル信号処理回路では水平方向に走査されているＴＶ信号
を垂直方向に変換することで、垂直方向の処理を多用す
る処理系のハードウエア規模を大幅に削減することが出
来る。例えば、垂直のデジタルフィルタで必要なライン
メモリを画素単位に遅延させる単位遅延素子に置き換え
ることが可能である。また、画像をブロック分割した
後、垂直方向の走査に変換することで、画像全体処理の
遅延量を減らすことが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図。

【図２】図１の装置の動作説明図。

【図３】図１の装置の要部の構成図とその動作説明図。

【図４】図１の装置の変形例を示す図。

【図５】本発明の第２の実施例を示す図及びその動作説
明図。

【図６】図５の装置の変形例を示す図及びその動作説明
図。

【図７】本発明の第２の実施例の動作説明図。

【図８】本発明の第３の実施例を示す図。

【図９】図８の装置の動作説明図。

【図１０】同じく図８の装置の動作説明図。

【図１１】同じく図８の装置の動作説明図。

【図１２】同じく図８の装置の他の動作例を説明する
図。

【図１３】同じく図８の装置の他の動作例を説明する
図。

【図１４】本発明の第４の実施例を示す図。

【図１５】図１４の装置の動作説明図。

【図１６】本発明の第５の実施例を示す図。

【図１７】図１６の装置の動作説明図。

【図１８】本発明の第６の実施例を示す図。

【図１９】図１８のアドレス制御回路を具体的に示す
図。

【図２０】図１９のアドレス制御回路の動作例を示す
図。

【図２１】垂直フィルタの構成を示す図。

【図２２】レターボックス形式変換装置の構成を示す図
及びその動作説明図。

【図２３】走査線変換装置の構成を示す図及びその動作
説明図。

【符号の説明】

１０２…Ａ／Ｄ変換器、１０３…同期信号再生回路、１
０４…ゲートパルス発生回路、１０５…カラーバースト
ＰＬＬ回路、１０６…メモリ制御信号発生回路、１０
７、１１５…バッファメモリ、１１４…フィルタ処理回
路、１１６…Ｄ／Ａ変換器、３０２、３０３、３０７…
バッファ、３０４、３０５…垂直処理部、３０６…スイ
ッチ、Ｍ１〜Ｍ４…モジュール、４０２…フィールド遅
延器、４０３、４０４、４１３、４１４、４２３、４２
４、４３３、４３４、４０６、４１６、４２６、４３６
…バッファ、４０５、４１５、４２５、４３５…垂直処
理部、４０８、４０９、４１０…スイッチ、５０１〜５
０９…バッファ、５１２…フィールド遅延器、５１３…
垂直低域通過フィルタ（ＶＬＰＦ）、５１４、５１９…
４→３走査線変換回路、５１５、５１６…加算器、５１
７…垂直高域通過フィルタ（ＶＨＰＦ）、５１８、５２
４…垂直周波数シフト回路（Ｖシフト回路）、５２５、
５２６…フィールド遅延器、６１０〜６１３…１／６０
秒遅延器、６０１〜６０４…バッファ、７０１…メモ
リ、７０２…アドレス制御回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ２次元情報を走査により１次元化した信
   号を入力とし、入力と異なる方向の走査構造を持つ信号
   に変換する走査方向変換手段と、 前記走査方向変換手段から得られた信号を処理する信号
   処理手段と具備したことを特徴とする信号処理装置。
2. 【請求項２】 ２次元情報である画像情報を水平方向に
   走査した信号が入力され、この信号を記憶する第１の記
   憶手段と、 前記第１の記憶手段に記憶された画像情報が垂直方向に
   走査された状態となるように読み出す読み出し手段と、 前記読み出し手段から読み出された信号の処理を行う垂
   直方向処理手段と、 前記垂直方向処理手段から出力された信号を記憶する第
   ２の記憶手段と、 前記第２の記憶手段に記憶された画像情報が水平方向に
   走査された状態となるように読み出す読み出し手段とを
   具備したことを特徴とするデジタル信号処理装置。
3. 【請求項３】 ２次元情報である画像情報を複数の２次
   元ブロックに分割する分割手段と、 前記２次元ブロックをそれぞれ第１の走査方向に走査し
   た信号を記憶する第１の記憶手段と、 前記第１の記憶手段に記憶した信号を第２の走査方向に
   走査して読み出す第１の読み出し手段と、 前記第１の読み出し手段から得られた信号を順次処理す
   る信号処理部と、 前記信号処理部からの出力信号を前記２次元ブロックの
   単位で記憶する第２の記憶手段と、 前記第２の記憶手段に記憶された信号を前記第１の走査
   方向に走査して読み出す第２の読み出し手段とを具備し
   たことを特徴とするデジタル信号処理装置。
4. 【請求項４】 前記画像情報をさらに前記複数の２次元
   ブロックとは異なる位置の複数のサブ２次元ブロックに
   分割する第２の分割手段と前記サブ２次元ブロックをそ
   れぞれ第１の走査方向に走査した信号を記憶する第３の
   記憶手段と、 前記第３の記憶手段に記憶した信号を第２の走査方向に
   走査して読み出す第３の読み出し手段と、 前記第３の読み出し手段から得られた信号を順次処理す
   る第２の信号処理部と、 前記第２の信号処理部からの出力信号を前記サブ２次元
   ブロックの単位で記憶する第４の記憶手段と、 前記第４の記憶手段に記憶された信号を前記第１の走査
   方向に走査して読み出す第４の読み出し手段と、 前記第４の読み出し手段からの信号と、前記第２の読み
   出し手段からの信号との少なくとも各ブロック切り替わ
   り付近の領域を除いた領域を切換え選択して導出する切
   換え手段とを具備したことを特徴とする請求項３記載の
   デジタル信号処理装置。
5. 【請求項５】 前記第２の記憶手段及び前記第２の読み
   出し手段は、出力を時間圧縮して導出する手段を含むこ
   とを特徴とする請求項３記載のデジタル信号処理装置。
6. 【請求項６】 前記第１の記憶手段及び前記第１の読み
   出し手段は、その読み出し出力を時間伸張して読み出す
   手段を含むことを特徴とする請求項３記載のデジタル信
   号処理装置。
7. 【請求項７】 前記第１の記憶手段及び前記第１の読み
   出し手段は、前記複数の２次元ブロックの信号の走査方
   向を変更するとともに、時間伸張を行う手段を含み、 前記第２の記憶手段の出力と第２の読み出し手段は、時
   間伸張された信号を合成する合成手段を有したことを特
   徴とする請求項３記載のデジタル信号処理装置。
8. 【請求項８】 前記第２の記憶手段及び前記第２の読み
   出し手段は、前記第２の記憶手段の出力を時間圧縮して
   導出し、順次走査信号に変換する手段を含むことを特徴
   とする請求項３記載のデジタル信号処理装置。
9. 【請求項９】 前記２次元ブロックを第１の走査方向に
   走査した信号で直接記憶する第１の記憶部と、前記２次
   元ブロックをフィールド若しくはフレーム遅延させて同
   じく前記第１の走査方向に走査した信号で記憶する第２
   の記憶部とからなる前記第２の記憶手段と、 前記第１の記憶部と前記第２の記憶部の信号を第２の走
   査方向に走査して読み出す前記第３の読み出し手段と、 前記第１、第２の記憶部の出力信号を選択的に導出する
   スイッチ手段と、 前記スイッチ手段からの信号を処理する信号処理手段
   と、 前記信号処理手段からの出力を直接記憶すると共に、前
   記信号処理手段からの出力を１フィールド遅延させて記
   憶する前記第２の記憶手段と、 前記第２の記憶手段に記憶された信号を前記第１の走査
   方向に走査し、かつ時間圧縮させて読み出す前記第２の
   読み出し手段とを具備したことを特徴とする請求項３記
   載のデジタル信号処理装置。
10. 【請求項１０】 前記２次元ブロックを第１の走査方向
    に走査した信号で直接記憶する第１の記憶部と、前記２
    次元ブロックをフィールド若しくはフレーム遅延させて
    同じく前記第１の走査方向に走査した信号で記憶する第
    ２の記憶部とからなる前記第２の記憶手段と、 前記第１の記憶部と前記第２の記憶部の信号を第２の走
    査方向に走査し、かつ時間伸張して読み出す前記第３の
    読み出し手段と、 前記第１、第２の記憶部の出力信号を選択的に導出する
    スイッチ手段と、 前記スイッチ手段からの信号を処理する信号処理手段
    と、 前記信号処理手段からの出力を記憶する前記第２の記憶
    手段と、 前記第２の記憶手段に記憶された信号を前記第１の走査
    方向に走査して読み出す前記第２の読み出し手段とを具
    備したことを特徴とする請求項３記載のデジタル信号処
    理装置。