JPH0774991B2 - デジタルコンピュータに於けるパイプライン化された処理ユニットの動作方法 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタルコンピュータに関し、更に詳細にはデ
ジタルプロセッサ用パイプラインCPUに関係する。

汎用コンピュータは一つ以上の種々の所定のインストラ
クションを特定のシークエンスで実行することによりデ
ータを処理する。計算機械の一つとしては、ハンドヘル
ドコンピュータがある。この機械において、所定のイン
ストラクション（インストラクションセット）は加算、
減算、乗算及び除算の算術操作のみを含む場合がある。
データ及びインストラクションの要求されるシークエン
スは使用者毎にに入力され、算術計算の結果が得られ
る。

コンピュータが所望の結果を得るために実行する一連の
インストラクションのセットはプログラムと呼ばれる。
大きなインストラクションセットを有する汎用装置にお
いては、プログラムは極めて大きくなる場合がある。コ
ンピュータは使用者がインストラクションを入力するの
よりも速く、それらを処理するので、プログラムを電子
メモリーに記憶して、コンピュータが自動的にインスト
ラクションを読み出して、最大速度で処理を実行するの
が好ましい。

近年の蓄積プログラムデータ処理システムはフォンノイ
マンモデルに基礎を置いている。このフォンノイマンコ
ンピュータの設計は３つのキーポイントに基礎を置いて
いる。

データ及びインストラクションが単一の読み出し−書き
込みメモリー内に記憶される。

このメモリーの内容は、データの形態に関係なく、その
位置に関してアドレス可能である。

一つのインストラクションから次のインストラクション
へ（あからさまに変更されることなく）順次実行され
る。

フォンノイマンコンピュータの基本の回路は、大別して
二つの部分にわけることができる。即ち、メモリー及び
中央処理ユニット（CPU）である。メモリーはコンピュ
ータシステムのためのデータ及びインストラクションを
保持する。CPUはシステムの頭脳と考えることができ
る。このCPUは順次記憶されたインストラクションをフ
ェッチ及び実行する電子論理回路を含む。

多くのデジタルコンピュータ内のデータは２進値の形態
で表される。メモリー内の各位置は２進値を記憶するこ
とができる（その最大サイズはコンピュータシステムの
形態に依存する）。CPUが実行するプログラム又は順次
インストラクションのセットは、メモリーの特定の領域
内に記憶ささる。インストラクションは、メモリーの一
箇所以上を占有することができる。各インストラクショ
ンの最初の部分はPOコードと呼ばれる。このPOコード
は、それがインストラクションであることをCPUに告げ
る唯一無二の２進値である。多くのインストラクション
はオペランド（処理されるべきデータ）又はオペランド
特定子を含むことのできる別の部分を有する。オペラン
ド特定子は、インストラクションが要求するオペランド
を見出す場所をCPUに伝える。これらのオペランドはメ
モリー内或いはCPU内部の或る一次記憶位置内の何れか
に存在することができる。

一般に、CPUは次のオペレーションを達成してインスト
ラクションを実行する。

1.インストラクションをメモリーからフェッチする。

2.フェッチされたインストラクションをデコードしてそ
のインストラクションをインタープリトする。

3.前記インストラクションによって要求されたオペラン
ド（インストラクションが作用するデータ）をメモリー
からフエッチする。

4.インストラクションによって定義されるオペレーショ
ンを実行する。

5.前記オペレーションの結果を後で参照するためにメモ
リー内に記憶する。

CPU内の（機能ユニットと呼ばれる）ハードウエアの異
なる組はこれらのオペレーションを実行する。CPUの機
能ユニットは、種々のレジスタ（メモリー素子）及び算
術論理ユニット（ALU）を通常含む。レジスタは一次的
に結果及びインストラクションオペランド（インストラ
クションが操作するデータ）を一時的に記憶する。

ALUは複合論理を使用して入力に現れるデータを処理す
る。ALUの出力は、それに与えられた制御信号に依存し
て、算術オペレーション或いは論理（シフティング内は
ブーリアン）オペレーションを達成することにより入力
から得られる。CPU内の処理は、オペランドレジスタか
らのデータをALUを通して結果レジスタに伝えることに
より行われる。データは、複雑なインストラクションに
対して何度もALUを通されることがある。

データは、共通バス（関連する信号を搬送する一組のワ
イヤー）を介してCPUの基本素子間で転送される。デー
タ転送は、現在処理されているインストラクションの形
態に依存し、中央制御装置によって開始される。CPU制
御装置は一連の制御信号をCPUの種々のレジスタに送
り、何時データを共通読み出しバス（ALUの入力に向か
う）に置くか及び共通書き込みバス（ALUから導かれ
る）からデータを取り出すかを告げる。CPU制御装置
は、ALUにどのオペレーションが入力から出力へのデー
タに作用するかを告げる。この様にして、CPUの制御装
置は、メインメモリーからインストラクションをフェッ
チすることから始めて、データをALU及び種々の一次記
憶レジスタ間で転送し、そして処理されたデータをメイ
ンメモリに書き込む一連のデータ転送を開始することが
できる。

制御装置の種々の実行形態は二つの大きなカテゴリー、
ハードワイヤ化及びマイクロプログラム化にある。ハー
ドワイヤ制御装置は組み合わせ論理及びいくつかのレジ
スタを使用して、一連の制御信号を生成する。これら制
御信号は、丁度フェッチされたインストラクションの形
態及び前のインストラクションの実行結果に依存する。
マイクロプログラム制御装置は、同じ機能を、ROM或い
はRAM制御状態マシンを使用して、前の状態及びインス
トラクション入力から制御信号を生成する。

ハードワイヤ制御装置は特定のインストラクションセッ
トに対して調整され、その制御装置を実働するために使
用される論理手段は、インストラクションセットの複雑
性が増大した時により複雑になる。マイクロプログラム
化制御がより汎用的な装置であるのは、ハードウエア論
理手段を変更することなく、制御記憶の内容の変化をマ
イクロインストラクションの流れを変化するのに使用で
きる点にある。ハードウエア制御装置は高速であり、マ
イクロプログラミング制御装置はより柔軟性を与え且つ
実行を容易にする。

マイクロプログラムされた制御装置を最も簡単に実行す
るためには、各CPUインストラクションは制御記憶内に
記憶されたマイクロフローに応答する。ここで使用され
ている様に、マイクロフローはマイクロプログラムサブ
ルーチンと呼ばれる。マイクロインストラクションの各
ビット或いは制御信号は制御信号のレベルに対応する。
一連のこの様なマイクロインイストラクションを順番に
並べると、一連の制御信号が生成される。マイクロプロ
グラム制御装置においては、各CPUインストラクション
が少なくとも一つのマイクロ−フロー（これは、小さな
一サイクルCPUインストラクション用のただ一つのマイ
クロインストラクション長であり得る）を呼び出して、
ALUオペレーション及びCPU内部バス上のデータ転送を制
御する制御信号を生成する。

コンピュータはしばしば、CPUがサポートするインスト
ラクションセットに基づいて、複合インストラクション
セットコンピュータ（CISC）及び減少インストラクショ
ンセットコンピュータ（RISC）に分類される。CISCは共
通して大きく変化の富んだインストラクションを有する
大きなインストラクションセットを有し、RISCは典型的
には単純なインストラクションの比較的小さなセットを
有する。RISC CPUは数個の単純なインストラクション
を有しているので、それらは高速ハードウエア制御装置
を使用できる。CISC CPUは通常、実行が容易なためマ
イクロインストラクション化制御装置を使用する。いく
つかのCPUは複数の制御装置、ハードワイヤ及びマイク
ロプログラム方式を使用してCPUの種々のサブセクショ
ンを制御ことができる。

或るマシンオペレーションは前のマシンオペレーション
の達成に依存するので、機能ユニットはインストラクシ
ョンの順々に作用する。結果として、単純なコンピュー
タ構造において、各機能ユニットはインストラクション
実行の期間の一部の間でのみ使用される。

フォンノイマンマシンの反復するフェッチ及び実行形態
は、多くの方法で改良され、より高速のコンピュータが
製造されている。この様なアーキテクチャ上の改良の一
つはパイプラインとして知られている。パイプライン
は、CPU内の種々のインストラクションの実行をオーバ
ーラッピング（並列）することによってCPUの機能をか
なり増大する。

パイプラインアーキテクチャにおいて、異なる機能ユニ
ットは異なるインストラクションを同時に処理する。

パイプラインCPUの一例はSudhindra N.Mishra in“The
VAX 8800 Microarchitecture,"Digital Technical Jour
nal,Feb.1987,pp.20−33. パイプライン処理は、多くのアイテムのアッセンブリが
同時に生じるが、常に各アイテムはアッセンブリプロセ
スの異なるステージにあるというアッセンブリラインに
似ている。パイプラインは種々のインストラクションを
オーバーラップして実行することを可能にするが、各イ
ンストラクションの有効な実行速度（即ち、スループッ
ト）を増大する。

各機能ユニットは一度に一つだけのインストラクション
を扱うことができるので、全ての機能ユニットは、それ
らが同期して処理するインストラクションを進める必要
がある。アッセンブリラインの類推とは異なるが、パイ
プラインコンピュータ内の機能ユニットは、処理するイ
ンストラクションに依存して異なる時間を必要とする場
合がある。機能ユニットの一つが長時間を要して特定の
インストラクション上の機能を達成する場合、パイプラ
イン内を流れる全ての機能ユニットが、それが終了する
まで待って、その後各インストラクションを前進させ
る。これはパイプライン停止（ストール）をもたらす。
パイプライン停止はまた、特定のインストラクションが
前のインストラクションの結果を必要とする場合にも生
じる。この結果を必要とするインストラクションは、オ
ペランドフェッチユニットから始まり、パイプラインを
通過し且つ（停止したインストラクションが要求する）
オペランドを生成するために前のインストラクションを
待機するパイプラインを停止する場合がある。

停止はパイプラインにバブルを導入する。バブルは、よ
り前方のパイプラインステージからのデータの欠落のた
めに有効な仕事を達成することの出来ないパイプライン
内のステージを表す。バブルがパイプラインを通して通
過すると、このバブルは対応する機能ユニットをアイド
ル状態にする。実際上、パイプラインバブルは有用な仕
事を妨げる可能性を有し、より低いスループットを結果
する。この発明はバブルを圧縮するCPUパイプライン実
現を扱う。

公知のRISCシステムに於いて、多くのインストラクショ
ンは等しい時間間隔で異なるCPU機能ユニットを使用す
る。RISC内のパイプラインは、上述した様に、CPUイン
ストラクションの実行をオーバーラップすることにより
達成することが出来る。他方、幾つかのCISCインストラ
クションは、他のCISCインストラクションが比較的単純
であり、より短い実行時間を必要とするのにも関わら
ず、長い実行時間を必要とする極めて複雑のものである
ことがある。種々のCISCインストラクション間での機能
ユニット利用に於ける不均衡はCISCパイプラインをしば
しば且つ比較的長時間に渡って停止においやることにな
る。このために、CISC CPUインイストラクションのパ
イプラインはより困難である。

種々のCISCインストラクションは異なるサイズのマイク
ロフローを有することがある。各マイクロインストラク
ションは一サイクルに種々の機能ユニットの全ての要素
に対して制御信号を与える。或るCISCマシンにおいて
は、マイクロインストラクションが、（RISCマシンにお
いて共通になされる様に）CPUインストラクションの代
わりにパイプライン化される。これは、各マイクロイン
ストラクションの実行時間が同じであるので、停止を減
少する。マイクロインストラクションパイプラインにお
いて、各ステージはステージの機能ユニットに対応する
マイクロインストラクション内の数個のビットを使用す
る。各機能ユニットが一サイクルの間その活動を制御す
るマイクロインストラクションを使用した後、各ユニッ
トはこのマイクロインストラクションを次のサイクルに
パイプライン内の次の機能ユニットへ転送する。第１の
機能ユニットは新たなマイクロインストラクションを有
する。この様にして、パイプラインの基本的な原理−−
種々の機能ユニットを並列に併用するためのオーバーラ
ップしたインストラクションの実行−−が実行される。
マイクロインストラクションパイプラインであっても、
バブルをさけることはできない。この発明はいかなる種
類のインストラクションパイプラインに於けるバブル圧
縮のための手段を与える。

最もパイプライン化されたプロセッサの制御を支配する
基礎法則は、パイプラインの全ての機能ステージが同時
にその状態を次の機能ステージに進ませる。これは、各
機能ユニットがその処理状態を次のユニットへ転送し、
新たな状態を前のユニットから受け取るために必要であ
る。従って、従前の設計においては、バブルがパイプラ
インステージに導入される場合、全ステージが同時に前
進する時に、バブルは各連続するパイプラインステージ
通して伝播する。従って、オーバーライトしたりバブル
を圧縮することは、システムのスループットを最適にす
るのに好適である。

本発明はデジタルコンピュータCPUのパイプラインステ
ージに於ける進んだバブル圧縮を可能とする。バブルと
は、より前方（パイプライン上流側）のパイプラインス
テージからのデータの欠損のために有用な仕事を達成す
ることのできないパイプライン内のステージを表してい
る。特定のパイプラインステージが停止すると、このス
テージを既に通過したCPUインストラクションは、順方
向に進み続け、空ステージ即ちバブルを置き去りにす
る。これらの空きステージは、停止のため、所するため
の新たなインストラクションを有さない。

一度バブルがパイプラインに導入されると、停止しない
と、全てのステージが同時に進行するので、バブルは伝
播される。従前の設計だと、停止が生じると、停止した
ステージの前（パイプライン上流側）の全てのステージ
が停止し、この領域にあるバブルがそこに留まる。本発
明は、バブルが停止したステージの前に検出された場
合、停止したステージの前のステージが動くことを可能
にすることにより、停止したステージの前の如何なるバ
ブルも充填されることを可能にする。

或る実施態様において、本発明は、バブル発生後にステ
ージの一つが停止した場合、そのバブルより前方のパイ
プラインステージの前進を制御することにより実現され
ている。これは、各ステージに於けるバブル及び停止の
検出、それらの相対位置の比較及び各パイプラインステ
ージの条件的な前進を含む。

CPU 第１図を参照する。本発明の特徴を使用するCPU即ち中
央処理装置10が示されている。好ましい実施例において
は、CPU10は単一の集積回路として作製されるが、このC
PUは一組の集積回路であってもよいし、一つ以上の回路
基板上に設けられた標準論理回路或いはゲートアレイに
より実現される。本発明はいかなるパイプライン化CPU
においても使用可能であるが、ここで上げられる例はVA
Xインストラクションセットを実行し、本出願人によっ
て以前売られたVAXコンピュータのアーキテクチャに適
合されている。図示された実施例においては、CPU10は
システムデータバス11、例えば64ビット双方向バス及び
27ビットシステムアドレスバス12及びシステム制御バス
13に接続されている。これらのバス11、12及び13はシス
テムメモリー15に接続されてる。このメモリーは詳細に
は図示されていないが通常キャッシュ及びキャッシュ制
御器を含む。このバスは又種々のI/O装置にアクセスす
る。

内部構造に於いて、CPU10は、実行のための機械レベル
のインストラクションをデコードする機能を有するイン
ストラクションユニット20（「Ｉボックス」と呼ばれ
る）を有し、更にインストラクションのデータ取り扱い
部分の実行を行う実行ユニット21（「Ｅボックス」と呼
ばれる）を有する。CPU10はマイクロコード化された形
態を有し、ROM（或いはEPROM等）から成る制御記憶22を
採用する。この制御記憶は、例えば1K又は2Kのマイクロ
インストラクションを含み、各ワードはこの本実施例に
おいては50ビット長幅を有する。制御記憶はマイクロシ
ークエンサ23によってアドレスされる。このシークエン
サは、入力点アドレス或いは11ビットディスパッチバス
25によってインストラクションユニット20から受信され
るタスク指名アドレスに基づいて、制御記憶22の11ビッ
トアドレス入力24上に一連のマイクロアドレスを発生す
る。制御記憶22からの出力はマイクロインストラクショ
ンバス26である。本発明においては、50ビット幅であ
る。バス26の16ビット幅はマイクロシークエンサ23の入
力27に戻されて接続され、或る入力口に続く或るシーク
エンスでマイクロインストラクションのアドレスを与
え、且つマイクロ記憶アドレッシングの制御を与える。
マイクロインストラクション出力26の残りの34ビット
は、実行ユニット21及びCPUの他の部分に対する制御入
力28として使用される。

CPU10は仮想アドレッシングを使用し、メモリー管理ユ
ニット30（Ｍボックスとも呼ばれる）が採用されて仮想
アドレスを物理アドレスに翻訳する。このユニットは又
インストラクションユニット20に対するインストラクシ
ョンフェッチを調停する。メモリー管理ユニット30は、
他の信号と共にマイクロインストラクションバスからの
34ビット入力28によって制御される。ユニット30は出力
32を介して30ビット内部アドレスバス31に接続され、且
つメモリー管理ユニットからアドレスレジスタを読み取
るために32ビットALU AABus33によって実行ユニット21
に接続される。メモリー管理ユニット30と実行ユニット
21の間の他の接続は、32ビットALU出力バス34が及び32
ビット書き込みデータバス35を含む。これらバス33、34
及び35の部分は実行ユニート21の内部接続に関連して説
明される。ユニット30は、メモリー動作及びワード長を
決めるために、実行ユニットからライン36を介して制御
ビット受信する。ライン36上にこれらの制御ビットはイ
ンストラクションユニット20内で発生し、制御バス38の
部分として実行ユニット21に結合される。メモリー管理
ユニット30は実行ユニット21と共にマイクロテストと定
義される制御信号を発生する。これは３ビットバス39を
介してマイクロシークエンサ23の入力に接続される。こ
の制御信号実行ユニット21又はメモリー管理ユニット30
内の事象によって定義されるマイクロインストラクショ
ン分岐に対するための条件データである。

CPU10は一次キャッシュ40（「Ｐキャッシュ」とも呼ば
れる）を含む。これは、実施例においては、2Kバイト高
速スピードRAMであり、最も最近使用されたデータ（イ
ンストラクション或いは通常のデータ）を含む。キャッ
シュ40は30ビット内部アドレスバス31及び32ビット内部
データバス41に接続される。内部データバス41はまたメ
モリ管理ユニット30によってフエッチされたインストラ
クションをインストラクションユニット20によって運
び、又実行ユニット21間で転送されるオペランドを運
ぶ。

バスインターフェースユニット42は、CPU10及びシステ
ムバス11、12及び13間での接続を、内部命令バス及びク
ロック及び他の制御ビットに基づいて制御或いは調停す
る。

インストラクションストリーム内に含まれる即値オペラ
ンド或いはアドレスはバス41によってインストラクショ
ンユニット20にロードされる。これらのオペランド特定
子は32ビットバス43によってレジスタにロードするため
に実行ユニット21に転送される。

クロック発生器44は、４つの位相出力（φ１からφ４）
を生成する。これらは４つの位相P1、P2、P3及びP4から
なるマシンサイクルを形成する。一例としては、クロッ
ク速度は25MHzであり、40nsのマシンサイクルを形成す
る。

実行ユニット 第２図を参照する。実行ユニット21がより詳細に示され
る。このユニットは32ビットALU45を含む。これは、AAB
us33から32ビット幅のＡ入力及びABBus46から32ビット
幅のＢ入力を有する。ALU45は加算、減算、OR等のCPUの
インストラクションセットをサポートするのに必要とさ
れ、バス28から現在使用されるマイクロインストラクシ
ョンのフィールドによって定義されるオペレーションを
達成する。ALUの出力は常に結果バス47、従って書き込
みバス35へ向かう。結果バスに対するデータの二つだけ
のソースはALU45及びバレルシフター48である。このシ
フター48は64ビット入力の32ビット出力シフターユニッ
トであり、インストラクションセットのシフトオペレー
ションを実行する。零から32ビット右シフト及び零から
32ビット左シフトが、バス28を介して送られるマイクロ
インストラクション内のフィールドの制御の下で、達成
される。結果バス47上のデータはバイパスに対するAABu
s33或いはABBus46或いは書き込みバス35へ、メモリー管
理ユニット30へ行くALU出力バス34へと共にロードされ
る。

書き込みバス35はレジスタファイル50に書き込みができ
る。このファイルは41個の32ビットレジスタの組であ
り、15個の汎用目的レジスタ、18個の一時レジスタ及び
８個のメモリーデータレジスタから成る。これらのレジ
スタは、現在使用されるオペランド及びアドレスを含
む。レジスタファイル間での書き込み及び読み出しは、
現在マイクロインストラクションのフィールド制御の下
で行われる。レジスタファイルの出力のみが32−ビット
出力51及び52によってABBus33或いはABBus46へ送られ
る。内部データバス41は回転子53を介してマイクロイン
ストラクションにより定義されたレジスタファイルの或
るレジスタへ書き込むことができる。内部データバスま
たはレジスタファイルをバイパスし入力54を介してAABu
s及びABBusに直接書き込まれる。これは、内部データバ
スからのデータがレジスタファイルに書き込まれ、且つ
同じサイクルでALU入力として使用される時に行われ
る。

シフトカウントレジスタ55はシフター48に対するシフト
カウントを与え、サイクルをカウントする様機能する
（乗算或いは除算と有用である）。このカウンタ55は32
ビットシフトレジスタであり、書き込みデータバス35か
らロードでき、マイクロインストラクション制御下でAA
Bus或いはABBusへロードされる。

内部アダーを含む32ビットプログラムカウンタ即ちPC56
はレジスタセットの部分でもある。PC56は実行されるイ
ンストラクションのアドレスを含む。インストラクショ
（CPコード、オペランド特定子、及び特定子拡張を含
む）がインストラクションユニット20内で分析される
時、PC56は更新されて、バス38上のインストラクション
ユニットからのデルタPCビットによってアドレスを追跡
する。プログラムカウンタ56の出力57はAABusへ送ら
れ、ここからアドレスがALU45を通過する。通常はバス3
4を介してメモリー管理ユニット30へ送られる。

ポピュレーションカウンタと呼ばれるカウンタ回路58
は、ABBus46から入力59を受信しAABus33へ出力60を送り
出す。この回路の機能はABBusへロードされる２進ワー
ド内にセットされるビットセットの数をカウントし、且
つビットのこのカウントに等しい２進値を生成する。ポ
ピュレーションカウンタ58はセーブマスク内のビット数
値（各々のセットビットが退避されることを必要とする
レジスタに対応する２進ワード）をカウントするのに使
用され、その２進値が使用される場所を決め、手順CAL
L、RETURN、Push−REGISTER、又はPop−Registeに退避
されるべきレジスタファイル50又はレジスタセットから
のレジスタの数を決める。

プロセッサー状態レジスタ61は又実行ユニット21のレジ
スタの組内に含まれる。この状態レジスタは、キャリ
ー、オーバーフロー、ゼロ及び負の様なALU状態ビット
を、割り込み優先レベル、トレースペンディング等の種
々の他の状態ビットを含む。状態レジスタはマイクロイ
ンストラクション制御下でAABus33上で読み出され、上
書き込みバス35を介して、書き込まれる。

定数発生器62は出力63及び64を介してAABus又はABBusへ
ローディングするための定数を発生する。マイクロイン
ストラクションは、バス28のフィールド内に８ビット定
数（マイクロインストラクション直定数）を含むことが
できる。そしてこのバイトは定数発生器62によって、現
在マイクロインストラクションの別の２ビットフィール
ドによって決められる32ビットワード幅の４バイト位置
のいずれかの位置でABBusへロードされる。また、定数
発生器はライン38上のデータ長DL制御ビットの値に応答
して、１、２、４又は８の定数を発生することができ
る。この定数は扱われるオペランド内のバイトの数を表
しており、出力64を介してABBus46へロードされる。こ
の定数発生器はまた符号拡張データ用シフターと共に使
用される。

回転子53は実行ユニット21及び内部データバス41間のI/
Oインターフェースであり、レジスタ或いは実行ユニッ
トのバスにロードされたデータをロングワードの境界上
に揃え、又は実行ユニット21からメモリーに行くデータ
を意図されたバイト位置まで再記憶する機能を有する。
アドレスの二つの最小有効ビット及びデータ長（バス38
上のDL制御ビット）は回転子53によって使用されて、こ
れらの変換が行われる。

マイクロシークエンサ 第３図を参照する。マイクロシークエンサ23がより詳細
に示されている。マイクロシークエンサは、11ビットア
ドレスを全てのマシンサイクルで制御記憶22に送り、次
のサイクルの開始の始めに、制御記憶22は50ビットラッ
チ出力をバス26に生成する。この内の16ビットはバス27
によってアドレス及び制御のためにマイクロシークエン
サにフィードバックされる。これら16ビットは、制御情
報と共に次のマイクロインストラクション用アドレスを
含む。第４図はバス27上の16ビットデータのフォーマッ
トを示す。ここでは、アドレス及び制御情報の二つの形
態がジャンプ及び分岐として示される。ジャンプは11ビ
ットジャンプアドレスビット０から10、３ビットmux制
御フィールドビットと12−14を含む。ここで、ビット15
はジャンプに対しては常に「０」である（そして、分岐
に対しては常に「１」である）。分岐フォーマットは７
ビットオフセットビット０−６、及び４ビット分岐条件
選択子フィールドを含む。

mux制御フィールドは第３図のマイクロシークエンサ20
内で使用され、多数の入力から一つのマイクロアドレス
出力71を生成する。マルチプレクサ70への一つの入力72
はバス27からのジャンプアドレスフィールドビット０−
10であり、もちろん他の入力はインストラクションユニ
ット20からのタスク指名アドレス25である。出力26上の
マイクロインストラクションがルーチン或いはマイクロ
フローの少なくとも一方で有る場合、「デコーダ次」出
力が発生されＩボックス20に、新たなタスク指名を生成
させる。

マルチプレクサ70への第３の入力はレジスタスタック75
からの出力74（スタック読み出しバス）である。マイク
ロコードスタック75は後入れ先だしスタックであり、バ
ス24上に現れ従ってこのスタック用の入力書き込みバス
76に現れる11ビットアドレスの８まで記憶する。スタッ
クポインタ77はTOS即ちスタックの頂部を指し示す。そ
して、このポインタは、PUSH或いはPOPスタックオペレ
ーションのために、バス27上の制御情報のビット11−15
からの制御によって増分或いは減分される。バス27は、
バス78を介してスタック制御デコーダ79に接続されてい
る。CALLがデコードされると、入力76上の11ビットアド
レスはスタック75へPUSHされる。RETURNがデコードされ
ると、TOSがマルチプレクサ70に対する入力として選択
され、スタックがポインタ77を減分することによりPOP
される。

マイクロアドレスサイロ80が別の入力81をマルチプレク
サ70に与える。このサイロは３つのレジスを有してお
り、アドレスバス24からの３つの最後に使用された11ビ
ットアドレスを入力82を介して記憶する。このサイロ
は、停止或いはトラップが信号される場合を除いて、各
マシンサイクル毎にクロックが進まされるシフトレジス
タとして構成される。前記信号が発生される場合は、サ
イロ内の前記３つのアドレスがトラップが終了するまで
退避され、その時前記最後の３つのアドレスが回復マイ
クロルーチンへジャンプすることにより使用できる。こ
の回復マイクロルーチンはバス78を介するマルチプレク
サに対する特定のコードによってサイロ入力81を使用す
る。

マルチプレクサ70に対する別の入力はトラップ制御アド
レス発生器84からの出力83である。トラップマイクロル
ーチンの多数の異なる形態、従ってこれらのマイクロル
ーチンを記憶するためのアドレスが利用可能である。

バス78上のビット15が「１」の時特定される分岐アドレ
スは、マイクロプログラムカウンタ85内にアッセンブル
された３つの部分からなっている。11ビット分岐アドレ
スのビット７−10は呼び出しマイクロインストラクショ
ン（即ち、カウンタ85内に現在既にあるマイクロインス
トラクション）からコピーされ、そしてビット０及び４
−６は、入力72によってマイクロインストラクションか
らコピーされる。ビット１−３は、入力72上のマイクロ
インストラクションの、ゲート86を介しての論理OR及び
３ビットマイクロテストバス39の内容である。即ち、
「分岐」タイプマイクロインストラクション（マイクロ
分岐）はマイクロテスト制御論理87によってマイクロイ
ンストラクションバス28上で検出される。マイクロ分岐
インストラクション検出の際、制御論理87はマイクロテ
ストバス39上に有る条件をORゲート86へ進め、同時に、
MUX制御論理88は同様にマイクロインストラクションバ
ス27上のマイクロ分岐を検出し、マイクロプログラムカ
ウンタ85に分岐行き先アドレスを計算させる。これは、
マイクロ分岐バス173上の条件の論理和及びマルチプレ
クサ70への入力として与えられるマイクロ分岐イストラ
クションから選択されたビットに基づいて行われる。

第４図にはマイクロインストラクションワードのフォー
マットが同様に示されている。特に、制御記憶の出力に
於けるバス28上に現れる34ビット部分が示されている。
マイクロインストラクションの４つの一般形態が使用さ
れ、それらはBasic、Constant、Shift及びSpecialと呼
ばれる。これら各々に対して、ビット16−33へ同じであ
り、実行ユニット内のAAbus33のソースを選択する６ビ
ット「Ａ」フィールド（ビット16−22）及び行き先即
ち、レジスタファイル50内の或るレジスタ様な、書き込
みバスが書き込まれる場所を選択する「Ｗ」フィールド
（ビット28−33）を含む。ビット27はプロセッサ状態レ
ジスタ61に対する条件コード制御である。種雑フィール
ドビット22−26がデコードされて、達成される特定のオ
ペレーションを決める。Basic、Shift、Specialのタイ
プは全て、AABus46上のデータソース即ちALUB入力を選
択する「Ｂ」フィールド（ビット37−37）を有する。Sh
iftタイプはシフター48内で達成されるべきシフト機能
及びシフト値（ゼロから32ビットのビット数）を決める
フィールド（ビット38−46）を有している。マイクロイ
ンストラクションフォーマットのConstantタイプは、マ
イクロインストラクション直定数オペレーション用の、
AABusへの定数発生器62を介してロードされる定数（ビ
ット34−41）及び定数位置を決めるための位置フィール
ド（ビット42−43）を含む。ALUによって達成されるべ
き機能（例えば、加算、減算、Pass等）はビット44−48
のBasicフォーマット又はビット44−46のConstantフォ
ーマットによって決められる。Basicのビット38はデー
タワード長制御であり、ビット39−43はメモリー要求機
能を決める。

インストラクションユニット 第５図において、インストラクションユニット20の内部
構造が示されている。インストラクションは内部データ
バス41からプリフェッチキュー90へロードされる。この
プリフェッチキューは４つの32ビットのロングワード
（４つの４バイトインストラクション及びオペランドワ
ード）を保持する一組の高速レジスタとして構成された
FIFOである。インストラクショが、１或いは２バイトの
OPコードに続く可変数のオペランド及び特定子を有する
可変長であり、ワードの境界上で整列しない場合がある
ので、プリフェッチキュー90は、直ちにアクセスされる
べき次のインストラクション又はオペランドの解析及び
デコードを開始するの必要とされるその情報を許容する
よう働く。このプリフェッチキューは１マシンサイクル
内で２ロングワードまでシフトアップすることかでき
る。インストラクションストリームデータは、キューが
充填されない時は何時でもプリフェッチキュー90の入力
に入力される。他のシステムプロセスはデータパスを要
求しない。プリフェッチマルチプレクサ91は４ビットア
ドレス情報をプリフェッチポインタ92から受け、出力93
にプレフェッチキュー90から６バイトを生成する。この
６バイトはOPコードから始まる次の６有効バイトを表
す。このOPコードはロングワード境界上にないかもしれ
ない。出力93はOPコードバイト93a、特定子バイト93b及
びマルチプレクサ91によってキュー90から選択され、キ
ューのバイト位置の何れかにおいて始まる特定子拡張フ
ィールドの４バイト93cを含む。これら６バイトの二つ
は一組みのデコーダ或いはOPコードデコーダ94を含む一
組のPLA及び特定子デコーダ95に供給される。

出力93a上のPOコードに基づいて、デコーダ94は出力96
上にアクセスタイプのデータ長制御ビットの数種の組み
（AT/DL制御と呼ばれる）を生成する。各オペランドに
対する一つの組みがこのインストラクションに使用され
る。マルチプレクサ97はこの出力96を受信し、決められ
たようにして各オペランドに対して一つの組みを選択す
る。マルチプレクサ97の出力はラッチ98に保持され、そ
れから実行ユニット21へ行く制御バス38のAT/DL部分が
得られる。

タスク指名マルチプレクサ100は、マイクロシークエン
サ23に送られるべきタスク指定アドレスがインストラク
ションデコーダ94からの実行タスク指定、特定子バイト
デコーダ95からの特定子、停止タスク指定のいずれであ
るかを選択する。

停止タスク指名は、プリフェッチキュー90内に実行或い
は特定子タスク指名を決めるために十分なバイトがない
場合発生される。この停止タスク指名はタスク指名アド
レスをマイクロシークエンサ23に単に強制的に送って、
マイクロインストラクションをアドレスする。このマイ
クロインストラクションはＩボックスに戻る「デコーダ
次」要求を発生するだけであり、従って、何も行わない
サイクルが導入されて、Ｉボックスがプリフェッチキュ
ーを充填することが許容される。このマルチプレクサ10
0からの11ビットアドレス出力はタスク指名アドレスラ
ッチ101にラッチされ、サイロイングのために利用可能
となる。キュー90からの出力93c上の４バイトまでの特
定子拡張データはラッチ102に与えられる。このラッチ
から、特定子拡張データは、存在する特定の拡張データ
の符号を拡張し且つ正しく評価するフォーマッタ103を
通過し、このデータが32ビットバス43によって実行ユニ
ット21に接続され別のラッチ104に通過される。

また、Ｉボックスはラッチ105内にデルタPC値を生成す
る。Ｅボックスプログラムカウンタ56が現在処理されて
いるOPコード及び特定子内のバイドの数に基づいている
次のOPコード又は特定子を指定するよう、プログラムカ
ウンタ56が増分されるべき量をデルタPC値は表す。ラッ
チ105内のデルタPC値はPLAによって変化され、次にラッ
チ106にロードされ、バス38を介してＥボックスによっ
て使用されるために次のマシンサイクルにおいて利用可
能となる。更に、Ｉボックスはラッチ107内の４ビットR
Nフィールドを生成する。ラッチ107は現レジスタ又は実
行マイクロフローに対して使用されるべきレジスタファ
イル50内の16の汎用目的レジスタの一つの特定する。こ
のRNフィールドは、特定子のレジスタフィールドから導
かれる。更に、３ビットSNフィールドがラッチ108内で
作り出され、現特定子フローの結果を記憶するのに使用
されるべきレジスタファイル50内のメモリーデータレジ
スタを特定する。ラッチ108内の値はPLA内で変換され、
バス38を介して第３のサイクル内でＥボックスによる使
用のために準備される。第２のサイクルで、ラッチ109
へロードされる。

メモリー管理ユニット メモリー管理ユニット30が第６図に詳細に示される。イ
ンストラクション又はデータの読み出し又は書き込みの
為のアドレスは32ビット仮想アドレスバス110上に現れ
る。この仮想アドレスは翻訳バッファー111内で使用さ
れ、内部アドレスバス31へ行くバス32上に現れる物理的
即ち現実のアドレスを発生する。仮想アドレスは実行ユ
ニット21内のALU45の出力に発生され、ALU出力バスによ
って仮想アドレスバス110へ与えられる。仮想アドレス
は、或いは３つのレジスタから出力112を介してバス110
へロードする場合がある。この３つのレジスタとは仮想
アドレスレジスタ（VA）113、仮想アドレス一次レジス
タ（VAP）114、及び仮想インストラクションバッファー
アドレス（VIBA）レジスタ115である。この３つのレジ
スタ113、114及び115は、メインデータパス及び実行ユ
ニット21のALUを使用することなく、多くのアドレスが
発生されることを可能とする。これらレジスタの各々
は、マイクロインストラクションのＷ及びＡフィールド
の制御下で、入力116を介して書き込みバス35から書き
込みでき、出力117及びAABus33を介して読み出しでき
る。VAレジスタ113は、書き込み操作のためのアドレス
を与え、全てのメモリー要求に対するバス110から仮想
アドレスをラッチする。それでもしメモリー管理例外が
生じると、マイクロインストラクションはVAレジスタ11
3内の誤りアドレスを常にアクセスできる。VAPレジスタ
114が常にVAバス110をプラス４にラッチする。それで、
次のシークエンスのロングワードのアドレスを含む。こ
のVAPレジスタはマイクロインストラクションによって
使用され、複数のロングワードをアクセスし、また整列
されないメモリーリファレンス、即ち完遂される第２の
リファレンスを要求するメモリーリファレンスの第２の
ロングワードをアクセスする。マイクロインストラクシ
ョンが、プログラムカウンタ56のフラッシュ及びロード
を達成するときは何時でも、VIBAレジスタ115はロード
される。VIBAレジスタは次にメモリーからインストラク
ションストリームデータのロングワードをプリフェッチ
するのに使用され、フィフェッチキュー90を満たし、全
インストラクションストリームロングワードの後に４だ
け増分される。インクリメンターはレジスタ114及び115
を４だけ増分する機能を有する。

翻訳バッファー111は、64のロケーション（記憶位置）
を有する。各ロケーションは最新の連続する翻訳のタグ
をこのタグのページテーブルエントリ（PTE）と共に含
む。翻訳バッファーによってバス110から受信される各
仮想アドレスのページアドレス（ビット９−31）は全て
の64エントリの23ビットタグと比較される。一致する場
合、一致したダクに対応するPTEはバス119（21ビット）
上の出力である。仮想アドレスバス110のより低い30ビ
ットがバス120上に現れる。このバスからビット０−８
がライン121を介して内部アドレスバス32に直接加わ
り、ページ内のバイトアドレスを構成する。VAバス110
からの21ビット９−29は、バス120を介してのマルチプ
レクサ122への一方の入力である。翻訳バッファーから
のPTEはバス119を介しての別の入力である。それで、内
部アドレスバス31へバス32を介して加えられるアドレス
のより上方の21ビット部分は従ってVAバスから直接或い
はバッファー111及びPTEを介して翻訳されて得られる。
従って、マイクロインストラクション制御によって、内
部アドレスバス31に加えられるアドレスはVAバス110か
ら直接得られるか又は翻訳バッファー111を使用する翻
訳アドレスである。

VAバス110上のアドレスのページはバッファー111内の64
個のダク内に無く、翻訳アドレスが特定される場合、誤
り条件:TB誤りが発生される。マイクロシークエンサ23
は、メモリー15或いはキャッシュ内にオペーレーティン
グシステムによって維持されるテーブル内でページアド
レスがルップアップされることを可能にするルーチンに
対する開始アドレスを生成する。もちろん、これは達成
される多数のマイクロインストラクションサイクルを必
要とする。

主キャッシュ 第７図を参照する。主キャシュ即ちＰキャッシュ40がよ
り詳細に示される。このキャッシュは2Kバイト高速メモ
リー130を含む。この高速メモリーは内部アドレスバス3
1によってアドレスされ、内部データバス41間での読み
出し書き込みを行う。このメモリー130は各行に於ける
４つの４倍ワードQW0、QW1、QW2及びQW4及び４つの対応
するタグTag0、Tag1、Tag2、Tag3を有する（各４倍ワー
ドに対して一つのタグが対応する）64行として構成され
ている。行デコーダ132は内部アドレスバス31からライ
ン133上の６つのビット３−８に基づいて64の内の１つ
を選択する。

選択された行はデータに対する列デコータ134及びタグ
に対する行デコータ135にロードされる。ここで、４の
１選択はIAバス31からライン136上に二つのビット９−1
0に基づいて成される。この方法により、一つのダグ（2
0ビット）及び４倍ワード（64ビッド或いは８バイト）
はＰキャッシュ内のデータ及びタグI/Oバス137及び138
に於いて選択される。データバス137はセンスアンプ139
によってよまれるか、書き込みアンプ140によって書き
込まれる。別の２の１選択はIAバス31からライン141上
のビット２に基づいてなされる。その結果、選択された
32ビット即ち４つのバイトは、タグヒットが有る場合、
内部バス41間でロード或いは転送が行われる。キャッシ
ュメモリー130内の選択ロケーションから読み出された
タグは、ライン144を介するIAバス31からの18ビット11
−28とコンパレータ143で比較される。全てのビットが
同じで或る場合、ヒットがライン145上に発せられる。
このライン145から、ミス（miss）論理146はＰキャッシ
ュヒット出力をライン147上に生成する。これは、ライ
ン149を介しての内部アドレスバス31のビット29が、I/O
リファレンスがキャッシュされず、リファレンスがI/O
スペースに対応することを示さない場合に行われる。書
き込みアンプ150は、キャッシュ130が充填される時、タ
グをロードするためにタグI/Oバス138のために設けられ
ている。

バスインターフェース 第８図を参照する。バスインターフェースユニット42が
内部アドレスバス31上の30ビット物理アドレスに基づく
27ビットシステムアドレスバス12を駆動する。このビッ
ト数の違いは、バス31上30ビットアドレスはバイドアド
レスであり、バス12上の27ビットが４倍ワード（８バイ
ト）に対して整列せれており、システムバス11の４倍ワ
ード（64ビット）に対応させるためによる。この変換を
許容し、且つ整列された又は整列されていない種々のデ
ータ長を許容するために、制御バス13は８ビットバイト
フィールドを含む。これは、８つの可能なバイト位置の
各々に対して１ビットを含む。バスインターフェース内
の制御器155は、メモリー管理ユニット内で発生される
内部４ビットバイトマスクに基づいてシステム制御バス
に与えられる８ビットバイトマスクを含んでおり、ライ
ン156によってバスインターフエースに接続される。バ
スインターフェース内の制御器155はシステム制御バス
に与えられる８ビットバイトマスクを発生する。この８
ビットバイトマスクは、メモリー管理ユニット内で生成
され且つライン156によってバスインターフェースに接
続される内部４ビットバイトマスクに基づいている。メ
モリー管理ユニットはライン36上のデータ長DL制御ビッ
トを、バス38を介してＩボックス20内のOPコード及びオ
ペランド特定子のデコードに使用する。もちろん、バス
31上のアドレスのより低いビット０−２は開始バイトア
ドレスを決める。この方法において、変換が32ビット内
部データバス41及び64ビットシステムデータバス間及び
30ビット内部アドレスバス及び27ビットシステムアドシ
レスバスとの間でなされる。

システムコントロールバス13は４ビットコマンドを含
む。このコマンドはバスインターフェースユニット42の
制御器155によって制御され又は受信される。このバス
コマンドは、いかなるオペレーションがシステムバス上
で起こるかをを決める。即ちメモリー15からのCPU10読
み出しインストラクションストリーム４倍ワード、CPU1
0読み出しデータストリーム４倍ワード、メモリー10へ
のCPU10書き込み等を決める。この４ビットコマンド
は、制御バス13の別のラインであるアドレスストローブ
と共に発生される。このバス13はReady、Read、DMA要
求、割り込み、Halt、及びコプロセッサ制御も含む。こ
れらは、完全なシステムを実行するために必要となるこ
とがある。

データ及びアドレス及びバスコマンドは、入力ラッチ15
8及びデュアル出力ラッチ159によって入出力される。こ
れらラッチの各々は64ビットデータレジスタ16、27ビッ
トアドレスレジスタ161、及びバスコマンドレジスタ162
を含む。この様にして、入力ラッチ158は一サイクルで
バス11から64ビット４倍ワードを受信し、二つの32ビッ
トロングワードを二サイクルで内部バス41に転送する。
同様にして、各出力ラッチ159は二サイクルで二つの32
ビットロングワードをロードできる。次に64ビット４倍
ワードが一サイクルでシステムバスに11に転送すること
ができる。二つの同じ出力ラッチを有うすることの理由
は、CPUがメモリーに書き込む速度を上昇することにあ
る。バス11への出力ラッチの転送は、第３のサイクルま
で（バス41から両出力ラッチへのロードが完了した後）
生じないからである。二つの出力ラッチを有すると、第
１のラッチがシステムデータバス11へ転送されている間
に、第２のラッチがロードできる。

メモリーリードトランザクションは、内部命令バス125
がメモリー読み出しを指示した時にバスインターフェー
スユニット42によって実行される。メモリ管理ユニット
30から信号され、このメモリー管理ユニットが内部アド
レスバス31上に送られる物理アドレスによって特定され
るデータを要求する時前記トランザクションが発生す
る。このアドレスが一次キャッシュ40タグ記憶内に見出
される場合、キャッシュ40はデータを内部データバス41
に送る。意図された受信器（Ｉボックス或いはＥボック
ス）はデータバス41からのデータをラッチする。タグが
一次キャッシュのタグコンパレータ143にない場合、ラ
イン147上にタグヒット信号は発生せず、ライン125上の
読み出しコマンド及びバス31上の物理アドレスは出力ラ
ッチ159にロードされる。制御器115は、システムバスが
次の数サイクルで利用可能な場合はいつでも処理を開始
し、この読み出し要求をサービスする。要求データが入
力ラッチ158に受信されてラッチされるまでに、Ｍボッ
クス30からの別のコマンドはサービスされない。このユ
ニット42は入力ラッチからのデータをバス41上、従っ
て、意図された行き先、Ｉボックス、Ｅボックス或いは
Ｐボックスへ送る。例えば、一次キャッシュがなくデー
タがメインメモリ15からフェッチされねばならない場合
は、読み出しトランザクションは、CPUパイプラインが
停止している間６マシンサイクルを必要とする場合があ
る。メモリー書き込みシークエンスはＭボックスによっ
て内部コマンドバス125上に発生される書き込みコマン
ドから始まる。この始まりの際、Ｍボックスは内部バイ
トマスクをライン156上に送る。キャッシュ40が「通し
書き込み」タイプであるので、全てのメモリー書き込み
はキャッシュ内で「試みられ」そしてメインメモリ内で
実行される。従って、書き込みコマンドが内部コマンド
バス125上にあると、Ｐキャッシュ40はバス31上のアド
レスをそのダク配列と比較する。リファレンスがヒット
すると、IDバス41上のデータはメモリー30内に書き込ま
れる。タグ比較がないと、IAバス31、IDバス41、内部コ
マンドバス125及びバイトマスク上のデータは全てロー
ド出力ラッチにロードされ、外部書き込みコマンドシー
クエンスがメインメモリ（及びもし使用さるならバック
アップキャッシュ）に書き込まれるようにされる。

パイプライン 第１図及び第８図のCPUは高度にパイプラインイ化され
ており、インストラクジョンの実行における事象は多く
のマシンサイクルに渡って、広がる。多くのインストラ
クションの部分の実行はオーバーラップ、即ち同時にお
こる。CPUは第９図に一般的に示される様に５つのセグ
メントからなるパイプラインを使用している。ここで、
インストラクションI1はその実行をサイクル１間のセグ
メントs1で開始し、サイクル５におけるセグメントs5ま
で続く。インストラクションI2はサイクル２内のセグメ
ントs1で実行され（その時、インストラクションI1はセ
グメントs2にある）、サイクル６のセグメントs5まで続
く。サイクル５以降に於いて、パイプラインの５つのセ
グメント内で並列に実行される５つの異なるインストラ
クションが存在する。もちろん、第９図は理想状態であ
り、全てのインストラクションが正確に５つのセグメン
トで実行されると仮定されている。そして、停止或いは
例号もない。この理想状態においては、平均実行速度は
一マシンサイクル当たり一インストラクションである。

第１図から第８図のCPU内のパイフラインの５つのセグ
メントで生じる５つの事象は、最も完全に第10図に示さ
れている。第１に、第11図を参照すると、CPU10はクロ
ック発生器44によってクロックされ、同じ長さの４つ位
相P1、P2、P3、P4を各マシンサイクルで与えることが分
かる。これらクロック位相は、具体的な実施例におい
て、CPU10を構成するために使用されるCMOS回路を駆動
するのに使用される。

第10図のセグメント１において、インストラクションユ
ニット20が、位相P1間でプリフェッチキュー90に存在す
る正しいインストラクション及びオペランド特定子を有
すると、この情報はP2及びP3の間デコーダ94及び95内で
デコードされ、タスク指名マルチプレクサ100の出力がP
4で利用可能であり、ラッチ102にタスク指定アドレスが
ロードされる。ラッチ102にP4において解析された（Par
sed）特定子拡張を有する。これは、インストラクショ
ンストリームのデータ部分である。

セグメント２に於いて、タスク指名アドレスはP1の間バ
ス上に送られ、そして制御記憶22はP2及びP3の間アクセ
スされる。マイクロインストラクションはこのセグメン
トのP4の間出力26において利用可能であり、次のサイク
ルのP1に於いて実行ユニットの制御要素の第１のレベル
をロードするのに準備されている。また、このセグメン
ト２において、特定子拡張が少しでもあれば、フオーマ
ッタ103を通してラッチ102からアッチ104へ行く再にフ
ォーマットされる。Sn及びRnのようなデータが計算され
ラッチされる。AT/DL情報がラッチされる。そして、こ
のデータ及び制御情報は、次のサイクルの始めにバス38
を介して実行ユニット21に対して利用可能となる。

CS0セグメントと呼ばれるパイプラインのセグメント３
に於いて、実行ユニット21は、種々のレジスタ又はバス
にアクセスして、AABus33及びABBus46上にオペーレート
されるべきデータを置く。これは、34ビットCS0ラッチ1
65で利用可能なバス28を介してロードされたマイクロイ
ンストラクションのＡ及びＢの制御フィールドに基づい
て行われる。レジスタファイル50、内部データバス41、
中間データバス43は、レジスタセットの残りと同様、こ
のセグメント内のAABus及びABbusにロードされるべきオ
ペランド対する全ソースである。前記レジスタセットは
プログラムカウンタ56、メモリー管理ユニット30におけ
るアドレスレジスタ113、114及び115を含む。これらの
全てがこのサイクルにおけるP4での読み出しに対して利
用できる様設定されている。また、実行ユニットはこの
セグメントのP1の間バス38上の制御ビットを受け入れ
る。

CS1セグメンと呼ばれるセグメント４において、マイク
ロインストラクションのALU機能部分によって特定され
るオペレーションは、第４図に見られる様、それがBasi
c或いはConstantタイプである場合、ALU45で達成され、
マイクロインストラクションがShiftである場合、マイ
クロインストラクションのシフト機能及びシフト値フィ
ールドによって特定されるオペレーションがシフター48
内で達成される。制御記憶22が全サイクル中において新
たなマイクロインストラクションを生成するので、セグ
メント３で使用されたのと同じマイクロインストラクシ
ョンを最後のサイクルから記憶することが必要である。
このために、制御記憶から利用可能なマイクロインスト
ラクション出力28がCS0ラッチ165内でラッチされ、この
ラッチの出力はセグメント３内で達成されるオペレーシ
ョンに使用され、第３図に示されるように別の34ビット
CS1ラッチ166内にサイクルの最後においてラッチされ
る。従って、マイクロインストラクションはセグメント
４内における拡張ユニットに対して利用可能である。再
び、ラッチ166の出力はセグメント４の終わり（このイ
ンストラクションに対する４番目のクロックサイクル）
でセグメント５で使用するため同様のCS2ラッチ167に記
憶される。

メモリー配列ユニット（MMU）30のオペレーションは拡
張ユニット21のパイプラインセグメントに対して並列的
に処理される。バス28からのインストラクションは、第
６図に示される異なるCS0ラッチ168内にセグメント３で
ラッチされ、セグメント４内で別のCS1ラッチ169内にラ
ッチされる。そてで、第４図にに示されるマイクロイン
ストラクションメモリー要求フィールドが必要な時利用
可能である。セグメント４のマシンサイクルのP2の間、
ユニット30は、バスが要求されている場合、要求をバス
インターフェースユニット（BIU）42に送る。ユニット3
0はCS1ラッチ169におけるマイクロインストラクション
によって決められるアドレスソースを、ALU出力バス3
4、VAレジスタ113等のソースから決定する。仮想アドレ
スバス110はP4の間利用可能な選択されたアドレスを有
し、翻訳バッファー111はタグルックアップを作る。セ
グメント４の終わりに、マイクロインストラクションは
CS1ラッチ169からマルチプレクサ171を通してCS2ラッチ
170へ、故障或いは例外による遅延が導入されない場合
転送される。

セグメント５において、書き込みバス35は実行ユニット
21内のALU或いはシフタ48出力によって駆動され、CS2ラ
ッチ167内のマイクロインストラクションのＷフィール
ドによって決められる行き先を書き込む。可能性のある
行き先はレジスタフィールド50内の選択されたレジスタ
又はレジスタセットの選択されたレジスタ、回転子53を
介しての内部データバス41、バイパスに対するAABus或
いはAABus、又はメモリー管理機能ユニット内の仮想ア
ドレスバス110を含む。セグメント５のPIの間、メモリ
ー管理ユニット30内において、PTEは、翻訳バッファー1
11が一致を見出した時、バス119へ読み出されバス32を
介して内部アドレスバス31上に送られる。一次キャッシ
ュ40内の行デコーダがP2の間IA31からアドレスを受信
し、P2の終了によってデータ及びタグをアクセスする。
次に、タグコンパレータ143がP3におけるタグ比較を行
う。一致する場合であり、書き込みが行われている場
合、データなP3の終わりに内部バス41上で利用可能であ
り、それが書き込みの場合、キャッシュメモリー130に
書き込まれる。タグが一致しない場合、失敗がライン14
7上にP3で信号される。メモリー管理ユニットにおい
て、翻訳バッファー111はタグ一致を検出しない場合、
例外がセグメント５のP2によって決定され、物理アドレ
スを発生するためのページ数をルックアップするための
ルーチンが実行されるよう信号される。

バブル生成及び圧縮 上述されたCPUパイプライン内におけるバブル圧縮は第1
0図のパイプラインのセグメント１及びセグメント２で
達成される。

プリフェッチキュー90が空きである時は常に、セグメン
ト１は有効なタスク指名アドレスをマイクロシークエン
サ23に送ることが出来ない。その替わり停止タスク指名
を送る。停止タスク指名をエンドフローマイクロインス
トラクションを製造する制御記憶22内の特別のアドレス
である。このエンドフローインストラクションは、第３
図に示される様にデコーダ次ライン上に信号を発生する
ことにより、新たなタスク指名をマイクロシークエンサ
23に要求させる。これは、セグメント１に別のサイクル
を与えて、新たなタスク指名アドレスを生成する効果を
有する。

セグメント１が第５図のタスク指名マルチプレクサ100
を介して停止タスク指名を発生するときは何時でも、ラ
ッチ101、102、105、107及び108に送られる解析及びデ
コードされたCPUインストラクション情報或いはセグメ
ント２は有効でない。本発明によると、これらラッチ10
1、102、105、107及び108は、セグメント１がマルチプ
レクサ100で停止タスク指名を発生する時は常にセット
されるオーバーライトフラグを有する。このオーバーラ
イトフラグは、ラッチが有用でない情報（バブル）を含
み、従って何時でも重ね書きできることを指示する。

表１（第12図）はバブルがどの様にして生成されるかそ
してそれらバブルが、どの様にして本発明に従ってバブ
ルを圧縮しないマイクロプログラムCPUのパイプライン
を介して伝播するかの例を示す。ラッチ101、102等のラ
ッチに対するオーバライトフラグは存在しないと仮定し
ている。

第３図及び表１（第12図）を参照する。サイクル０にお
いて、マイクロシークエンサ23はエンドフローマイクロ
インストラクションをアドレスする。これは、第３図の
マイクロシークエンサ23が、デコーダ次ライン上に信号
を発生して、Ｉボックスセグメント１から新たなマイク
ロフロータスク指名アドレスを得るようにさせる。ラッ
チ102は現在マイクロワードＢで始まるマイクロフロー
のタスク指名アドレスを含む。このサイクルにおいて、
セグメント１は新たな行き先アドレスを発生するための
十分なデータを有さず、従って、停止タスク指名を発生
する。

サイクル１に於いて、デコーダ次ラインでの信号発生
は、ラッチ102、105、107及び108を更新させ、実行ユニ
ット及びメモリー管理ユニットがパイプラインに先立っ
てラッチ165及び168においてデータを更新させる。マイ
クロシークエンサ23はサイクル０間でラッチ101に記憶
されるタスク指名アドレスを使用して、マイクロワード
Ｂをフェッチする。セグメント１は新たなタスク指名ア
ドレスをあたえることができないので、ラッチ101は今
停止タスク指名をホールドする。このステージにおい
て、ラッチ101そして実質上セグメント２はバブルを含
む。セグメント１は新たなタスク指名アドレスを与える
ためには未だ準備がされていない。

サイクル２に於いて、マイクロシークエンサ23はそのマ
イクロフローを続け、制御記憶22から次のマイクロイン
ストラクションをフェッチする。これにより、第２のイ
ンストラクションユニットセグメント２が停止される。
このサイクルにおいて、セグメント１はマイクロワード
Ｑで開始するマイクロフローに対する新たなタスク指名
アドレスを発生する。

サイクル３において、マイクロシークエンサ23はマイク
ロフローの次のインストラクションをフェッチし、セグ
メント２の停止を続行する。セグメント１は同様に停止
される。これは、セグメントはラッチ101、102、105等
に対する状態を進ませることが出来ないためである。セ
グメント１はマイクロワードＱに対するアドレスを生成
し続ける。

サイクル４に於いて、マイクロシークエンサ23はマイク
ロフローの終わりに到達し、新たなマイクロフロータス
ク指名アドレスを、デコード次ライン上に信号を発生す
ることにより、要求する。セグメント１及びセグメント
２は停止続ける。

サイクル５に於いて、マイクロシークエンサ23は、ラッ
チ102から停止タスク指名（バブル）を得る。これによ
り、マイクロシークエンサ23に他のエンドフローインス
トラクションをフェッチさせ、デコーダ次ライン上に信
号の発生し続ける。ラッチ105は、セグメント１からの
マイクロワードＱから始まるマイクロフローのタスク指
名アドレスをロードする。セグメント１はマイクロワー
ドＴで始まるマイクロフローに対する新たなタスク指名
アドレスを発生する。

サイクル６において、マイクロシークエンサ23はラッチ
101からタスク指名アドレス（マイクロワードＱに対す
るアドレス）を得る。このラッチはセグメント１から新
たなタスク指名アドレス（マイクロワードＴに対するア
ドレス）を得る。セグメント１はマイクロワードＹから
始まるマイクロフローに対する新たなタスク指名アドレ
スを生成する。この様にして、第１のパイプライン停止
によって生成されるバブルがパイプラインセグメントを
介して伝達する。

表２（第13図）は、本発明に従ってパイプライン化さ
れ、マイクロプログラミングされたCPUのデコーダ次及
びオーバーライトフラグ信号を使用してどの様にしてバ
ブルが生成されかつ圧縮されるかを示している。

サイクル０、１及び２は表１のものと本質的に同じであ
る。ラッチ102、105、107、108がサイクル１及びサイク
ル２内で停止タスク指名を含む時に、オーバーライトフ
ラグがセットされる。これはセグメント１に、これらラ
ッチがバブルを含み且つ、パイプラインが停止されるか
どうかに関わらず、次のサイクルの間重ね書きできるこ
とを知らせる。

サイクル３に於いて、マイクロシークエンサ23はマイク
ロフローの次のインストラクションをフェッチし、セグ
メント２の停止を続ける。しかしながら、ラッチ101、1
02、105、107及び108内のラッチはセットされたので、
これらのラッチはマイクロコマンドＱからスタートする
マイクロフロー用データをセグメント１からロードし、
これらのラッチ内のバブルの重ね書き及び圧縮を結果す
る。同時に、セグメント１はマイクロワードＴから始ま
るマイクロフロー用新たなタスク指名を生成する。

サイクル４において、マイクロシークエンサ23はマイク
ロフローの終了に到達し、デコーダ次ライン上に信号を
発生することにより新たなマイクロフロータスク指名ア
ドレスを要求する。サイクル３に於けるラッチ102等の
重ね書きのために、マイクロシークンサ23は今、バブル
圧縮が行われなかった場合に結果された停止タスク指名
の替わりに有効なタスク指名アドレスを得る。

サイクル５において、マイクロシークエンサ23はラッチ
102からタスク指名アドレス（マイクロワードＱ用アド
レス）を得る。このラッチは新たなマスク指名アドレス
を得、表１のサイクル６に於ける用な新たなタスク指名
アドレスを生成する。

この様にして、バブル圧縮はサイクルをセーブし、パイ
プラインCPU内のより大きいインストラクションスルー
プットの達成を助ける。

本発明は特定の実施例を参照して記述されたが、この記
述は限定的な意味で使用されることを意味しない。開示
された実施例の種々の変形例は、本発明の別の実施例と
同様に当業者には明らかであろう。従って、特許請求の
範囲は、この様な本発明の真の精神に合致するいかなる
実施例或いは実施態様を包含するものと意図されてい
る。

【図面の簡単な説明】

第１図は本発明の一実施例に従う中央処理ユニットを含
むコンピュータシステムのブロック図、 第２図は第１図のCPUの拡張ユニットのブロック図、 第３図は第１図のCPUのマイクロプロセッサのブロック
図、 第４図は第３図の中央記憶内に含まれるマイクロインス
トラクションのフォーマット図、 第５図は第１図のCPUのインストラクションユニットの
ブロック図、 第６図は第１図のCPUのメモリー管理ユニットの回路
図、 第７図は第１図のCPUの主キャッシュ即ちＰキャッシュ
の回路図、 第８図は第１図のCPUのバスインターフェースユニット
のブロック図、 第９図は連続するマシンサイクルで第１図のパイプライ
ン化されたCPU10で発生する事象を示すタイミング図、 第10図は第１図から第８図のCPUでのインストラクショ
ンの実行を詳細に示す事象と時間との関係を示す図、 第11図は第１図のCPUに於けるクロック発生器により生
成される４つの位相出力クロックのタイミング図、 第12図はバブル生成及びバブル伝播の様子を説明するた
めの表図、 第13図はバブル生成及びバブル圧縮の様子を説明するた
めの表図。

フロントページの続き (56)参考文献 特開 昭61−234436（ＪＰ，Ａ) 特開 昭63−141131（ＪＰ，Ａ)

Claims (7)

【特許請求の範囲】
1. 【請求項１】デジタルコンピュータに於けるパイプライ
   ン化された処理ユニットの動作方法であって、 前記パイプライン化された処理ユニットが情報を処理す
   るための少なくとも第１のパイプラインセグメント及び
   第２のパイプラインセグメントを有しており、前記第１
   のパイプラインセグメントが、前記第２のパイプライン
   セグメントのパイプライン上流側の情報を処理し、 前記第２のパイプラインセグメントでの情報の前記処理
   が、情報の処理の待機を結果する停止条件を引起し、且
   つ前記第１のパイプラインセグメントが情報の有効な処
   理を行わない間前記第１のパイプラインセグメント内に
   バブルを発生する場合があり、 前記パイプライン化された処理ユニット内の制御手段
   が、前記停止条件及び前記バブルに応答して、前記情報
   の処理を制御し、前記方法が、 ａ） 第１のパイプラインセグメントのバブルを前記制
   御手段により検出し、 ｂ） その後、前記第２のパイプラインセグメント内の
   停止条件を前記制御手段により検出し、 ｃ） 前記第１のパイプラインセグメント内のバブル
   を、前記制御手段による制御の下で、前記情報の処理に
   よって重ね書きして、前記バブルを圧縮する工程からな
   ることを特徴とする方法。
2. 【請求項２】前記第１のパイプラインセグメントはイン
   ストラクションをデコードするオペレーション及び前記
   インストラクションに基づく制御データを生成するオペ
   レーションを達成することを特徴とする請求項１記載の
   方法。
3. 【請求項３】前記第２のパイプラインセグメントが、前
   記第１のパイプラインのデコーディングに応答して前記
   制御データから制御ビットの組みを発生するオペレーシ
   ョンを達成する請求項２記載の方法。
4. 【請求項４】前記第１のセグメント中の前記バブルが或
   る条件を含み、これにより前記制御データが無効にな
   り、重ね書きできるようになる請求項３記載の方法。
5. 【請求項５】前記プロセッサーが第３のパイプラインセ
   グメントを含み、このセグメントに於けるオペランドは
   レジスタファイルからフェッチされ、或いはオペレーシ
   ョンが前記オペランド上で達成され、結果が前記レジス
   タファイルに記憶されることを特徴とする請求項４記載
   の方法。
6. 【請求項６】前記制御データは前記レジスタファイル内
   のレジスタの識別を含むことを特徴とする請求項５記載
   の方法。
7. 【請求項７】前記プロセッサは、マイクロプログラムグ
   ラム化されており、前記第２のパイプラインセグメント
   はマイクロインストラクション記憶から前記制御ビット
   の組みをフェッチすることを含むことを特徴とする請求
   項６記載の方法。