JPH0774629A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JPH0774629A
JPH0774629A JP5297094A JP29709493A JPH0774629A JP H0774629 A JPH0774629 A JP H0774629A JP 5297094 A JP5297094 A JP 5297094A JP 29709493 A JP29709493 A JP 29709493A JP H0774629 A JPH0774629 A JP H0774629A
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JP
Japan
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signal
frequency
output signal
phase error
output
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Application number
JP5297094A
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English (en)
Inventor
Duran Alfonso Fernandez
アルフォンソ・フェルナンデス・デュラン
Abadia Mariano Perez
マリアノ・ペレス・アバディア
Ahijado Angel Gonzalez
アンジェル・ゴンザレス・アヒジャド
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Nokia Spain SA
Original Assignee
Alcatel Standard Electrics SA
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • General Induction Heating (AREA)
  • Electrotherapy Devices (AREA)
  • Control Of High-Frequency Heating Circuits (AREA)

Abstract

(57)【要約】 【目的】本発明は、周波数シンセサイザのフィルタの複
雑さを増すことなく、周波数シンセサイザの安定性に影
響を与えずにチャンネル間の切替え時間を減少する位相
ロックループを備えた周波数シンセサイザを得ることを
目的とする。 【構成】基準信号発生器1 と、第１の位相検出器2 と、
第１のローパスフィルタと3 、電圧制御発振器4 と、入
力信号17の周波数の１／Ｎの第１の出力信号10を発生す
る周波数分割器5 とを含む位相ロックループで、さらに
周波数分割器が第１の出力信号10に関して90°シフトさ
れた第２の出力信号11を基準信号9 と共に第２の位相検
出器6 に供給し、第１の位相エラー信号12に関して直角
位相の第２の位相エラー信号13を生成し、第２のローパ
スフィルタ7 を介して直角位相相関器8 に供給し、それ
は振幅が基準信号と周波数分割器の出力信号の周波数差
に比例する出力信号16を生成して電圧制御発振器4 に供
給することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、基準信号を発生する基
準信号発生器と、この基準信号発生器に接続され第１の
位相エラー信号を発生する第１の位相検出器と、この第
１の位相検出器に接続されて第１のフィルタ処理された
位相エラー信号を発生する第１のローパスフィルタと、
この第１のローパスフィルタの出力が供給される電圧制
御発振器と、この電圧制御発振器に接続されて出力信号
の周波数がその入力における信号の周波数の１／Ｎの第
１の出力信号を発生し、第１の位相検出器に接続されて
いる周波数分割器とから構成されたタイプの位相ロック
ループ構造（ＰＬＬ）に基づく周波数シンセサイザに関
する。
【０００２】本発明の周波数シンセサイザは、チャンネ
ル間で高いスイッチング速度が要求された場合の周波数
同期において特に有効である。
【０００３】
【従来の技術】多周波数時分割多重アクセス技術（ＭＦ
−ＴＤＭＡ）を使用する多数のデジタル通信システムが
存在している。これらのシステムは、デジタル情報を送
信するために使用されるチャンネル周波数を発生するた
めに周波数シンセサイザを使用する。
【０００４】現在のシステムは高速度で動作するため、
システムの高い効率性を維持するために連続した時間ス
ロット間の保護時間を減少することが必要になり、これ
は無線周波数チャンネルが変化したときに、ＭＦ−ＴＤ
ＭＡシステムの次の時間スロットがスタートしたときに
は新しい周波数が既に設定されていることを保証するた
めに必要とされる迅速さで、周波数シンセサイザが新し
い周波数にその古い周波数を切替えなければならないこ
とを意味する。チャンネル間の切替え時間を最小にする
多数の技術が存在している。それらのいくつかは帯域幅
が変化するループフィルタの使用に基づいており、Ｃ．
Ｒyan氏による文献（“Phase loop design for TDMA Ap
plications ”，1985年，IEEEMilitary Communications
Conference MILCOM'85 ，Vol.2 ， 320乃至323 頁）に
示されているようにループが完全にロックされていない
始めに大きく、ループがロックされないときに狭くな
る。
【０００５】
【発明が解決しようとする課題】このタイプの技術の主
な欠点は、チャンネル間の切替え時間を減少することが
必要な場合にループフィルタの複雑さを増加することも
また必要であり、それは結果的にシンセサイザを高価に
し、その信頼性を低くし、周波数シンセサイザの安定性
が悪影響を受ける可能性を高めることである。
【０００６】したがって、克服すべき技術的問題は周波
数シンセサイザのフィルタの複雑さを増すことなく、周
波数シンセサイザの安定性に影響を与えずにチャンネル
間の切替え時間を減少することである。
【０００７】
【課題を解決するための手段】上記の欠点を解決するた
めに、本発明の周波数シンセサイザは周波数分割器がそ
の一方の出力信号に関して90°シフトされた第２の出力
信号を配置することを特徴とする。また、本発明の周波
数シンセサイザは、周波数分割器から基準信号および第
２の出力信号を入力として受信し、第１の位相検出器に
よって生成された第１の位相エラー信号に関して直角で
ある第２の位相エラー信号を生成する第２の位相検出器
を含む。本発明の周波数シンセサイザはまた第２の位相
検出器に接続され、第２のフィルタ処理された位相エラ
ー信号を生成する第２のローパスフィルタを含んでいる
ことを特徴とする。最後に、周波数シンセサイザは、フ
ィルタ処理された位相エラー信号を入力として受信し、
電圧制御発振器（ＶＣＯ）に供給され、その振幅が基準
信号と周波数分割器からの出力信号との間の周波数の差
に比例する第３の出力信号を生成する直角位相相関器を
含んでいることを特徴とする。
【０００８】直角位相相関器は、平衡タイプまたは非平
衡タイプのいずれかで構成することができる。このタイ
プの構造の適用により、チャンネル切替えの迅速な応
答、合成信号の高いスペクトル純度の維持および複雑性
の低い構造の使用等の重要な利点が得られる。
【０００９】これは、ダイナミックチャンネル割当てが
例えばＤＥＣＴ（デジタル欧州コードレス通信）システ
ムとして使用される通信システムにおいてそれが使用さ
れることを可能にする。別の重要な利点は、費用をそれ
程増加せず、動作周波数範囲が出力信号の切替え時間お
よびスペクトル純度にほとんど依存しないこの構造を構
成する新しい素子が簡単なことである。概して、通常の
シンセサイザより広い周波数範囲において高い特性が提
供される。
【００１０】
【実施例】本発明の詳細な説明は、以下の好ましい実施
例の説明および添付図面から明らかになるであろう。図
１のブロック図は、本発明において明らかにされる位相
ロックループを示す。それは、システムによって要求さ
れる安定性を有し、周期的に基準信号 9を発生する基準
信号発生器1 によって構成される。この基準信号 9は第
１の位相検出器2 および第２の位相検出器 6に供給さ
れ、周波数分割器 5から入来する出力信号10および11の
各位相と比較され、最も代表的な特性は両信号10および
11が直角、すなわちそれらの相対的な位相が90°シフト
されていることである。
【００１１】位相検出器2 および 6からそれぞれ入来す
る位相エラー信号12および13はまたローパスフィルタ 3
および 7にそれぞれ供給され、それらの高度な簡単さを
特徴とし、その役割は位相比較器2 および 6の出力にお
ける周波数の和を消去することである。
【００１２】直角位相相関器 8に供給される互いに90°
シフトされた第１および第２のフィルタ処理された位相
エラー信号14および15は、上記のローパスフィルタ 3お
よび7から得られる。これは最後に振幅が基準信号 9と
周波数分割器 5からの任意の出力信号10，11との間の周
波数差に比例する制御電圧16を発生する。
【００１３】この制御電圧16はＶＣＯ 4に供給され、そ
の出力信号17の周波数はその入力に供給された電圧に比
例的に依存しているシンセサイザ周波数である。
【００１４】ＶＣＯ 4からの出力信号17は周波数分割器
5に供給され、分割器 5は最後にその周波数がＮ係数に
より分割され、前に示されたように互いに90°シフトさ
れるＶＣＯ 4からの出力信号17の周波数である２つの出
力信号10および11を得る。
【００１５】図２は、いわゆる平衡直角位相相関器であ
る直角位相相関器 8の可能な構造を示す。それは、フィ
ルタ処理された位相エラー信号14および15によってそれ
ぞれ供給され、導出信号24および25をそれぞれ生成する
２つの導出装置18および19から構成されている。フィル
タ処理された位相エラー信号14の導出信号24と第２のフ
ィルタ処理された位相エラー信号15とを乗算する第１の
乗算器20および第２のフィルタ処理された位相エラー信
号15の導出信号25と第１のフィルタ処理された位相エラ
ー信号14とを乗算する第２の乗算器21も存在している。
【００１６】両乗算器20および21からの各出力信号26お
よび27は、振幅が形態Ｋ（ｆ1 −ｆ2 ）を有する出力信
号28を獲得する減算器22において第２のものから第１の
ものを減算され、Ｋは比例定数であり、ｆ1 およびｆ2
はそれぞれ基準信号 9および周波数分割器 5からの任意
の出力信号10，11の周波数である。減算器22からの出力
信号28は、ＶＣＯ 4に供給されるべき制御電圧16を得る
ために第１の積分器フィルタ23に供給される。
【００１７】図３は、簡単なことを特徴とするいわゆる
非平衡直角位相相関器である直角位相相関器 8の別の可
能な構造を示す。それは、第１のフィルタ処理された位
相エラー信号14の導出信号32を得る第３の導出装置29を
備えている。
【００１８】第３の導出装置29からの導出信号32は、第
２のフィルタ処理された位相エラー信号15を受信して振
幅が第１の場合のように基準信号 9と周波数分割器 5の
任意の出力信号10，11との間の周波数差プラスこの周波
数差の２倍の周波数のルップルに比例する形態Ｋ（ｆ1
−ｆ2 ）［１＋cos 2(ｗ1 −ｗ2 )t］を有する出力信号
33を生成する第３の乗算器30に供給され、それは第３の
乗算器30の出力信号33を受信してＶＣＯ 4に供給される
制御電圧16を生成する積分器フィルタ31によって取除か
れる。
【図面の簡単な説明】
【図１】本発明によるシンセサイザの全体的なブロック
図。
【図２】平衡直角位相相関器が使用された場合のブロッ
ク 8のさらに詳細なブロック図。
【図３】非平衡直角位相相関器が使用された場合のブロ
ック 8のさらに詳細なブロック図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリアノ・ペレス・アバディア スペイン国、28045 マドリッド、クワル ト・イツク、カレ・タラゴナ 25 (72)発明者 アンジェル・ゴンザレス・アヒジャド スペイン国、28916 レガネス（マドリッ ド）、セグンド・ディ、カレ・ポロニア ６

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基準信号を発生する基準信号発生器と、
    この基準信号発生器に接続され第１の位相エラー信号を
    発生する第１の位相検出器と、この第１の位相検出器に
    接続されて第１のフィルタ処理された位相エラー信号を
    発生する第１のローパスフィルタと、この第１のローパ
    スフィルタの出力が供給される電圧制御発振器と、この
    電圧制御発振器に接続されて出力信号の周波数がその入
    力における信号の周波数の１／Ｎの第１の出力信号を発
    生し、第１の位相検出器に接続されている周波数分割器
    とから構成された位相ロックループ構造に基づく周波数
    シンセサイザにおいて、 周波数分割器は第１の出力信号に関して90°シフトされ
    た第２の出力信号を有し、 基準信号および周波数分割器から第２の出力信号を入力
    として受信して第１の位相検出器によって発生された第
    １の位相エラー信号に関して直角位相である第２の位相
    エラー信号を生成する第２の位相検出器と、 第２の位相検出器に接続され、第２のフィルタ処理され
    た位相エラー信号を生成する第２のローパスフィルタ
    と、 フィルタ処理された第１と第２の両位相エラー信号を入
    力として受信し、その振幅が基準信号と周波数分割器か
    らの任意の出力信号との間の周波数差に比例する第３の
    出力信号を生成して電圧制御発振器に供給する直角位相
    相関器とを具備していることを特徴とする周波数シンセ
    サイザ。
  2. 【請求項２】 直角位相相関器は、 第１のフィルタ処理された位相エラー信号を受信し、そ
    の出力において第１の導出信号を生成する第１の導出装
    置と、 第２のフィルタ処理された位相エラー信号を受信し、そ
    の出力において第２の導出信号を生成する第２の導出装
    置と、 第１の導出信号および第２のフィルタ処理された位相エ
    ラー信号を受信し、第４の出力信号を生成する第１の乗
    算器と、 第２の導出信号および第１のフィルタ処理された位相エ
    ラー信号を受信し、第５の出力信号を生成する第２の乗
    算器と、 第４および第５の出力信号を受信し、振幅が基準信号と
    周波数分割器からの出力信号との間の周波数の差に比例
    する第６の出力信号を得る第１の減算器と、 第１の減算器からの第６の出力信号をフィルタ処理する
    ために第１の減算器に接続され、電圧制御発振器に供給
    される制御電圧を得る第１の積分器フィルタとを具備し
    ていることを特徴とする請求項１記載の周波数シンセサ
    イザ。
  3. 【請求項３】 直角位相相関器は、 第１のフィルタ処理された位相エラー信号を受信し、そ
    の出力で第３の導出信号を得る第３の獲得器と、 第３の導出信号および第２のフィルタ処理された位相エ
    ラー信号を受信し、振幅が基準信号と周波数分割器から
    の任意の出力信号との間の周波数差プラス上記の周波数
    差の周波数の２倍の周波数のリップルに比例する第７の
    出力信号を生成する第３の乗算器と、 第７の出力信号をフィルタ処理し、電圧制御発振器に供
    給されるべき制御電圧を得るために第３の乗算器に接続
    された第２の積分器フィルタとから構成されていること
    を特徴とする請求項１記載の周波数シンセサイザ。
JP5297094A 1992-11-30 1993-11-26 周波数シンセサイザ Pending JPH0774629A (ja)

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ES09202428A ES2060536B1 (es) 1992-11-30 1992-11-30 Sintetizador de frecuencias.

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JPH0774629A true JPH0774629A (ja) 1995-03-17

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US (1) US5530406A (ja)
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JP (1) JPH0774629A (ja)
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CA (1) CA2108803A1 (ja)
DE (1) DE69325780T2 (ja)
ES (1) ES2060536B1 (ja)
FI (1) FI935300A (ja)
NO (1) NO305099B1 (ja)

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