JPH077359B2

JPH077359B2 - キャッシュメモリコントローラ

Info

Publication number: JPH077359B2
Application number: JP1094022A
Authority: JP
Inventors: 英二川村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-12
Filing date: 1989-04-12
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPH0228739A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロプロセッサとキャッシュメモリとの間
に接続されるキャッシュメモリコントローラに関し、特
に連続アクセス要求を発生するマイクロプロセッサに接
続されるべきキャッシュメモリコントローラに関する。

〔従来の技術〕

マイクロプロセッサの高性能化に伴い、シングル・バス
サイクルのみでなく、連続バス・アクセスをサポートし
たマイクロプロセッサが登場した。以下マイクロプロセ
ッサをMPU、連続バス・アクセスををバースト・バスサ
イクルと記す。

シングル・バスサイクルでは、１回のバスサイクルで、
１ワードのデータをフェッチするが、バースト・バスサ
イクルをサポートするMPUは、一般的に１回のバスサイ
クルで連続した４ワードのデータをフェッチする。タイ
ミング的に述べると、シングル・バスサイクルは１バス
サイクルあたり、２クロックを要する。これに対しバー
スト・バスサイクルでは、最初の１ワードのフェッチに
２クロック、残りの３ワードのフェッチに１ワードあた
り１クロックを要し、全体で５クロックかかる。

このバースト・バスサイクルは主にMPUに内蔵されてい
るキャッシュメモリのデータに入替え時に使用される。

一般にキャッシュメモリは複数のブロックをからなり、
このブロックを単位としてキャッシュメモリ全体を管理
している。MPU内蔵のキャッシュメモリでは、各ブロッ
クは４個のサブブロックに分割されている場合が多い。
シングルバスサイクルによるデータの入替えでは、ブロ
ック全体のデータを入替えるのではなく、必要なデータ
が入るべきサブブロック１つだけのデータを入替える。

これに対しバースト・バスサイクルを使用した場合は、
一時に同じブロック内の全てのサブブロックのデータを
入替えられる。従ってサブブロックのデータの入替え時
間を大幅に短縮することが可能となる。更にこのことに
より、内蔵キャッシュメモリのヒット率も大幅に向上
し、MPU全体の性能の向上をもたらす。

以上のことから、バースト・バスサイクルが使用できる
MPUでは、なるべくバースト・バスサイクルを使用した
方がよいということになる。

このようなバースト・バスサイクルを使用する場合、一
般的にはダイナミック・メモリの通常のモードではアク
セス時間が長すぎるため、ニブルモードを使用する。

これに対し、MPUの外部にキャッシュメモリを接続する
システムの場合、外部キャッシュメモリに対してバース
ト・アクセスを行なうことは、際めて困難である。その
理由として、一般に外部キャッシュメモリ２クロックの
シングル・バスサイクルに対応するように設計されてい
るため、１クロックでデータをフェッチすることができ
ないことによる。また外部キャッシュメモリに用いられ
ているデータメモリはスタティック・メモリなのでニブ
ル・モードを使用することができない。

以上の理由から外部キャッシュメモリを使用する場合
は、バースト・バスサイクルでなく、シングル・バスサ
イクルを使用しなければならない。

一方、MPU内部に内蔵されているキャッシュメモリは、
その性格上キャッシュ容量が小さく、MPUの性能を充分
発揮させるためには、さらに外部の容量の大きなキャッ
シュメモリを接続する必要がある。

〔発明が解決しようとする課題〕

MPUの外部に接続されるキャッシュメモリは、最も高速
にアクセスする場合でも２クロックを必要としていた。
また外部キャッシュメモリに用いられているデータメモ
リはスタティック・メモリなのでニブル・モードを使用
することができない。

これらの事情により、バースト・バスサイクルをサポー
トするMPUにキャッシュメモリを接続する場合は、バー
スト・バスサイクルを使用することができない。よって
当該キャッシュメモリは、バースト・バスサイクルをサ
ポートするMPUの性能を充分発揮させることができない
という欠点を有する。

本発明の目的は、バースト・バスサイクルをサポートす
るマイクロプロセッサに対し、キャッシュメモリとして
スタティックメモリを使用した場合でもマイクロプロセ
ッサのバースト・バスサイクルの使用を可能にし、シス
テム全体の性能を向上させたキャッシュメモリコントロ
ーラを提供することにある。

〔課題を解決するための手段〕

本発明によるキャッシュメモリコントローラは、マイク
ロプロセッサからのバーストアクセス要求信号を受け入
れる端子と、この端子に前記バースト・アクセス要求が
有り、要求されるデータが制御すべきキャッシュメモリ
内に存在する場合、当該バースト・アクセスを前記マイ
クロプロセッサに対し許可する手段と、制御すべきキャ
ッシュメモリに連続データ読み出しのための信号を供給
する手段とを有することを特徴とする。

〔実施例〕

以下、図面を参照して本発明を詳述する。

第１図は本発明の一実施例によるキャッシュメモリコン
トローラ100のブロック図である。コントローラ100は、
クロック信号CLXが供給されるクロック端子101,MPUがア
ドレス信号を発生することを通知するバスサイクル信号
▲▼が供給される端子102,MPUからのバース
ト要求信号▲▼を受ける端子104,バースト要求
を受け付けたことを示すバースト許可信号BACKを出力す
る端子103,およびMPUからのアドレス信号ADDを受ける端
子105を有する。本実施例ではMPUとして32ビットのマイ
クロプロセッサを用いており、このMPUからのアドレス
信号ADDの32ビット（A₃₁-A₀，A₃₁は最上位（第32）ビッ
ト、A₀は最下位（第１）ビット）のうち、上位の30ビッ
ト（A₃₁-A₂）が端子105に供給される。供給された30ビ
ットアドレス信号のうちの上位の28ビット（A₃₁-A₄）は
制御回路130に供給される。この制御回路130は、28ビッ
トのアドレス信号（A₃₁-A₄）にもとづき、MPUが要求す
るデータがキャッシュメモリにストアされているかどう
かの検出、ストアされていないと検出したときのキャッ
シュメモリとメインメモリ間のデータ入れ替え等を実行
するが、制御回路30の構成および動作はよく知られてい
るところであり、かつ本発明と直接関係ないので省略す
る。制御回路30からのヒット信号HIT、すなわちMPUが要
求するデータがキャッシュメモリにストアされているこ
とを示す信号HITはANDゲート120の一方の入力端子に供
給される。ゲート120の他の反転入力端子には端子104を
介してバースト要求信号▲▼が供給される。こ
の信号▲▼はMPUがバースト要求を発生してい
る間ロウレベルとなる。ANDゲート120の出力がバースト
許可信号BACKとしてMPUに返される。ヒット信号HIT,バ
ースト要求信号▲▼，バスサイクル信号▲
▼およびロック信号CLKに応答して、タイミング
制御回路140はバーストバスサイクルを実現するに必要
な各種のタイミング制御信号を発生する。タイミング制
御信号のうちの信号ADSおよび図示しない他の信号はア
ドレス発生回路150に供給される。同回路150には、端子
105に供給されるアドレス信号の下位２ビット、すなわ
ちMPUが発生する第３および第４ビットA₂，A₃が供給さ
れている。アドレス発生回路150は供給されたアドレス
信号A₂，A₃を所定のタイミングでインクリメントし
A₂′，A₃′として出力する。このインクリメントアドレ
スA₂′，A₃′はストローブ信号発生回路160に供給され
る。同回路160にはタイミング制御回路140から信号STC
が供給されており、４つのストローブ端子106乃至109か
ら所定のタイミングでストローブ信号▲▼乃至▲
▼を発生する。

第２図を参照すると、第１図のキャッシュコントローラ
100を含むシステムブロッック図が示されている。すな
わち、MPU（マイクロプロセッサ）200はクロック端子CL
K,バスサイクル信号出力端子▲▼，バースト
許可信号受付端子BACK,およびバースト要求信号出力端
子▲▼を有し、キャッシュコントローラ100の
対応する端子にそれぞれ接続されている。なお、コント
ローラ100およびMPU200のクロック端子CLKにはクロック
ジェネレータ400からシステムクロックCLKが与えられて
いる。MPU200は32ビット（A₃₁-A₀）のアドレス端子ADD
と１ワード長（32ビット）のデータ端子DATAを有し、そ
れぞれアドレスバス210およびデータバス220に接続され
ている。アドレスバス210の上位30ビット（A₃₁-A₂）が
コントローラ100に供給される。キャッシュコントロー
ラ100のデータバス220との間にキャッシュメモリ300が
接続されている。本実施例では、キャッキュメモリ300
は４つのバンクメモリ301乃至304で構成され、各バンク
はスタティックメモリ（SRAM）であって１アドレス当り
１ワード長（４バイト,32ビット）のデータをストア
し、バンクメモリ301乃至304のチップセレクト端子▲
▼はコントローラ100のストローブ信号端子▲
▼乃至▲▼にそれぞれ接続されている。すなわ
ち、MPU100からのデータフェッチ要求がヒットした場
合、当該要求された１ワードデータと同データに関連す
る残りの３ワードデータはキャッシュメモリ300にスト
アされていることになる。また、MPU100からの上位20ビ
ットアドレス（A₃₁-A₁₂）はメインメモリ（図示せず）
上のキャッシュメモリ300にストアされているデータの
アドレスフィールドの検出に用いられる。したがって、
キャッシュメモリ300へのアクセスアドレスは第５ビッ
トから第12ビットまでの８ビットアドレス（A₄-A₁₁）と
なり、キャッシュコントローラ100は第3,第４ビットア
ドレス（A₂，A₃）からストローブ信号▲▼乃至▲
▼を所定の順番で発生する。

第３図を参照すると、第１図に示したタイミング制御回
路140は、４つのインバータ1401乃至1404,10個のＤ形フ
リップフロップ1405乃至1408,1411および1418乃至1422,
一つのクロック同期型Ｓ−Ｒフリップフロップ1410,5つ
のANDゲート1413乃至1417,ならびに一つのORゲート1412
を有し、図示のように接続されている。なお、第１のク
ロック信号φ₁はシステムクロックCLKと同相であり、第
２のクロック信号φ₂は逆相である。ANDゲート1409およ
び1416からアドレス発生回路150への制御信号BCOS,ADC
が取り出されている。アドレス発生回路150は、二つの
トライステートバッファ1501および1504,ラッチ回路150
2,インクリメンタ回路1503,ならびにANDゲート1505を有
し、図示のように接続されている。フリップフロップ14
11からストローブ信号発生回路160への制御信号STCが取
り出され、同回路160はデコーダ1601および４つのトラ
イステートインバータ1602乃至1605を有し、図示のよう
に接続されている。デコーダ1601は２ビットのアドレス
入力A₃′，A₂′に対しその出力端子D₀₀乃至D₀₃の論理レ
ベルを第１表のように制御する。

次に、第１図乃至第３図および第４図のタイミングチャ
ートを参照しながら本キャッシュコントローラ100の動
作を説明する。

MPU200は、キャッシュコントローラ100に対しバースト
データフェッチ要求のために、時点T₁で、要求するデー
タのアドレスとバスサイクル信号▲▼を発生
し、さらにバースト要求信号▲▼を発生する。
バスサイクル信号▲▼は第１クロック信号φ
₁の１クロック分だけロウレベルとなる。この信号▲
▼はインバータ1404,フリップフロップ1406-14
08およびANDゲート1409によってφ₁の１クロック分遅延
され、その結果、ANDゲート1409からは時点T₃-T₅間ハイ
レベルとなる信号BCOSが発生させる。フリップフロップ
1405のＱ出力は信号BCY1（時点T₂-T₄間“1"となる）と
して取り出され、フリップフロップ1401のセット端子Ｓ
に供給される。このフリップフロップ1410は、第１クロ
ック信号φ₁の立上り時にセット端子Ｓが“1"にならば
セット状態となり、リセット端子Ｒが“1"ならばリセッ
ト状態となり、共に“0"ならば前の状態を保持するもの
である。したがって、その出力信号BCY2は時点T₃で“1"
となる。

一方、MPU200からのアドレスによって制御回路130はMPU
200が要求するデータがキャッシュメモリ300にストアさ
れているかどうか、すなわち、MPU20からのデータ要求
がヒットしたかどうかを検出し、ヒットしている場合
は、ヒット信号HITを時点T₃“1"にする。この結果、バ
ースト許可信号BACKがMPU200に返され、MPU200はキャッ
シュコントローラ100がバーストデータフェッチ要求を
サポートすると判定する。

フリップフロップ1401からの信号BCY2によってANDゲー
ト1416が開くので、時点T₄でラッチイネーブル信号ADC
が発生される。このとき、信号BCOSによってバッファ15
01は開いているので、ビットA₃，A₂のアドレス信号はバ
ッファ1501を介してラッチ回路1502にラッチされ、デコ
ーダ1601に供給される。ビットA₃，A₂が“00"とする
と、デコード出力端子D₀₀が“1"となる。ヒット信号HIT
によってANDゲート1413が開くので、フリップフロップ1
411のＱ出力であるストローブ制御信号STCは時点T₄“1"
となる。かくして、インバータ1602乃至1605が活性化さ
れ、ストローブ信号▲▼のみが時点T₄で“0"とな
る。ストローブ信号▲▼はバンクメモリ301を選
択することにより、この結果、１ワード（32ビット）の
データD₃₀₁がデータバス220に読み出される。MPU200は
バースト許可信号BACKを受けているので、第１のクロッ
ク信号φ₁の２クロック後のφ₁の立上り（時点T₅）でデ
ータバス220上のデータをフェッチする。また、MPU200
はバーストデータフェッチ期間中少なくとも上位28ビッ
トのアドレス（A₃₁-A₄）はそのままの値に保持する。

信号STCによってANDゲート1505が開きかつ時点T₅でバッ
ファ1501はハイインピーダンスとなるので、インクリメ
ンタ1503によって１つのインクリメントされたアドレス
情報（A₃，A₂＝0,1）は時点T₅でバッファ1504を介して
ラッチ回路1502に供給される。一方、信号BCY2およびHI
TによってANDゲート1414の出力は“1"となるから、フリ
ップフロップ1419は時点T₄でそのＱ出力は“1"となる
が、バースト要求信号▲▼によってANDゲート1
417は閉じているので、ORゲート1412の出力BCRは“0"の
ままである。すなわち、MPU200からのバーストデータフ
ェッチ要求がヒットした場合は、ANDゲート1415,1417は
閉じたまとなり、フリップフロップ1418のＱ出力は“0"
のままとなるので、ORゲート1412の出力BCRはヒット信
号HITが発生してからφ₂の４クロック後、すなわち時点
T₁₀、に“1"となり、時点T₁₁で信号BCY2は“0"となる。
ストローブ制御信号STCは時点T₄からT₁₂まで“1"とな
る。

時点T₆でラッチ回路150又はインクリメントされたアド
レス情報（A₃，A₂＝01）をラッチしデコーダ1601に供給
する。したがって、この時点T₆で、ストローブ信号▲
▼は“1"となり、▲▼が“0"となる。かくし
て、バンクメモリ302が選択され、同メモリ302からのデ
ータD₃₀₂を時点T₇でMPU200はフェッチする。以下、同様
にして、時点T₈およびT₁₀でストローブ信号▲▼
および▲▼がそれぞれ“0"となり、メモリ303お
よび304からのデータD₃₀₃およびD₃₀₄をMPU200は時点T₉
およびT₁₁でそれぞれフェッチする。

時点T₁₁で、信号BYC2が“0"となると、フリップフロッ
プ1418乃至1422はリセット状態となり、信号BCRも“0"
となる。信号STCは時点T₁₂で“0"となり、インバータ16
02乃至1605をハイインピーダンス状態とし、バーストバ
スサイクルを終了させる。MPU200は時点T₁₁で最後のデ
ータD₃₀₄をフェッチし、次のバスサイクルを起動する
（バーストバスサイクルを再び実行することもでき
る）。

かくして、本コントローラ100はMPU200からのバースト
データフェッチ要求をサポートする。

時点T₂₀でMPU200がシングルバスサイクルによるデータ
フェッチを要求した。この要求がヒットした結果、時点
T₂₁でヒット信号HITが発生する。シングルバスサイクル
であるからバースト要求信号▲▼は“1"のまま
である。したがって、バースト許可信号BACKは発生され
ない。時点T₂₂でラッチ回路1502はビットA₃，A₂のアド
レスをラッチしデコーダ1601に供給する。ビットA₃，A₂
が“10"であるとすると、ストローブ信号▲▼が
“0"となり、バンクメモリ303からのデータD₃₀₃′をMPU
200は時点T₂₃でフェッチする。一方、ヒット信号HITと
“1"のバースト要求信号▲▼によってANDゲー
ト1417は開くので、ORゲート1412の出力BCRは時点T₂₂で
“1"となる。したがって、信号BCY2は時点T₂₃で“0"と
なり、信号STCは時点T₂₄で“0"となる。かくして、シン
グルデータフェッチの時は、本コントローラ100はMPU20
0が要求するデータをMPU200に転送している。

時点T₃₀でMPU200が再びデータフェッチを要求すると、
時点T₃₁で信号BCY2は“1"となる。このときのデータ要
求がヒットしなかったとすると、バースト要求にかかわ
らずヒット信号HITは“0"のままである。したがって、A
NDゲート1413は閉じたままであり、信号STCは発生され
ず、キャッシュメモリ300からのデータ読出しはおきな
い。ANDゲート1415の出力が時点T₃₁で“1"となるので、
ORゲート1412の出力BCRは時点T₃₂で“1"となり、信号BY
C2は時点T₃₃で“0"となる。MPU200からのデータフェッ
チ要求がヒットしなかったときは、よく知られているよ
うに、制御回路130はキャッシュメモリ300とメインメモ
リ（図示せず）間のデータ入れ替え作業を実行し、その
後、MPU200に対し要求されたデータを転送する。

第５図に本発明の他の実施例によるキャッシュメモリコ
ントローラ100′を示す。第１図と同一構成部は同じ番
号で示してその説明を省略する。本実施例では、制御す
べきキャッシュメモリが１つのブロックとして構成さ
れ、同メモリに対するバーストデータ読み出しアクセス
をアドレス変更によって行なうものである。したがって
111として示されるようにキャッシュメモリに対するス
トローブ信号▲▼の出力端子は一つだけであり、ま
たアドレス発生回路150からのアドレスA₃′，A₂′はリ
プレースアドレスRDDとして端子112から出力されてい
る。また、タイミング制御回路140からの信号STCは、切
換制御信号CNTとして端子111から出力されている。

本キャッシュコントローラ100′を用いたシステムブロ
ック図を第６図に示す。第２図と同一構成部は同じ番号
で示す。キャッシュメモリは300′として示されるよう
に一つのブロックとして構成され、そのチップセレクト
端子▲▼にコントローラ100′のストローブ信号端
子▲▼が接続されている。コントローラ100′から
のリプレースアドレスRADD（A₃′，A₂′）とアドレスバ
ス210の第4,第３ビットA₃，A₂とはマルチプレクサ（MP
X）600に供給され、その出力はバス210の第4,第３ビッ
トに接続されている。信号CNTが“1"のときMPX600はリ
プレースアドレスRADDを選択する。

第７図を参照すると、本コントローラ100′のタイミン
グ制御回路140およびアドレス発生回路150の構成は、第
４図と同一であり、ストローブ信号発生回路160がイン
バータ1606で構成される。

今、第８図の時点T₃₀でMPU200がバーストデータフェッ
チ要求を発生し同要求がヒットしたとすると、前述のよ
うに時点T₃₁でヒット信号HITが発生し、時点T₃₂で信号S
TCが“1"となる。したがって、キャッシュメモリ300′
にストローブ信号▲▼が供給され、かつ同メモリ30
0′に第12ビット乃至第３ビットの10ビットアドレス“X
X…X00"が供給される。この結果、データD₀₀がデータバ
スに読み出され、MPU200は時点T₃₃で同データD₀₀をフェ
ッチする。時点T₃₄でキャッシュメモリ300′へのアドレ
スは“XX…X10"に変化し、メモリ300′はそのアドレス
変化に応答して対応するアドレスのデータD₀₁をデータ
バス220に読み出す。以下同様にしてデータD₁₀，D₁₁が
順次読み出され、MPU200はこれらデータをフェッチす
る。そして、時点T₃₅でストローブ信号▲▼は“1"
となり、バーストバスサイクルを終了する。

時点T₃₆でのMPU200からのデータ要求がシングルバスサ
イクルであると、アドレス“YY…Y10"に対するデータD
₁₀′が時点T₃₇で読み出され、MPU200は時点T₃₈で同デー
タをフェッチする。

時点T₃₈でのデータフェッチ要求がヒットしなかったな
らば、ストローブ信号STは発生しない。

かくして、本キャッシュコントローラ100′は一つのブ
ロックとしてのキャッシュメモリ300′に対しバースト
バスサイクル，シングルバスサイクルのいずれもサポー
トしている。

以上の実施例において、バーストバスサイクルにもとづ
いてデータ読み出し数を４としたが、これを可変するこ
ともできる。これは、第３図，第７図に示したタイミン
グ制御回路140の一部を変更することによって実現でき
る。その例を第９図に示する。第３図，第７図と同一構
成部は同じ番号で示す。レジスタ901はフェッチすべき
データ数を指定するデータ（２ビット）をストアし、同
指定データ“01",“10",“11",“00"のとき読み出され
るべきデータ数はそれぞれ1,2,3,4となる。デコーダ902
はレジスタ901からの指定データをデコードし、その出
力D₁，D₂，D₃の論理レベルを第２表のように制御する。

デコーダ902の出力D₁，D₂，D₃はANDゲート903,904,905
およびORゲート906,907,908をそれぞれ介してフリップ
フロップ1422,1421,1420に各々供給される。例えば、指
定データが“10"（すなわちデータ数が２）であるとす
ると、第４図で時点T₆のときに信号BCRは“1"となり、
信号STCは時点T₈で“0"となる。かくして、MPU200にフ
ェッチされるデータの数は２に指定できる。

〔発明の効果〕

以上のとおり、本発明によれば、バーストバスサイクル
要求を発生するMPUとキャッシュメモリとの間に介在
し、MPUからのバーストバス要求をサポートして連続し
たデータ読み出しを可能にしたキャッシュメモリコント
ローラが提供される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のコントローラを用いたシステムブロック図、第
３図は第１図のコントローラの内部構成の一部を示す回
路図、第４図は第１図のコントローラの動作を示すタイ
ミングチャート、第５図は本発明の他の実施例を示すブ
ロック図、第６図は第５図のコントローラを用いたシス
テムブロック図、第７図は第２図のコントローラの内部
構成の一部を示す回路図、第８図は第５図のコントロー
ラの動作を示すタイミングチャート、第９図は第１図又
は第５図のコントローラの変形例を示す回路図である。

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサに接続される、キャッ
シュメモリ制御用集積回路において、マイクロプロセッ
サからの連続アクセス要求信号を受け入れる端子と、こ
の端子に連続アクセス要求が有り、かつ要求されたデー
タが制御すべきキャッシュメモリ内に存在する場合、当
該連続アクセスを前記マイクロプロセッサに対し許可す
ることを伝える連続アクセス許可出力手段と、制御すべ
きキャッシュメモリに連続的データ読出しのための制御
信号を供給する手段とを有することを特徴とするキャッ
シュメモリコントローラ。