JPH0773047A - コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム - Google Patents
コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステムInfo
- Publication number
- JPH0773047A JPH0773047A JP6075299A JP7529994A JPH0773047A JP H0773047 A JPH0773047 A JP H0773047A JP 6075299 A JP6075299 A JP 6075299A JP 7529994 A JP7529994 A JP 7529994A JP H0773047 A JPH0773047 A JP H0773047A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- signal
- address
- masking
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000873 masking effect Effects 0.000 claims description 26
- 230000004913 activation Effects 0.000 claims 2
- 230000000694 effects Effects 0.000 claims 2
- 230000000977 initiatory effect Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 description 68
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- GGZVJPRZONQVPC-UHFFFAOYSA-N Smipine Natural products O=CN1CCCCC1C2CCN=C2 GGZVJPRZONQVPC-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000007787 long-term memory Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/463—Program control block organisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Circuits Of Receivers In General (AREA)
- Multi Processors (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】コンピュータがシステム管理モードにあるとき
に、アドレスバスに訂正アドレス値を供給する。 【構成】コンピュータがシステム管理モードにあるとき
に、マイクロプロセッサ１５２は、システム管理割り込
み動作（ＳＭＩＡＣＴ* ）信号をアサートする。この信
号は、ＦＯＲＣＥ Ａ２０信号をも受ける回路１６２に
供給される。ＳＭＩＡＣＴ信号が非動作状態である間
に、上記制御回路１６２は、上記コンピュータシステム
に真のＦＯＲＣＥ Ａ２０信号を供給する。ＳＭＩが生
じたときに、ＳＭＩＡＣＴ信号は動作状態になり、そし
て、ＦＯＲＣＥ Ａ２０信号はディスエーブルにされ
る。この結果、マイクロプロセッサ１５２により発生さ
れるアドレスは、アドレスバスにアサートされる。
に、アドレスバスに訂正アドレス値を供給する。 【構成】コンピュータがシステム管理モードにあるとき
に、マイクロプロセッサ１５２は、システム管理割り込
み動作（ＳＭＩＡＣＴ* ）信号をアサートする。この信
号は、ＦＯＲＣＥ Ａ２０信号をも受ける回路１６２に
供給される。ＳＭＩＡＣＴ信号が非動作状態である間
に、上記制御回路１６２は、上記コンピュータシステム
に真のＦＯＲＣＥ Ａ２０信号を供給する。ＳＭＩが生
じたときに、ＳＭＩＡＣＴ信号は動作状態になり、そし
て、ＦＯＲＣＥ Ａ２０信号はディスエーブルにされ
る。この結果、マイクロプロセッサ１５２により発生さ
れるアドレスは、アドレスバスにアサートされる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
における割り込みルーチンに関し、そして、より詳細に
は、システム管理割り込みがアサートされるときのアド
レスバスにおける適当な割り込みスターティングアドレ
スのアサーションに関するものである。
における割り込みルーチンに関し、そして、より詳細に
は、システム管理割り込みがアサートされるときのアド
レスバスにおける適当な割り込みスターティングアドレ
スのアサーションに関するものである。
【０００２】
【従来の技術】パーソナルコンピュータの初期の時代に
は、インターナショナル・ビジネス・マシーンズ（ＩＢ
Ｍ）のＰＣコンピュータが業界を支配していた。ＩＢＭ
ＰＣは、最初に提供され、しかも、適度に有効なデス
クトップコンピュータの１つであったから、大評判にな
る成功を享楽した。結局は、ＩＢＭ ＰＣの支配は広範
囲にわたったので、このＩＢＭ ＰＣはパーソナルコン
ピュータアーキテクチャ、システム設計およびソフトウ
ェアの規格を作った。
は、インターナショナル・ビジネス・マシーンズ（ＩＢ
Ｍ）のＰＣコンピュータが業界を支配していた。ＩＢＭ
ＰＣは、最初に提供され、しかも、適度に有効なデス
クトップコンピュータの１つであったから、大評判にな
る成功を享楽した。結局は、ＩＢＭ ＰＣの支配は広範
囲にわたったので、このＩＢＭ ＰＣはパーソナルコン
ピュータアーキテクチャ、システム設計およびソフトウ
ェアの規格を作った。
【０００３】ＩＢＭ ＰＣは、システムメモリおよびＩ
／Ｏデバイスにアクセスするために２０ビットアドレス
バスを採用しているインテル社の８０８８マイクロプロ
セッサをその中央演算ユニット（ＣＰＵ）に用いた。Ｉ
ＢＭ ＰＣはパーソナルコンピュータのマーケットを完
全に支配したので、ソフトウェア販売者は、８０８８マ
イクロプロセッサおよび８０８６マイクロプロセッサの
２０ビットバスのためのソフトウェアのアレイを作り出
した。このソフトウェアの多くは、近代のソフトウェア
の基礎を形成している。この結果、ＩＢＭ ＰＣにおけ
る２０ビットバスと、そのために作り出された草分けの
ソフトウェアとの初期の支配により、今日用いられてい
る多くの基本的なアプリケーションは、２０ビットアド
レスバスに基づいている。
／Ｏデバイスにアクセスするために２０ビットアドレス
バスを採用しているインテル社の８０８８マイクロプロ
セッサをその中央演算ユニット（ＣＰＵ）に用いた。Ｉ
ＢＭ ＰＣはパーソナルコンピュータのマーケットを完
全に支配したので、ソフトウェア販売者は、８０８８マ
イクロプロセッサおよび８０８６マイクロプロセッサの
２０ビットバスのためのソフトウェアのアレイを作り出
した。このソフトウェアの多くは、近代のソフトウェア
の基礎を形成している。この結果、ＩＢＭ ＰＣにおけ
る２０ビットバスと、そのために作り出された草分けの
ソフトウェアとの初期の支配により、今日用いられてい
る多くの基本的なアプリケーションは、２０ビットアド
レスバスに基づいている。
【０００４】異常に成功したＩＢＭパーソナルコンピュ
ータの次の世代は、ＩＢＭ ＰＣ／ＡＴであった。メモ
リおよびＩ／Ｏデバイスのより広い範囲に対するアクセ
スを与えるために、ＩＢＭ ＰＣ／ＡＴアーキテクチャ
は２４ビットバスを組み込んだ。ＩＢＭ ＰＣ／ＡＴの
心臓部も、２４ビットアドレスバスを利用しているイン
テル社の８０２８６マイクロプロセッサであった。この
２８６マイクロプロセッサの２４ビットアドレス指定能
力はＰＣ／ＡＴの２４ビットバスを駆動することができ
たが、標準的な２４ビット構成は２０ビット８０８８マ
イクロプロセッサのために展開されたソフトウエアの或
るものとは互換性がなかった。これは、特に、８０８８
命令レジスタがＦＦＦＦＦｈというその限界に達したと
きにこの８０８８命令レジスタは０００００ｈという初
期値にロールオーバーするためであった。したがって、
８０８８システムのためのメモリスペースは、２０ビッ
トアドレスバスの上限（ＦＦＦＦＦｈ）から初期値（０
００００ｈ）へと連続しているように見られることがで
きる。しかし、２４ビットカウンタは、０ＦＦＦＦＦｈ
の後に１０００００ｈの値を発生し、そして、ロールオ
ーバーしない。幾つかのプログラムがロールオーバー特
性を信頼しているので、これらのプログラムは増加し続
ける２４ビットアドレスバスと互換性がない。
ータの次の世代は、ＩＢＭ ＰＣ／ＡＴであった。メモ
リおよびＩ／Ｏデバイスのより広い範囲に対するアクセ
スを与えるために、ＩＢＭ ＰＣ／ＡＴアーキテクチャ
は２４ビットバスを組み込んだ。ＩＢＭ ＰＣ／ＡＴの
心臓部も、２４ビットアドレスバスを利用しているイン
テル社の８０２８６マイクロプロセッサであった。この
２８６マイクロプロセッサの２４ビットアドレス指定能
力はＰＣ／ＡＴの２４ビットバスを駆動することができ
たが、標準的な２４ビット構成は２０ビット８０８８マ
イクロプロセッサのために展開されたソフトウエアの或
るものとは互換性がなかった。これは、特に、８０８８
命令レジスタがＦＦＦＦＦｈというその限界に達したと
きにこの８０８８命令レジスタは０００００ｈという初
期値にロールオーバーするためであった。したがって、
８０８８システムのためのメモリスペースは、２０ビッ
トアドレスバスの上限（ＦＦＦＦＦｈ）から初期値（０
００００ｈ）へと連続しているように見られることがで
きる。しかし、２４ビットカウンタは、０ＦＦＦＦＦｈ
の後に１０００００ｈの値を発生し、そして、ロールオ
ーバーしない。幾つかのプログラムがロールオーバー特
性を信頼しているので、これらのプログラムは増加し続
ける２４ビットアドレスバスと互換性がない。
【０００５】互換性を保つために、アドレスビット２０
マスク信号は、８０８８カウンタのロールオーバーをシ
ミュレートすべく、コンピュータシステムに組み込まれ
た。幾つかの名前および論理的センスがアドレスビット
２０マスク信号を指定するために用いられているが、こ
の信号は、この信号に対する共通指定であるＦＯＲＣＥ
Ａ２０信号としてここに参照されている。アサートさ
れたときに、ＦＯＲＣＥ Ａ２０信号はアドレスバスの
ビット２０（ビットＡ２０）がマスクされるようにする
ので、ビット２０は、マイクロプロセッサにより発生さ
れる値とは無関係に、いつでもロウ（すなわち、低）に
保持される。ＦＯＲＣＥ Ａ２０信号は、ソフトウエア
により書き込まれてもよいレジスタによって制御され
る。ビットＡ２０をロウに駆動することによって、ＦＯ
ＲＣＥ Ａ２０信号は、８０８８マイクロプロセッサの
ロールオーバーをシミュレートするために、バスにアド
レス値をアサートさせる。例えば、２４ビットカウンタ
が値０ＦＦＦＦＦｈに達するときに、次の増加がカウン
ト値を１０００００ｈにさせる。この結果、アクセスさ
れる次のアドレスは、８０８８マイクロプロセッサシス
テムにおいてアクセスされる００００００ｈではなく、
１０００００ｈになるだろう。しかし、ＦＯＲＣＥ Ａ
２０信号がアサートされるときに、アドレスバスのビッ
トＡ２０はロウに駆動される。この結果、アドレスバス
にアサートされる値は、８０８８命令レジスタのロール
オーバーをシミュレートするのに必要とする適当な値で
ある００００００ｈである。
マスク信号は、８０８８カウンタのロールオーバーをシ
ミュレートすべく、コンピュータシステムに組み込まれ
た。幾つかの名前および論理的センスがアドレスビット
２０マスク信号を指定するために用いられているが、こ
の信号は、この信号に対する共通指定であるＦＯＲＣＥ
Ａ２０信号としてここに参照されている。アサートさ
れたときに、ＦＯＲＣＥ Ａ２０信号はアドレスバスの
ビット２０（ビットＡ２０）がマスクされるようにする
ので、ビット２０は、マイクロプロセッサにより発生さ
れる値とは無関係に、いつでもロウ（すなわち、低）に
保持される。ＦＯＲＣＥ Ａ２０信号は、ソフトウエア
により書き込まれてもよいレジスタによって制御され
る。ビットＡ２０をロウに駆動することによって、ＦＯ
ＲＣＥ Ａ２０信号は、８０８８マイクロプロセッサの
ロールオーバーをシミュレートするために、バスにアド
レス値をアサートさせる。例えば、２４ビットカウンタ
が値０ＦＦＦＦＦｈに達するときに、次の増加がカウン
ト値を１０００００ｈにさせる。この結果、アクセスさ
れる次のアドレスは、８０８８マイクロプロセッサシス
テムにおいてアクセスされる００００００ｈではなく、
１０００００ｈになるだろう。しかし、ＦＯＲＣＥ Ａ
２０信号がアサートされるときに、アドレスバスのビッ
トＡ２０はロウに駆動される。この結果、アドレスバス
にアサートされる値は、８０８８命令レジスタのロール
オーバーをシミュレートするのに必要とする適当な値で
ある００００００ｈである。
【０００６】パーソナルコンピュータシステムにおける
他の重要な展開は、システム管理割り込み（ＳＭＩ）で
ある。元来は、ＳＭＩはポータブルシステムのためにイ
ンテル社により案出された電力管理割り込みであった。
ポータブルコンピュータは、限られた量のエネルギーを
供給するバッテリーから電力をたびたび引き出す。バッ
テリ寿命を最大にするために、ＳＭＩは、現在用いられ
ていない任意のシステム構成要素に対する電力を切る
か、または、低減させるためにアサートされる。元来は
ラップトップモデルのための意味であったが、ＳＭＩは
デスクトップおよび他の据え付けモデルのために、ま
た、電力管理とは他の目的のために、一般的になった。
他の重要な展開は、システム管理割り込み（ＳＭＩ）で
ある。元来は、ＳＭＩはポータブルシステムのためにイ
ンテル社により案出された電力管理割り込みであった。
ポータブルコンピュータは、限られた量のエネルギーを
供給するバッテリーから電力をたびたび引き出す。バッ
テリ寿命を最大にするために、ＳＭＩは、現在用いられ
ていない任意のシステム構成要素に対する電力を切る
か、または、低減させるためにアサートされる。元来は
ラップトップモデルのための意味であったが、ＳＭＩは
デスクトップおよび他の据え付けモデルのために、ま
た、電力管理とは他の目的のために、一般的になった。
【０００７】ＳＭＩは、ＳＭＩタイマー、システム要求
または他の手段のいずれかによりアサートされる。ＳＭ
Ｉは、システムにおいて最高の優先度を有するマスクで
きない割り込みである。ＳＭＩがアサートされるとき
に、インテル社のマイクロプロセッサは、システム管理
メモリ（ＳＭＲＡＭ）として参照されるメモリの１部を
主メモリスペースにマップする。次いで、全ＣＰＵ状態
は、スタックのようなラスト・イン／ファースト・アウ
ト態様でＳＭＲＡＭに退避される。ＣＰＵ状態が退避さ
れた後に、マイクロプロセッサは、ＳＭＩハンドラール
ーチンを実行し始める。このＳＭＩハンドラールーチン
は、特定のデバイスに対する電力を低減するような、特
定のシステム管理タスクを行うための割り込みサービス
ルーチンである。このルーチンが実行されている間に
は、他の割り込み要求は、サービスされず、そして、こ
の割り込みルーチンが完了するか、または、マイクロプ
ロセッサがリセットされるまで、無視される。ＳＭＩハ
ンドラーがそのタスクを完了するときに、ＣＰＵ状態は
ＳＭＲＡＭから検索され、そして、主プログラムが続け
られる。
または他の手段のいずれかによりアサートされる。ＳＭ
Ｉは、システムにおいて最高の優先度を有するマスクで
きない割り込みである。ＳＭＩがアサートされるとき
に、インテル社のマイクロプロセッサは、システム管理
メモリ（ＳＭＲＡＭ）として参照されるメモリの１部を
主メモリスペースにマップする。次いで、全ＣＰＵ状態
は、スタックのようなラスト・イン／ファースト・アウ
ト態様でＳＭＲＡＭに退避される。ＣＰＵ状態が退避さ
れた後に、マイクロプロセッサは、ＳＭＩハンドラール
ーチンを実行し始める。このＳＭＩハンドラールーチン
は、特定のデバイスに対する電力を低減するような、特
定のシステム管理タスクを行うための割り込みサービス
ルーチンである。このルーチンが実行されている間に
は、他の割り込み要求は、サービスされず、そして、こ
の割り込みルーチンが完了するか、または、マイクロプ
ロセッサがリセットされるまで、無視される。ＳＭＩハ
ンドラーがそのタスクを完了するときに、ＣＰＵ状態は
ＳＭＲＡＭから検索され、そして、主プログラムが続け
られる。
【０００８】ＳＭＩを用いた最初のプロセッサであるイ
ンテル社の８０３８６ＳＬおよび８０４８６ＳＬマイク
ロプロセッサにおいては、ＳＭＲＡＭは３００００ｈと
３ＦＦＦＦｈとの間の主メモリスペースにマップされ
る。ＣＰＵ状態に関するデータは、従来のスタックのよ
うに３ＦＦＦＦｈでスタートして下側のアドレスに移っ
て行くように記憶される。ＣＰＵ状態がＳＭＲＡＭに退
避された後には、マイクロプロセッサは、ＳＭＲＡＭス
ペースに位置しているメモリアドレス３８０００ｈにお
いてＳＭＩハンドラーをスタートする。８０３８６およ
び８０４８６マイクロプロセッサの世代においては、Ｓ
ＭＩスタートアドレスはアクセスできないレジスタに記
憶されているので、それはプログラマーにより変更され
ることはできない。同様に、３００００ｈと３ＦＦＦＦ
ｈとの間のメモリスペースの使用は、マイクロプロセッ
サにプリセットされ、そして、変更することができな
い。ＳＭＲＡＭおよびスターティングアドレスの配置は
安定性がありかつ知られているが、それはしばしば不便
である。ＳＭＩがアサートされる前に３００００ｈと３
ＦＦＦＦｈとの間の主メモリスペースに記憶される任意
のデータは、特別のメモリにマップされかつ従来のメモ
リにマップされるようにハードウエアが展開されないな
らば、ＳＭＩハンドラーによって多分重ね書きされて失
われる。このマッピング要求は、余分の論理を必要とす
るという問題を有し、そして、任意のキャシュメモリシ
ステムのフラッシングを必要としてメモリ量における急
激な変更を強制する。これは、コストと性能との障害に
なる。もしマッピングが行われなければ、ソフトウエア
は、データの不注意な損失を阻止するためにＳＭＲＡＭ
により用いられるメモリスペースの周囲について注意深
く設計されなければならない。
ンテル社の８０３８６ＳＬおよび８０４８６ＳＬマイク
ロプロセッサにおいては、ＳＭＲＡＭは３００００ｈと
３ＦＦＦＦｈとの間の主メモリスペースにマップされ
る。ＣＰＵ状態に関するデータは、従来のスタックのよ
うに３ＦＦＦＦｈでスタートして下側のアドレスに移っ
て行くように記憶される。ＣＰＵ状態がＳＭＲＡＭに退
避された後には、マイクロプロセッサは、ＳＭＲＡＭス
ペースに位置しているメモリアドレス３８０００ｈにお
いてＳＭＩハンドラーをスタートする。８０３８６およ
び８０４８６マイクロプロセッサの世代においては、Ｓ
ＭＩスタートアドレスはアクセスできないレジスタに記
憶されているので、それはプログラマーにより変更され
ることはできない。同様に、３００００ｈと３ＦＦＦＦ
ｈとの間のメモリスペースの使用は、マイクロプロセッ
サにプリセットされ、そして、変更することができな
い。ＳＭＲＡＭおよびスターティングアドレスの配置は
安定性がありかつ知られているが、それはしばしば不便
である。ＳＭＩがアサートされる前に３００００ｈと３
ＦＦＦＦｈとの間の主メモリスペースに記憶される任意
のデータは、特別のメモリにマップされかつ従来のメモ
リにマップされるようにハードウエアが展開されないな
らば、ＳＭＩハンドラーによって多分重ね書きされて失
われる。このマッピング要求は、余分の論理を必要とす
るという問題を有し、そして、任意のキャシュメモリシ
ステムのフラッシングを必要としてメモリ量における急
激な変更を強制する。これは、コストと性能との障害に
なる。もしマッピングが行われなければ、ソフトウエア
は、データの不注意な損失を阻止するためにＳＭＲＡＭ
により用いられるメモリスペースの周囲について注意深
く設計されなければならない。
【０００９】このような不便さを取り除くために、イン
テル社からのマイクロプロセッサの最新の世代（ペンテ
ィアムまたはＰ５マイクロプロセッサとして知られてい
る）は、ＳＭＩハンドラースターティングアドレスおよ
びＳＭＲＡＭスペースの配置がユーザにより変更される
ことを可能にしている。このペンティアム設計のもとで
は、マイクロプロセッサレジスタに記憶されるＳＭＩス
ターティングアドレスは、従来の３００００ｈの値に最
初にセットされる。その結果、第１のＳＭＩがアサート
されたときに、ＳＭＩハンドラーはアドレス３８０００
ｈでスタートする。しかし、ＳＭＩハンドラールーチン
が実行している間に、それはＳＭＲＡＭとして用いられ
るためのメモリの異なった領域を提供するかもしれな
い。この新しいＳＭＲＡＭは、プログラマーにより選択
される主メモリスペースにおける任意の位置でスタート
するかもしれない。ＳＭＲＡＭは、新しいＳＭＲＡＭス
タートアドレスで始まる６４キロビットブロックから成
っている。ＳＭＩハンドラーが終了したときに、新しい
スターティングアドレスは、マイクロプロセッサのＳＭ
Ｉスターティングアドレスレジスタに古いスターティン
グアドレスを置き換える。
テル社からのマイクロプロセッサの最新の世代（ペンテ
ィアムまたはＰ５マイクロプロセッサとして知られてい
る）は、ＳＭＩハンドラースターティングアドレスおよ
びＳＭＲＡＭスペースの配置がユーザにより変更される
ことを可能にしている。このペンティアム設計のもとで
は、マイクロプロセッサレジスタに記憶されるＳＭＩス
ターティングアドレスは、従来の３００００ｈの値に最
初にセットされる。その結果、第１のＳＭＩがアサート
されたときに、ＳＭＩハンドラーはアドレス３８０００
ｈでスタートする。しかし、ＳＭＩハンドラールーチン
が実行している間に、それはＳＭＲＡＭとして用いられ
るためのメモリの異なった領域を提供するかもしれな
い。この新しいＳＭＲＡＭは、プログラマーにより選択
される主メモリスペースにおける任意の位置でスタート
するかもしれない。ＳＭＲＡＭは、新しいＳＭＲＡＭス
タートアドレスで始まる６４キロビットブロックから成
っている。ＳＭＩハンドラーが終了したときに、新しい
スターティングアドレスは、マイクロプロセッサのＳＭ
Ｉスターティングアドレスレジスタに古いスターティン
グアドレスを置き換える。
【００１０】次のＳＭＩがアサートされたときに、マイ
クロプロセッサは、ＳＭＲＡＭとして主メモリスペース
にメモリの新しい６４キロバイトブロックをマップし、
そして、新しいＳＭＲＡＭの中央点における新しいスタ
ーティングアドレスでＳＭＩハンドラーをスタートす
る。例えば、第１のＳＭＩサービスルーチンの間に、プ
ログラマーはＳＭＲＡＭスターティングポイントを０３
００００ｈから１０００００ｈに変更するかもしれな
い。ＳＭＩが次にアサートされたときに、マイクロプロ
セッサは、１０００００ｈと１０ＦＦＦＦｈとの間にお
いて主メモリスペースにＳＭＲＡＭをマップする。次い
で、マイクロプロセッサは、ＳＭＩハンドラーのために
アドレス１０８０００ｈを参照する。したがって、この
特徴は、プログラマーがＳＭＲＡＭのために主メモリに
おけるより便利な位置を選択することを許容する。
クロプロセッサは、ＳＭＲＡＭとして主メモリスペース
にメモリの新しい６４キロバイトブロックをマップし、
そして、新しいＳＭＲＡＭの中央点における新しいスタ
ーティングアドレスでＳＭＩハンドラーをスタートす
る。例えば、第１のＳＭＩサービスルーチンの間に、プ
ログラマーはＳＭＲＡＭスターティングポイントを０３
００００ｈから１０００００ｈに変更するかもしれな
い。ＳＭＩが次にアサートされたときに、マイクロプロ
セッサは、１０００００ｈと１０ＦＦＦＦｈとの間にお
いて主メモリスペースにＳＭＲＡＭをマップする。次い
で、マイクロプロセッサは、ＳＭＩハンドラーのために
アドレス１０８０００ｈを参照する。したがって、この
特徴は、プログラマーがＳＭＲＡＭのために主メモリに
おけるより便利な位置を選択することを許容する。
【００１１】
【発明が解決しようとする課題】ＳＭＲＡＭを再配置す
る能力はプログラマーに便利なオプションを提供する
が、それはコンピュータアーキテクチャの設計者に対し
て問題を提起する。前述のように、ＦＯＲＣＥ Ａ２０
信号がアサートされたときに、マイクロプロセッサによ
りアサートされる値とは無関係に、アドレスバスのビッ
ト２０はロウに駆動される。ＳＭＩが発生されるとき
に、ＳＭＲＡＭはプログラマーにより指定された主メモ
リスペースにマップされる。もし主メモリの６４キロバ
イトブロックが偶数のメガバイトブロックではなくて奇
数のメガバイトブロックであれば、アドレスバスのビッ
ト２０はマイクロプロセッサによりハイ（すなわち、
高）に駆動されなければならない。しかし、もしＳＭＩ
が開始されるときにＦＯＲＣＥ Ａ２０信号が動作状態
であれば、ＦＯＲＣＥ Ａ２０信号はアドレスバスのビ
ット２０をロウに保持する。その結果、バスに実際にア
サートされるアドレス値は、プログラマーにより与えら
れる割り込みベクトルよりも低い１メガバイトである。
例えば、もしプログラマーにより選択されるスタートア
ドレスが３０８０００ｈであれば、ＳＭＲＡＭは３００
０００ｈと３０ＦＦＦＦｈとの間においてメモリスペー
スにマップされるべきである。しかし、もしＦＯＲＣＥ
Ａ２０信号がアサートされれば、ビット２０はロウに
保持されるので、主メモリに実際に与えられるアドレス
範囲は、２０００００ｈ〜２０ＦＦＦＦｈであり、そし
て、バスに現われるＳＭＩハンドラースターティングア
ドレスは２０８０００ｈである。次いで、ＣＰＵ状態
は、主メモリに記憶されている重要なデータを潜在的に
重ね書きしながら２０ＦＦＦＦｈでスタートして下側の
アドレスに移って行くように、退避される。マイクロプ
ロセッサが新しいスターティングアドレスを得たときに
は、アサートされるアドレスは、ＳＭＩハンドラールー
チンを含まない２０８０００ｈである。その結果、シス
テムは、エラーとなり、そして、リセットされなければ
ならない。
る能力はプログラマーに便利なオプションを提供する
が、それはコンピュータアーキテクチャの設計者に対し
て問題を提起する。前述のように、ＦＯＲＣＥ Ａ２０
信号がアサートされたときに、マイクロプロセッサによ
りアサートされる値とは無関係に、アドレスバスのビッ
ト２０はロウに駆動される。ＳＭＩが発生されるとき
に、ＳＭＲＡＭはプログラマーにより指定された主メモ
リスペースにマップされる。もし主メモリの６４キロバ
イトブロックが偶数のメガバイトブロックではなくて奇
数のメガバイトブロックであれば、アドレスバスのビッ
ト２０はマイクロプロセッサによりハイ（すなわち、
高）に駆動されなければならない。しかし、もしＳＭＩ
が開始されるときにＦＯＲＣＥ Ａ２０信号が動作状態
であれば、ＦＯＲＣＥ Ａ２０信号はアドレスバスのビ
ット２０をロウに保持する。その結果、バスに実際にア
サートされるアドレス値は、プログラマーにより与えら
れる割り込みベクトルよりも低い１メガバイトである。
例えば、もしプログラマーにより選択されるスタートア
ドレスが３０８０００ｈであれば、ＳＭＲＡＭは３００
０００ｈと３０ＦＦＦＦｈとの間においてメモリスペー
スにマップされるべきである。しかし、もしＦＯＲＣＥ
Ａ２０信号がアサートされれば、ビット２０はロウに
保持されるので、主メモリに実際に与えられるアドレス
範囲は、２０００００ｈ〜２０ＦＦＦＦｈであり、そし
て、バスに現われるＳＭＩハンドラースターティングア
ドレスは２０８０００ｈである。次いで、ＣＰＵ状態
は、主メモリに記憶されている重要なデータを潜在的に
重ね書きしながら２０ＦＦＦＦｈでスタートして下側の
アドレスに移って行くように、退避される。マイクロプ
ロセッサが新しいスターティングアドレスを得たときに
は、アサートされるアドレスは、ＳＭＩハンドラールー
チンを含まない２０８０００ｈである。その結果、シス
テムは、エラーとなり、そして、リセットされなければ
ならない。
【００１２】この問題のために、従来のシステムにおい
てＳＭＲＡＭの位置を選択するプログラマーは、ＳＭＲ
ＡＭを配置するための潜在的な主メモリスペースの半分
のみに制限される。もしプログラマーが主メモリの奇数
メガバイトブロック内のＳＭＲＡＭ領域を不注意に選択
すれば、重要なデータは重ね書きされるかもしれず、そ
して、システムは故障となる。この結果、ＳＭＲＡＭに
対して便利な位置を選択するためにプログラマーに与え
られる融通性は、利用し得るメモリスペースの半分のみ
に制限される。
てＳＭＲＡＭの位置を選択するプログラマーは、ＳＭＲ
ＡＭを配置するための潜在的な主メモリスペースの半分
のみに制限される。もしプログラマーが主メモリの奇数
メガバイトブロック内のＳＭＲＡＭ領域を不注意に選択
すれば、重要なデータは重ね書きされるかもしれず、そ
して、システムは故障となる。この結果、ＳＭＲＡＭに
対して便利な位置を選択するためにプログラマーに与え
られる融通性は、利用し得るメモリスペースの半分のみ
に制限される。
【００１３】
【課題を解決するための手段】要約すれば、本発明にし
たがったコンピュータシステムは、ＳＭＩハンドラーが
システムを制御している間に、アドレスビット２０マス
キング機能をディスエーブルにすることによりＳＭＩの
ために適当なアドレス指定をすることを提供する。コン
ピュータシステムにおける制御回路は、ＳＭＩがプログ
ラムにあるかどうかを決定する。もしＳＭＩがプログラ
ムになければ、上記制御回路は、８０８８マイクロプロ
セッサのロールオーバーをシミュレートするために、コ
ンピュータシステムにＦＯＲＣＥ Ａ２０信号を供給す
る。しかし、もしＳＭＩがプログラムに有れば、ＦＯＲ
ＣＥ Ａ２０信号はディスエーブルにされる。その結果
として、アドレスバスのビット２０は、マスクされず、
そして、その真の値をアサートされて、アドレスバスに
適当なアドレスを発生する。
たがったコンピュータシステムは、ＳＭＩハンドラーが
システムを制御している間に、アドレスビット２０マス
キング機能をディスエーブルにすることによりＳＭＩの
ために適当なアドレス指定をすることを提供する。コン
ピュータシステムにおける制御回路は、ＳＭＩがプログ
ラムにあるかどうかを決定する。もしＳＭＩがプログラ
ムになければ、上記制御回路は、８０８８マイクロプロ
セッサのロールオーバーをシミュレートするために、コ
ンピュータシステムにＦＯＲＣＥ Ａ２０信号を供給す
る。しかし、もしＳＭＩがプログラムに有れば、ＦＯＲ
ＣＥ Ａ２０信号はディスエーブルにされる。その結果
として、アドレスバスのビット２０は、マスクされず、
そして、その真の値をアサートされて、アドレスバスに
適当なアドレスを発生する。
【００１４】好ましい実施例においては、コンピュータ
システムはペンティアム・マイクロプロセッサを利用し
ている。このペンティアム・マイクロプロセッサは、Ｓ
ＭＩがプログラムにある間に、ＳＭＩＡＣＴ* 信号をア
サートする。このＳＭＩＡＣＴ* 信号は、ＦＯＲＣＥ
Ａ２０信号をも受ける制御回路に供給される。上記ＳＭ
ＩＡＣＴ* 信号が非動作状態にある間に、上記制御回路
は、コンピュータシステムに真のＦＯＲＣＥ Ａ２０信
号を供給し、そして、ビットＡ２０がマスクされること
を許容する。ＳＭＩが生じたときに、ＳＭＩ処理は始ま
り、そして、ＳＭＩＡＣＴ* 信号はアサートされる。Ｓ
ＭＩＡＣＴ* 信号が動作状態のときに、ＦＯＲＣＥ Ａ
２０信号はディスエーブルにされる。その結果、ＦＯＲ
ＣＥ Ａ２０信号の値は、アドレスバスのビット２０の
値に影響しない。したがって、マイクロプロセッサによ
り発生されるアドレスは、アドレスバスにアサートさ
れ、そして、適当なスターティングアドレスがアクセス
される。主メモリスペース内の総てのアドレスは、マス
クされているビットＡ２０なしにアサートされ得るの
で、このコンピュータシステムを用いているプログラマ
ーは、ＳＭＲＡＭのために主メモリの任意の部分を選択
することができる。
システムはペンティアム・マイクロプロセッサを利用し
ている。このペンティアム・マイクロプロセッサは、Ｓ
ＭＩがプログラムにある間に、ＳＭＩＡＣＴ* 信号をア
サートする。このＳＭＩＡＣＴ* 信号は、ＦＯＲＣＥ
Ａ２０信号をも受ける制御回路に供給される。上記ＳＭ
ＩＡＣＴ* 信号が非動作状態にある間に、上記制御回路
は、コンピュータシステムに真のＦＯＲＣＥ Ａ２０信
号を供給し、そして、ビットＡ２０がマスクされること
を許容する。ＳＭＩが生じたときに、ＳＭＩ処理は始ま
り、そして、ＳＭＩＡＣＴ* 信号はアサートされる。Ｓ
ＭＩＡＣＴ* 信号が動作状態のときに、ＦＯＲＣＥ Ａ
２０信号はディスエーブルにされる。その結果、ＦＯＲ
ＣＥ Ａ２０信号の値は、アドレスバスのビット２０の
値に影響しない。したがって、マイクロプロセッサによ
り発生されるアドレスは、アドレスバスにアサートさ
れ、そして、適当なスターティングアドレスがアクセス
される。主メモリスペース内の総てのアドレスは、マス
クされているビットＡ２０なしにアサートされ得るの
で、このコンピュータシステムを用いているプログラマ
ーは、ＳＭＲＡＭのために主メモリの任意の部分を選択
することができる。
【００１５】
【実施例】本発明のより充分な理解は、好ましい実施例
についての以下の詳細な記述が図面とともに考慮される
ときに得ることができる。
についての以下の詳細な記述が図面とともに考慮される
ときに得ることができる。
【００１６】今、図１を参照すると、本発明の好ましい
実施例にしたがったコンピュータシステムＣが示されて
いる。プロセッサ基板Ｐは、プロセッサ、キャッシュメ
モリ、主メモリ、関連設備およびコネクタ１００（好ま
しくは、カードの縁）を含んでいる。システム基板Ｓ
は、このコネクタ１００を受けるためのコネクタ１０２
（好ましくは、カードの縁を受けるソケット）を含んで
いる。このシステム基板Ｓは、共通のシステム素子と交
換可能な回路基板のためのスロットまたはコネクタとを
含んでいる。このシステム基板Ｓは、追加のコネクタ１
０４も含んでいる。このコネクタ１０４は、入力／出力
（Ｉ／Ｏ）基板Ｉのコネクタ１０６と結合される。好ま
しくは、このＩ／Ｏ基板Ｉは、フロッピーおよびハード
ディスク・ドライブ制御ユニット、オーディオシステム
ならびに並列および直列ポートのようなコンピュータＣ
の所定のＩ／Ｏ関連機構を含んでいる。さらに、このＩ
／Ｏ基板Ｉには、リアルタイムクロックおよびＣＭＯＳ
メモリがある。これらのプロセッサ基板Ｐ、システム基
板ＳおよびＩ／Ｏ基板Ｉのそれぞれについては、以下に
おいて詳述する。
実施例にしたがったコンピュータシステムＣが示されて
いる。プロセッサ基板Ｐは、プロセッサ、キャッシュメ
モリ、主メモリ、関連設備およびコネクタ１００（好ま
しくは、カードの縁）を含んでいる。システム基板Ｓ
は、このコネクタ１００を受けるためのコネクタ１０２
（好ましくは、カードの縁を受けるソケット）を含んで
いる。このシステム基板Ｓは、共通のシステム素子と交
換可能な回路基板のためのスロットまたはコネクタとを
含んでいる。このシステム基板Ｓは、追加のコネクタ１
０４も含んでいる。このコネクタ１０４は、入力／出力
（Ｉ／Ｏ）基板Ｉのコネクタ１０６と結合される。好ま
しくは、このＩ／Ｏ基板Ｉは、フロッピーおよびハード
ディスク・ドライブ制御ユニット、オーディオシステム
ならびに並列および直列ポートのようなコンピュータＣ
の所定のＩ／Ｏ関連機構を含んでいる。さらに、このＩ
／Ｏ基板Ｉには、リアルタイムクロックおよびＣＭＯＳ
メモリがある。これらのプロセッサ基板Ｐ、システム基
板ＳおよびＩ／Ｏ基板Ｉのそれぞれについては、以下に
おいて詳述する。
【００１７】これがコンピュータシステムＣの例示的で
かつ好ましい実施例であることに注目し、そして、単一
のシステム基板またはマザーボードに通常のように全部
品を有する多数の他の実施例が容易に開発できることを
理解すべきである。
かつ好ましい実施例であることに注目し、そして、単一
のシステム基板またはマザーボードに通常のように全部
品を有する多数の他の実施例が容易に開発できることを
理解すべきである。
【００１８】今、図２を参照すると、システム基板Ｓの
ブロック図が示されている。２つの主バス（すなわち、
ホストバスＨおよびＥＩＳＡバスＥ）はこのシステム基
板Ｓの論理的なバックボーンを形成している。ホストバ
スＨは、ホストデータ（すなわち、ＨＤ）バス、ＨＡ
（すなわち、ホストアドレス）バスおよびＨＣ（すなわ
ち、ホスト制御）バスから成る３つの構成要素を有して
いる。好ましくは、ＨＤバスが６４ビット幅であり、Ｈ
Ａバスが３２ビットアドレス指定スペースのために備え
られている。ＥＩＳＡバスＥは、ＳＡおよびＬＡ（すな
わち、システムアドレスおよび初期アドレス）バス、Ｓ
Ｄ（すなわち、システムデータ）バスおよびＳＣ（すな
わち、システム制御）バスから成る４つの主構成要素を
有している。このＥＩＳＡバスＥには、複数のＥＩＳＡ
スロット１０８が接続されている。ＥＩＳＡバス制御器
１１０は、ホストバスＨサイクルとＥＩＳＡバスＥサイ
クルとの間で変換する必要な性能を提供し、そして、Ｈ
ＡおよびＨＣバスとＳＣバスとの間に接続されている。
このＥＩＳＡバス制御器１１０は、データＥＢＢ（すな
わち、データＥＩＳＡバスバッファ）１１２を制御する
ために接続されている。なお、このデータＥＢＢは、ホ
ストバスＨおよびＥＩＳＡバスＥの間で必要なデータ送
受信機能を提供し、そして、ＥＩＳＡシステムのデータ
アセンブルおよび逆アセンブル要求を提供する。同様
に、ＥＩＳＡバス制御器１１０は、アドレスＥＩＳＡバ
スバッファ（すなわち、アドレスＥＢＢ）１１４のため
の制御機能を提供する。このアドレスＥＢＢ１１４は、
ＥＩＳＡバスＥおよびホストバスＨの間での転送能力を
提供し、さらに、適切であればＳＡバス信号を形成する
ためにＨＡバス信号をラッチする。
ブロック図が示されている。２つの主バス（すなわち、
ホストバスＨおよびＥＩＳＡバスＥ）はこのシステム基
板Ｓの論理的なバックボーンを形成している。ホストバ
スＨは、ホストデータ（すなわち、ＨＤ）バス、ＨＡ
（すなわち、ホストアドレス）バスおよびＨＣ（すなわ
ち、ホスト制御）バスから成る３つの構成要素を有して
いる。好ましくは、ＨＤバスが６４ビット幅であり、Ｈ
Ａバスが３２ビットアドレス指定スペースのために備え
られている。ＥＩＳＡバスＥは、ＳＡおよびＬＡ（すな
わち、システムアドレスおよび初期アドレス）バス、Ｓ
Ｄ（すなわち、システムデータ）バスおよびＳＣ（すな
わち、システム制御）バスから成る４つの主構成要素を
有している。このＥＩＳＡバスＥには、複数のＥＩＳＡ
スロット１０８が接続されている。ＥＩＳＡバス制御器
１１０は、ホストバスＨサイクルとＥＩＳＡバスＥサイ
クルとの間で変換する必要な性能を提供し、そして、Ｈ
ＡおよびＨＣバスとＳＣバスとの間に接続されている。
このＥＩＳＡバス制御器１１０は、データＥＢＢ（すな
わち、データＥＩＳＡバスバッファ）１１２を制御する
ために接続されている。なお、このデータＥＢＢは、ホ
ストバスＨおよびＥＩＳＡバスＥの間で必要なデータ送
受信機能を提供し、そして、ＥＩＳＡシステムのデータ
アセンブルおよび逆アセンブル要求を提供する。同様
に、ＥＩＳＡバス制御器１１０は、アドレスＥＩＳＡバ
スバッファ（すなわち、アドレスＥＢＢ）１１４のため
の制御機能を提供する。このアドレスＥＢＢ１１４は、
ＥＩＳＡバスＥおよびホストバスＨの間での転送能力を
提供し、さらに、適切であればＳＡバス信号を形成する
ためにＨＡバス信号をラッチする。
【００１９】このコンピュータＣは、ＥＩＳＡバスＥの
アービトレーション（すなわち、仲介または仲裁）と同
様に、割り込みシステム、ＤＭＡ制御器および多数のタ
イマーのような所定の基本的な操作を含んでいる。これ
らの構成要素は、ＨＡ、ＨＣおよびＳＣバスに接続され
るＥＩＳＡシステム周辺装置１１６に総て含まれてい
る。システムグルーチップ１１８として参照されている
チップは、ＥＩＳＡバスＥとＸＤ（すなわち、Ｘデー
タ）バスとして参照されているバスとに接続され、そし
て、コンピュータシステムＣで必要な多数の補助的な機
能を実行する。
アービトレーション（すなわち、仲介または仲裁）と同
様に、割り込みシステム、ＤＭＡ制御器および多数のタ
イマーのような所定の基本的な操作を含んでいる。これ
らの構成要素は、ＨＡ、ＨＣおよびＳＣバスに接続され
るＥＩＳＡシステム周辺装置１１６に総て含まれてい
る。システムグルーチップ１１８として参照されている
チップは、ＥＩＳＡバスＥとＸＤ（すなわち、Ｘデー
タ）バスとして参照されているバスとに接続され、そし
て、コンピュータシステムＣで必要な多数の補助的な機
能を実行する。
【００２０】最後に、ＸバスＸとして参照されている第
３のバスは、コネクタ１０４に供給される。このＸバス
Ｘは、アドレスＸＡ、データＸＤおよび制御ＳＣの部分
を有している。ＸＡラインはバッファ１２０によりＳＡ
バスから展開され、また、ＸＤバスはバッファまたはト
ランシーバ１２２によりＳＤバスから形成される。好ま
しくは、ＸＤバスは１６ビット幅であり、ＸＡバスはＳ
Ａバスと同じビット幅である。ホストバスＨおよびＸＤ
バスは、プロセッサ基板Ｐへの供給のためにコネクタ１
０２に供給される。さらに、ＸＤバスは、ＥＩＳＡシス
テム周辺装置１１６に接続されている。
３のバスは、コネクタ１０４に供給される。このＸバス
Ｘは、アドレスＸＡ、データＸＤおよび制御ＳＣの部分
を有している。ＸＡラインはバッファ１２０によりＳＡ
バスから展開され、また、ＸＤバスはバッファまたはト
ランシーバ１２２によりＳＤバスから形成される。好ま
しくは、ＸＤバスは１６ビット幅であり、ＸＡバスはＳ
Ａバスと同じビット幅である。ホストバスＨおよびＸＤ
バスは、プロセッサ基板Ｐへの供給のためにコネクタ１
０２に供給される。さらに、ＸＤバスは、ＥＩＳＡシス
テム周辺装置１１６に接続されている。
【００２１】今、図３を参照すると、Ｉ／Ｏ基板Ｉがよ
り詳細に示されている。このＩ／Ｏ基板Ｉのバックボー
ンはＸバスＸである。このＸバスＸには、コンピュータ
システムＣの基本操作シーケンスを含んでいるＲＯＭ
（すなわち、読み出し専用メモリ）１２４が接続されて
いる。このＲＯＭ１２４は、基本操作シーケンスを容易
に変更できるようにフラッシュ型ＥＰＲＯＭであるのが
好ましい。リアルタイムクロック（ＲＴＣ）／ＣＭＯＳ
ユニット１２６は、リアルタイムクロック機能および長
期間メモリ能力を提供するためにＸバスＸに接続されて
いる。フロッピーディスク制御器１２８は、ＸバスＸに
接続され、そして、フロッピーディスクユニット１３０
からのデータを受け入れる。キーボード制御器（典型的
には、８０４２デバイス）１３２は、ＸバスＸに接続さ
れ、そして、キーボード１３４およびマウス（すなわ
ち、位置指定デバイス）１３６を受け入れる。多重周辺
チップ１３８は、ＸバスＸに接続され、そして、ハード
ディスクユニット１４０、並列ポート１４２ならびに２
つの直列ポート１４４および１４６に対するインターフ
ェイスを与えている。最後に、オーディオシステム１４
８は、このオーディオシステム１４８に接続されている
スピーカ１５０と共にオーディオ機能を提供するため
に、ＸバスＸに接続されている。その他の構成要素は、
所望ならばＩ／Ｏ基板Ｉに設けることができる。好まし
いコンピュータシステムＣのグラフィックスシステム
は、ＥＩＳＡスロット１０８に配置される着脱自在のア
ドインカードに設けられていて、Ｉ／Ｏ基板Ｉには配置
されていないのが好ましい。
り詳細に示されている。このＩ／Ｏ基板Ｉのバックボー
ンはＸバスＸである。このＸバスＸには、コンピュータ
システムＣの基本操作シーケンスを含んでいるＲＯＭ
（すなわち、読み出し専用メモリ）１２４が接続されて
いる。このＲＯＭ１２４は、基本操作シーケンスを容易
に変更できるようにフラッシュ型ＥＰＲＯＭであるのが
好ましい。リアルタイムクロック（ＲＴＣ）／ＣＭＯＳ
ユニット１２６は、リアルタイムクロック機能および長
期間メモリ能力を提供するためにＸバスＸに接続されて
いる。フロッピーディスク制御器１２８は、ＸバスＸに
接続され、そして、フロッピーディスクユニット１３０
からのデータを受け入れる。キーボード制御器（典型的
には、８０４２デバイス）１３２は、ＸバスＸに接続さ
れ、そして、キーボード１３４およびマウス（すなわ
ち、位置指定デバイス）１３６を受け入れる。多重周辺
チップ１３８は、ＸバスＸに接続され、そして、ハード
ディスクユニット１４０、並列ポート１４２ならびに２
つの直列ポート１４４および１４６に対するインターフ
ェイスを与えている。最後に、オーディオシステム１４
８は、このオーディオシステム１４８に接続されている
スピーカ１５０と共にオーディオ機能を提供するため
に、ＸバスＸに接続されている。その他の構成要素は、
所望ならばＩ／Ｏ基板Ｉに設けることができる。好まし
いコンピュータシステムＣのグラフィックスシステム
は、ＥＩＳＡスロット１０８に配置される着脱自在のア
ドインカードに設けられていて、Ｉ／Ｏ基板Ｉには配置
されていないのが好ましい。
【００２２】今、図４を参照すると、プロセッサ基板Ｐ
がより詳細に示される。このプロセッサ基板Ｐの第１の
構成要素はＣＰＵ１５２で、このＣＰＵ１５２は、好ま
しい実施例においては、インテル社からの８０４８６後
の次世代設計のＰ５（すなわち、ペンティアム・マイク
ロプロセッサ）であるのが好ましい。このＰ５は、スー
パースカラー（superscalar）アーキテクチャと内蔵型
および分離型コードおよびデータキャッシュとを有する
非常に高性能なマイクロプロセッサである。インテル社
製品の幾つかの最近の世代のように、Ｐ５のマイクロプ
ロセッサは、保護モードとリアルモードとの両方で動作
する。保護モードにおいては、全３６ビットアドレスバ
スおよび全命令セットが用いられてよい。Ｐ５のマイク
ロプロセッサは、従来の技術として記述したように、シ
ステム管理メモリ（すなわち、ＳＭＲＡＭ）機能を含ん
でおり、そして、ＳＭＩピンを含んでいる。さらに、８
０４８６におけるように、Ｐ５のＣＰＵ１５２に供給さ
れるＦＯＲＣＥ Ａ２０信号は、内部キャッシュにおけ
るルックアップを達成する前（すなわち、システムに対
してメモリサイクルを駆動する前）に、アドレスビット
２０がマスクされるようにする。ビットＡ２０のマスキ
ングは、８０８８マイクロプロセッサのロールオーバー
をシミュレートする。
がより詳細に示される。このプロセッサ基板Ｐの第１の
構成要素はＣＰＵ１５２で、このＣＰＵ１５２は、好ま
しい実施例においては、インテル社からの８０４８６後
の次世代設計のＰ５（すなわち、ペンティアム・マイク
ロプロセッサ）であるのが好ましい。このＰ５は、スー
パースカラー（superscalar）アーキテクチャと内蔵型
および分離型コードおよびデータキャッシュとを有する
非常に高性能なマイクロプロセッサである。インテル社
製品の幾つかの最近の世代のように、Ｐ５のマイクロプ
ロセッサは、保護モードとリアルモードとの両方で動作
する。保護モードにおいては、全３６ビットアドレスバ
スおよび全命令セットが用いられてよい。Ｐ５のマイク
ロプロセッサは、従来の技術として記述したように、シ
ステム管理メモリ（すなわち、ＳＭＲＡＭ）機能を含ん
でおり、そして、ＳＭＩピンを含んでいる。さらに、８
０４８６におけるように、Ｐ５のＣＰＵ１５２に供給さ
れるＦＯＲＣＥ Ａ２０信号は、内部キャッシュにおけ
るルックアップを達成する前（すなわち、システムに対
してメモリサイクルを駆動する前）に、アドレスビット
２０がマスクされるようにする。ビットＡ２０のマスキ
ングは、８０８８マイクロプロセッサのロールオーバー
をシミュレートする。
【００２３】ＰＤ（すなわち、プロセッサデータ）バ
ス、ＰＡ（すなわち、プロセッサアドレス）バスおよび
ＰＣ（すなわち、プロセッサ制御）バスから成る３つの
バスは、Ｐ５のＣＰＵ１５２に接続されている。レベル
２（Ｌ２）、すなわち、外部キャッシュ１５４は、これ
らのＰＤおよびＰＡバスに接続され、そして、メモリ制
御器１５６からの制御信号を受け入れる。好ましい実施
例においては、メモリ制御器１５６は、従来のメモリ制
御器機能を含んでおり、そして、Ｌ２キャッシュ１５４
を操作するために必要なキャッシュ制御能力をさらに含
んでいる。
ス、ＰＡ（すなわち、プロセッサアドレス）バスおよび
ＰＣ（すなわち、プロセッサ制御）バスから成る３つの
バスは、Ｐ５のＣＰＵ１５２に接続されている。レベル
２（Ｌ２）、すなわち、外部キャッシュ１５４は、これ
らのＰＤおよびＰＡバスに接続され、そして、メモリ制
御器１５６からの制御信号を受け入れる。好ましい実施
例においては、メモリ制御器１５６は、従来のメモリ制
御器機能を含んでおり、そして、Ｌ２キャッシュ１５４
を操作するために必要なキャッシュ制御能力をさらに含
んでいる。
【００２４】データバッファ１５８は、ＰＤバスに接続
され、そして、ＨＤ（すなわち、ホストデータ）バスお
よびＭＤ（すなわち、メモリデータ）バスから成る２つ
の新規なバスを展開している。このＨＤバスは、システ
ム基板Ｓへの接続のためにコネクタ１００に接続されて
いる。データバッファ１５８は、メモリ制御器１５６に
より制御される。トランシーバ／ラッチユニット１６０
は、Ｐ５のＣＰＵ１５２およびホストバスＨの間でのア
ドレスのラッチおよび送受信の能力を与えるために、Ｐ
ＡバスおよびＨＡバスの間に接続されている。このトラ
ンシーバ／ラッチ１６０は、メモリ制御器１５６により
制御される。
され、そして、ＨＤ（すなわち、ホストデータ）バスお
よびＭＤ（すなわち、メモリデータ）バスから成る２つ
の新規なバスを展開している。このＨＤバスは、システ
ム基板Ｓへの接続のためにコネクタ１００に接続されて
いる。データバッファ１５８は、メモリ制御器１５６に
より制御される。トランシーバ／ラッチユニット１６０
は、Ｐ５のＣＰＵ１５２およびホストバスＨの間でのア
ドレスのラッチおよび送受信の能力を与えるために、Ｐ
ＡバスおよびＨＡバスの間に接続されている。このトラ
ンシーバ／ラッチ１６０は、メモリ制御器１５６により
制御される。
【００２５】プロセッサ・ユーティリティ・チップ１６
２は、ＣＰＵ１５２との使用に必要なユーティリティ操
作を提供する。このプロセッサ・ユーティリティ・チッ
プ１６２はＸＤバスに接続され、そして、メモリ制御器
１５６により制御される。プロセッサ・ユーティリティ
・チップ１６２の出力は、好ましくは、Ｐ５のＣＰＵ１
５２の制御機能を提供するために、ＰＣバスに接続され
ている。また、メモリ制御器１５６は、ＤＤＦ（すなわ
ち、データ目標機構）１６４として参照されているユニ
ットに接続されている。このＤＤＦ１６４は、メモリの
モジュール化、アドレスの変換およびメモリ区分（すな
わち、ページ特性記憶）を達成する。ＤＤＦ１６４は、
どの特定のメモリバンクがイネーブルにされるかを指示
するメモリ能力を提供し、１２８キロバイトの境界にお
けるアドレス変換を達成し、それが書き込み保護された
か、高速か、および／または、キャッシュ化できるか、
そして、その部分がライトバックキャッシュにより利用
できるかのような、各１２８キロバイトブロックの所定
の特徴の指示を供給する。このＤＤＦ１６４の操作は、
１９８９年１１月３日に出願された米国特許願第０７／
４３１，６６６号および１９９１年５月８日付けで出願
公開された欧州特許出願公開第０，４２６，３８６号に
おいてもっと完全に説明されているので、これらの両者
をここに参考物として参照している。ＤＤＦ１６４の出
力は、特定のメモリモジュールをイネーブルにするため
の一連のＲＡＳＥＮイネーブル信号、１２８キロバイト
よりも多いアドレスビットを示す所定の変換アドレスお
よびページ特徴ビットである。
２は、ＣＰＵ１５２との使用に必要なユーティリティ操
作を提供する。このプロセッサ・ユーティリティ・チッ
プ１６２はＸＤバスに接続され、そして、メモリ制御器
１５６により制御される。プロセッサ・ユーティリティ
・チップ１６２の出力は、好ましくは、Ｐ５のＣＰＵ１
５２の制御機能を提供するために、ＰＣバスに接続され
ている。また、メモリ制御器１５６は、ＤＤＦ（すなわ
ち、データ目標機構）１６４として参照されているユニ
ットに接続されている。このＤＤＦ１６４は、メモリの
モジュール化、アドレスの変換およびメモリ区分（すな
わち、ページ特性記憶）を達成する。ＤＤＦ１６４は、
どの特定のメモリバンクがイネーブルにされるかを指示
するメモリ能力を提供し、１２８キロバイトの境界にお
けるアドレス変換を達成し、それが書き込み保護された
か、高速か、および／または、キャッシュ化できるか、
そして、その部分がライトバックキャッシュにより利用
できるかのような、各１２８キロバイトブロックの所定
の特徴の指示を供給する。このＤＤＦ１６４の操作は、
１９８９年１１月３日に出願された米国特許願第０７／
４３１，６６６号および１９９１年５月８日付けで出願
公開された欧州特許出願公開第０，４２６，３８６号に
おいてもっと完全に説明されているので、これらの両者
をここに参考物として参照している。ＤＤＦ１６４の出
力は、特定のメモリモジュールをイネーブルにするため
の一連のＲＡＳＥＮイネーブル信号、１２８キロバイト
よりも多いアドレスビットを示す所定の変換アドレスお
よびページ特徴ビットである。
【００２６】プロセッサー基板Ｐのメモリ部分は４つの
同一モジュールを備え、各モジュールはアドレス／制御
バッファ１６６、個々のＳＩＭＭユニット１６８を受け
る１つのソケットおよび基本メモリ１７０を含んでい
る。アドレス／制御バッファ１６６は、ＰＡバス、ＤＤ
Ｆ１６４のアドレスおよびイネーブル出力ならびにメモ
リ制御器１５６からの制御信号を受ける。このアドレス
／制御バッファ１６６の出力は、ＳＩＭＭ１６８または
基本メモリデバイス１７０に供給されるアドレスと、Ｒ
ＡＳ* 、ＣＡＳ* およびＷＥ* 信号とである。これらの
信号は、ＳＩＭＭ１６８の各々に供給される。さらに、
各ＳＩＭＭ１６８または基本メモリデバイス１７０はメ
モリデータバスＭＤに接続されている。図示のように、
４つの同様なモジュールがある。プロセッサ基板Ｐの他
の構成は、以下において詳述するように、当該技術者に
とって明らかである変形例でもって展開することができ
る。
同一モジュールを備え、各モジュールはアドレス／制御
バッファ１６６、個々のＳＩＭＭユニット１６８を受け
る１つのソケットおよび基本メモリ１７０を含んでい
る。アドレス／制御バッファ１６６は、ＰＡバス、ＤＤ
Ｆ１６４のアドレスおよびイネーブル出力ならびにメモ
リ制御器１５６からの制御信号を受ける。このアドレス
／制御バッファ１６６の出力は、ＳＩＭＭ１６８または
基本メモリデバイス１７０に供給されるアドレスと、Ｒ
ＡＳ* 、ＣＡＳ* およびＷＥ* 信号とである。これらの
信号は、ＳＩＭＭ１６８の各々に供給される。さらに、
各ＳＩＭＭ１６８または基本メモリデバイス１７０はメ
モリデータバスＭＤに接続されている。図示のように、
４つの同様なモジュールがある。プロセッサ基板Ｐの他
の構成は、以下において詳述するように、当該技術者に
とって明らかである変形例でもって展開することができ
る。
【００２７】Ｐ５のＣＰＵ１５２は、プロセッサアドレ
スバスＰＡを駆動し、そして、ＦＯＲＣＥ Ａ２０信号
を受ける。図５を参照すると、Ｐ５のＣＰＵ１５２、プ
ロセッサ・ユーティリティ・チップ１６２および一連の
関連した信号が図示されている。この開示の目的のため
に、星印（* ）が後続している信号記号は、その信号が
ロウ（すなわち、低）にアサートされたときに動作状態
であることを示している。これとは反対に、星印のない
ものは、その信号がハイ（すなわち、高）に駆動された
ときに動作状態であることを示している。ビット２０
は、Ｐ５のＣＰＵ１５２により受けられるＡ２０Ｍ* 信
号がロウであるときに、Ｐ５のＣＰＵ１５２によりロウ
に保持される。したがって、Ａ２０Ｍ* 信号が非動作状
態であるときに、Ｐ５のＣＰＵ１５２は従来のようにプ
ロセッサアドレスビット２０を駆動する。Ａ２０Ｍ* 信
号がロウであるときに、プロセッサアドレスビット２０
は、マスクされ、そして、Ａ２０Ｍ* 信号が動作状態に
留まっている限り、ロウに駆動される。これは、ＦＯＲ
ＣＥ Ａ２０信号に対する従来のマイクロプロセッサの
応答である。
スバスＰＡを駆動し、そして、ＦＯＲＣＥ Ａ２０信号
を受ける。図５を参照すると、Ｐ５のＣＰＵ１５２、プ
ロセッサ・ユーティリティ・チップ１６２および一連の
関連した信号が図示されている。この開示の目的のため
に、星印（* ）が後続している信号記号は、その信号が
ロウ（すなわち、低）にアサートされたときに動作状態
であることを示している。これとは反対に、星印のない
ものは、その信号がハイ（すなわち、高）に駆動された
ときに動作状態であることを示している。ビット２０
は、Ｐ５のＣＰＵ１５２により受けられるＡ２０Ｍ* 信
号がロウであるときに、Ｐ５のＣＰＵ１５２によりロウ
に保持される。したがって、Ａ２０Ｍ* 信号が非動作状
態であるときに、Ｐ５のＣＰＵ１５２は従来のようにプ
ロセッサアドレスビット２０を駆動する。Ａ２０Ｍ* 信
号がロウであるときに、プロセッサアドレスビット２０
は、マスクされ、そして、Ａ２０Ｍ* 信号が動作状態に
留まっている限り、ロウに駆動される。これは、ＦＯＲ
ＣＥ Ａ２０信号に対する従来のマイクロプロセッサの
応答である。
【００２８】Ａ２０Ｍ* 信号は、プロセッサ・ユーティ
リティ・チップ１６２により発生される。Ａ２０Ｍ* 信
号は、次式にしたがって制御される。 Ａ２０Ｍ* ＝ＦＡ２０Ｍ* ＋＼ＳＭＩＡＣＴ* ＋ＲＳＴ
ＳＹＳ ＦＡ２０Ｍ* 信号は、従来のＦＯＲＣＥ Ａ２０信号で
あり、そして、従来のように発生される。好ましい実施
例においては、システムグルーチップ１１８は、ＦＡ２
０Ｍ* 信号を変更するための要求を示すシステムキーボ
ード制御器に対する操作をトラップすることと、要求さ
れた変更を直接に達成することとによって、ＦＡ２０Ｍ
* 信号を発生する。ＦＡ２０Ｍ* 信号は、システムにお
ける特定の制御レジスタに適当なデータビットを書き込
むことによりイネーブルにされる。同様に、ＦＡ２０Ｍ
* 信号は、制御レジスタビットをリセットすることによ
りディスエーブルにされてもよい。
リティ・チップ１６２により発生される。Ａ２０Ｍ* 信
号は、次式にしたがって制御される。 Ａ２０Ｍ* ＝ＦＡ２０Ｍ* ＋＼ＳＭＩＡＣＴ* ＋ＲＳＴ
ＳＹＳ ＦＡ２０Ｍ* 信号は、従来のＦＯＲＣＥ Ａ２０信号で
あり、そして、従来のように発生される。好ましい実施
例においては、システムグルーチップ１１８は、ＦＡ２
０Ｍ* 信号を変更するための要求を示すシステムキーボ
ード制御器に対する操作をトラップすることと、要求さ
れた変更を直接に達成することとによって、ＦＡ２０Ｍ
* 信号を発生する。ＦＡ２０Ｍ* 信号は、システムにお
ける特定の制御レジスタに適当なデータビットを書き込
むことによりイネーブルにされる。同様に、ＦＡ２０Ｍ
* 信号は、制御レジスタビットをリセットすることによ
りディスエーブルにされてもよい。
【００２９】ＳＭＩＡＣＴ* 信号は、Ｐ５のＣＰＵ１５
２により発生され、そして、プロセッサ・ユーティリテ
ィ・チップ１６２に供給される。ＳＭＩＡＣＴ* 信号
は、Ｐ５のＣＰＵ１５２がシステム管理モードで動作し
ていることを示している。このシステム管理モードでの
動作は、ＳＭＩがアサートされかつＰ５のＣＰＵ１５２
により現在サービスされていることを示している。マイ
クロプロセッサがシステム管理モードに入るときに、シ
ステム管理メモリ（ＳＭＲＡＭ）スペースは、メモリ内
にマップされる。次いで、全ＣＰＵ状態は、ＳＭＲＡＭ
に記憶される。システム管理モードにある間は、マイク
ロプロセッサは、リアルモードで動作するが、３２ビッ
ト幅アドレスを用いている。システム管理モードは、ソ
フトウエアに即応し、そして、電力保存および他の特徴
のために設計されている。ＳＭＩサービスルーチンが完
了されるときには、ＳＭＩＡＣＴ* 信号は非動作状態で
ある。
２により発生され、そして、プロセッサ・ユーティリテ
ィ・チップ１６２に供給される。ＳＭＩＡＣＴ* 信号
は、Ｐ５のＣＰＵ１５２がシステム管理モードで動作し
ていることを示している。このシステム管理モードでの
動作は、ＳＭＩがアサートされかつＰ５のＣＰＵ１５２
により現在サービスされていることを示している。マイ
クロプロセッサがシステム管理モードに入るときに、シ
ステム管理メモリ（ＳＭＲＡＭ）スペースは、メモリ内
にマップされる。次いで、全ＣＰＵ状態は、ＳＭＲＡＭ
に記憶される。システム管理モードにある間は、マイク
ロプロセッサは、リアルモードで動作するが、３２ビッ
ト幅アドレスを用いている。システム管理モードは、ソ
フトウエアに即応し、そして、電力保存および他の特徴
のために設計されている。ＳＭＩサービスルーチンが完
了されるときには、ＳＭＩＡＣＴ* 信号は非動作状態で
ある。
【００３０】ＲＳＴＳＹＳ信号は、システムリセット要
求信号である。この出力は、プロセッサ・ユーティリテ
ィ・チップ１６２により発生され、そして、Ｐ５のＣＰ
Ｕ１５２とは別のシステム論理をリセットするのに用い
られる。ＲＳＴＳＹＳ信号は、電源良好（ＰＷＲＧＯＯ
Ｄ）信号が非動作状態を抽出されるとき、または、リセ
ット（ＤＢＲＳＴ）信号が動作状態を抽出されるとき
に、アサートされる。ＰＷＲＧＯＯＤ信号は、コンピュ
ータシステムの電源が充分な電力を供給し、そして、適
当に動作していることを示している。ＤＢＲＳＴ信号
は、システムがパワーアップされかつ主プロセッサクロ
ックが安定した後にのみ直ちに動作状態になる。したが
って、ＲＳＴＳＹＳ信号は、コンピュータシステムのた
めの電源が適当なレベルにあるまで、または、システム
が最初にパワーアップされるときに、動作状態になる。
ＲＳＴＳＹＳ信号は、ＰＷＲＧＯＯＤ信号が動作状態を
抽出されかつＤＢＲＳＴ信号がその非動作状態に戻った
後にその非動作状態にトグルする。換言すれば、ＲＳＴ
ＳＹＳ信号は、電源が入れられて機能的に動作しかつプ
ロセッサクロック信号が安定したときに、その非動作状
態に戻る。
求信号である。この出力は、プロセッサ・ユーティリテ
ィ・チップ１６２により発生され、そして、Ｐ５のＣＰ
Ｕ１５２とは別のシステム論理をリセットするのに用い
られる。ＲＳＴＳＹＳ信号は、電源良好（ＰＷＲＧＯＯ
Ｄ）信号が非動作状態を抽出されるとき、または、リセ
ット（ＤＢＲＳＴ）信号が動作状態を抽出されるとき
に、アサートされる。ＰＷＲＧＯＯＤ信号は、コンピュ
ータシステムの電源が充分な電力を供給し、そして、適
当に動作していることを示している。ＤＢＲＳＴ信号
は、システムがパワーアップされかつ主プロセッサクロ
ックが安定した後にのみ直ちに動作状態になる。したが
って、ＲＳＴＳＹＳ信号は、コンピュータシステムのた
めの電源が適当なレベルにあるまで、または、システム
が最初にパワーアップされるときに、動作状態になる。
ＲＳＴＳＹＳ信号は、ＰＷＲＧＯＯＤ信号が動作状態を
抽出されかつＤＢＲＳＴ信号がその非動作状態に戻った
後にその非動作状態にトグルする。換言すれば、ＲＳＴ
ＳＹＳ信号は、電源が入れられて機能的に動作しかつプ
ロセッサクロック信号が安定したときに、その非動作状
態に戻る。
【００３１】図６は、前記論理式を実行するためにプロ
セッサ・ユーティリティ・チップ１６２に含まれている
論理回路を示している。Ａ２０Ｍ* 信号は、３つの入力
を有するＯＲゲート２００により発生される。第１の入
力はＲＳＴＳＹＳ信号を受けるので、Ａ２０Ｍ* 信号
は、ＲＳＴＳＹＳ信号が動作状態のときにハイに駆動さ
れる。同様に、ＯＲゲート２００の第２の入力は、イン
バータ２０４からのＳＭＩＡＣＴ* 信号の反転信号に接
続されている。Ｐ５のＣＰＵ１５２がシステム管理モー
ドにあるときに、ＳＭＩＡＣＴ* 信号は、ロウであり、
Ａ２０Ｍ* 信号をハイに駆動し、そして、ビットＡ２０
がマスクされるのを阻止する。残りの入力はＦＡ２０Ｍ
* 信号に接続されているので、Ａ２０Ｍ* 信号は、ＲＳ
ＴＳＹＳおよびＳＭＩＡＣＴ* が非動作状態にあるとき
にＦＡ２０Ｍ* 信号に追随する。
セッサ・ユーティリティ・チップ１６２に含まれている
論理回路を示している。Ａ２０Ｍ* 信号は、３つの入力
を有するＯＲゲート２００により発生される。第１の入
力はＲＳＴＳＹＳ信号を受けるので、Ａ２０Ｍ* 信号
は、ＲＳＴＳＹＳ信号が動作状態のときにハイに駆動さ
れる。同様に、ＯＲゲート２００の第２の入力は、イン
バータ２０４からのＳＭＩＡＣＴ* 信号の反転信号に接
続されている。Ｐ５のＣＰＵ１５２がシステム管理モー
ドにあるときに、ＳＭＩＡＣＴ* 信号は、ロウであり、
Ａ２０Ｍ* 信号をハイに駆動し、そして、ビットＡ２０
がマスクされるのを阻止する。残りの入力はＦＡ２０Ｍ
* 信号に接続されているので、Ａ２０Ｍ* 信号は、ＲＳ
ＴＳＹＳおよびＳＭＩＡＣＴ* が非動作状態にあるとき
にＦＡ２０Ｍ* 信号に追随する。
【００３２】前記式および図６に示されているように、
プロセッサアドレスバスのビット２０は、ＦＡ２０Ｍ*
信号がアサートされ、システムがリセット状態ではな
く、そして、Ｐ５のＣＰＵ１５２がシステム管理モード
でないときのみにマスクされる。したがって、プロセッ
サアドレスビット２０は、Ｐ５のＣＰＵ１５２がＳＭＩ
ルーチンを行っていないときのみにマスクされる。もし
Ｐ５のＣＰＵ１５２がシステム管理モードに入るなら
ば、ＳＭＩＡＣＴ* 信号は動作状態になる。これは、Ａ
２０Ｍ* 信号を非動作状態にさせ、そして、Ａ２０Ｍ*
は、Ｐ５のＣＰＵ１５２がシステム管理モードから退去
しかつ前記式の残りの条件が満足されるまで、非動作状
態に留まる。この結果、Ｐ５のＣＰＵは、ビットＡ２０
をマスクすることなく、バスの適当なスターティングア
ドレスを駆動することができる。
プロセッサアドレスバスのビット２０は、ＦＡ２０Ｍ*
信号がアサートされ、システムがリセット状態ではな
く、そして、Ｐ５のＣＰＵ１５２がシステム管理モード
でないときのみにマスクされる。したがって、プロセッ
サアドレスビット２０は、Ｐ５のＣＰＵ１５２がＳＭＩ
ルーチンを行っていないときのみにマスクされる。もし
Ｐ５のＣＰＵ１５２がシステム管理モードに入るなら
ば、ＳＭＩＡＣＴ* 信号は動作状態になる。これは、Ａ
２０Ｍ* 信号を非動作状態にさせ、そして、Ａ２０Ｍ*
は、Ｐ５のＣＰＵ１５２がシステム管理モードから退去
しかつ前記式の残りの条件が満足されるまで、非動作状
態に留まる。この結果、Ｐ５のＣＰＵは、ビットＡ２０
をマスクすることなく、バスの適当なスターティングア
ドレスを駆動することができる。
【００３３】この好ましい実施例にしたがったコンピュ
ータシステムは、８０８８マイクロプロセッサのロール
オーバーをシミュレートするためにビットＡ２０がマス
クされることを許容し、しかも、ＳＭＩがアサートされ
ているときにアドレスバスに適当なスターティングアド
レスを供給する。したがって、プログラマーは、主メモ
リにおける任意の位置にシステム管理メモリを再配置す
ることができる。システムが最初にパワーアップされる
ときに、コンピュータはパワーオンセルフテスト（ＰＯ
ＳＴ）プログラムを実行する。ＰＯＳＴプログラムの１
部は、Ｐ５のＣＰＵに対して初期ＳＭＩをアサートする
ことを含んでいる。初期ＳＭＩがアサートされるとき
に、Ｐ５のＣＰＵは、３００００ｈおよび３ＦＦＦＦｈ
の間の主メモリスペースにＳＭＲＡＭをマップする。次
いで、ＣＰＵ状態は、スタックのような様態で３ＦＦＦ
Ｆでスタートして下側のアドレスに移って行くようにＳ
ＭＲＡＭに退避される。次いで、Ｐ５のＣＰＵは、リア
ルモードに入り、そして、ＰＯＳＴプログラムのために
設計された特別なＳＭＩ割り込みサービスルーチンを実
行し始める。この特別なＳＭＩルーチンは、ＳＭＩハン
ドラーのためのスターティングアドレスを置き換えるべ
く、ＳＭＲＡＭに退避されたデータのラインの１つを変
える。古いＳＭＩスターティングアドレスは、新しいＳ
ＭＩスターティングアドレスのためにプログラマーによ
り望まれる値で置き換えられる。次いで、ＳＭＩハンド
ラーはＳＭＩルーチンの残りの部分を完了させ、そし
て、記憶されたＣＰＵ状態はＳＭＲＡＭから検索され
る。このＣＰＵ状態がＣＰＵに再記憶されるときに、Ｐ
５のＣＰＵはＳＭＩハンドラを退去し、そして、動作を
続ける。
ータシステムは、８０８８マイクロプロセッサのロール
オーバーをシミュレートするためにビットＡ２０がマス
クされることを許容し、しかも、ＳＭＩがアサートされ
ているときにアドレスバスに適当なスターティングアド
レスを供給する。したがって、プログラマーは、主メモ
リにおける任意の位置にシステム管理メモリを再配置す
ることができる。システムが最初にパワーアップされる
ときに、コンピュータはパワーオンセルフテスト（ＰＯ
ＳＴ）プログラムを実行する。ＰＯＳＴプログラムの１
部は、Ｐ５のＣＰＵに対して初期ＳＭＩをアサートする
ことを含んでいる。初期ＳＭＩがアサートされるとき
に、Ｐ５のＣＰＵは、３００００ｈおよび３ＦＦＦＦｈ
の間の主メモリスペースにＳＭＲＡＭをマップする。次
いで、ＣＰＵ状態は、スタックのような様態で３ＦＦＦ
Ｆでスタートして下側のアドレスに移って行くようにＳ
ＭＲＡＭに退避される。次いで、Ｐ５のＣＰＵは、リア
ルモードに入り、そして、ＰＯＳＴプログラムのために
設計された特別なＳＭＩ割り込みサービスルーチンを実
行し始める。この特別なＳＭＩルーチンは、ＳＭＩハン
ドラーのためのスターティングアドレスを置き換えるべ
く、ＳＭＲＡＭに退避されたデータのラインの１つを変
える。古いＳＭＩスターティングアドレスは、新しいＳ
ＭＩスターティングアドレスのためにプログラマーによ
り望まれる値で置き換えられる。次いで、ＳＭＩハンド
ラーはＳＭＩルーチンの残りの部分を完了させ、そし
て、記憶されたＣＰＵ状態はＳＭＲＡＭから検索され
る。このＣＰＵ状態がＣＰＵに再記憶されるときに、Ｐ
５のＣＰＵはＳＭＩハンドラを退去し、そして、動作を
続ける。
【００３４】ＰＯＳＴプログラムが完了するときに、コ
ンピュータシステムの制御は操作システムに引き渡され
る。コンピュータシステムが従来のように動作している
間に、ＳＭＩは、低バッテリ信号、スクリーンセーバー
タイマ、ハードドライブのデッドマンタイマ、プロセッ
サ要求または周期的なベースのような或るソースにより
発生されるかもしれない。ＳＭＩがアサートされるとき
に、Ｐ５のＣＰＵは、ＳＭＲＡＭスターティングアドレ
スにより指定された主メモリスペースの６４キロバイト
部分にシステム管理メモリをマップする。例えば、新し
いＳＭＲＡＭスターティングアドレスが５９００００ｈ
であれば、ＳＭＲＡＭは、５９００００ｈと５９ＦＦＦ
Ｆｈとの間のメモリスペースにマップされる。主メモリ
にＳＭＲＡＭをマップするために、Ｐ５のＣＰＵは、適
当なアドレスを示すべく、アドレスバスのアドレス値を
駆動する。しかし、ＳＭＲＡＭがメモリにマップされる
前に、ＳＭＩＡＣＴ* 信号は、Ｐ５のＣＰＵがシステム
管理モードに入ったことを示すために、ロウに駆動され
る。Ａ２０Ｍ* 信号は、Ｐ５のＣＰＵがリアルモードに
置かれるときに通常は動作状態であるが、動作状態のＳ
ＭＩＡＣＴ* 信号は、ＯＲゲート２００の出力をハイに
駆動し、そして、Ａ２０Ｍ* 信号をディスエーブルにす
る。この結果、Ｐ５により発生されるＳＭＲＡＭスター
ティングアドレスは、もしＡ２０Ｍ* 信号が動作状態に
留まっていればアサートされるであろう４９００００ｈ
の代りに、５９００００ｈである。ＳＭＲＡＭが主メモ
リにマップされた後には、ＣＰＵ状態はＳＭＲＡＭに退
避され、そして、Ｐ５のＣＰＵはハンドラースターティ
ングアドレス５９８０００ｈでＳＭＩハンドラールーチ
ンを実行し始める。したがって、この好ましい実施例に
したがったコンピュータシステムは、ＦＯＲＣＥ Ａ２
０信号がアサートされるときに、ＳＭＩハンドラーのた
めに正確なアドレス指定を与える。この結果、不適当な
アドレス指定によるシステムエラーは回避され、そし
て、プログラマーは、ＳＭＲＡＭのために主メモリスペ
ースにおける任意の位置で主メモリの６４キロバイド部
分を選択することを許容される。
ンピュータシステムの制御は操作システムに引き渡され
る。コンピュータシステムが従来のように動作している
間に、ＳＭＩは、低バッテリ信号、スクリーンセーバー
タイマ、ハードドライブのデッドマンタイマ、プロセッ
サ要求または周期的なベースのような或るソースにより
発生されるかもしれない。ＳＭＩがアサートされるとき
に、Ｐ５のＣＰＵは、ＳＭＲＡＭスターティングアドレ
スにより指定された主メモリスペースの６４キロバイト
部分にシステム管理メモリをマップする。例えば、新し
いＳＭＲＡＭスターティングアドレスが５９００００ｈ
であれば、ＳＭＲＡＭは、５９００００ｈと５９ＦＦＦ
Ｆｈとの間のメモリスペースにマップされる。主メモリ
にＳＭＲＡＭをマップするために、Ｐ５のＣＰＵは、適
当なアドレスを示すべく、アドレスバスのアドレス値を
駆動する。しかし、ＳＭＲＡＭがメモリにマップされる
前に、ＳＭＩＡＣＴ* 信号は、Ｐ５のＣＰＵがシステム
管理モードに入ったことを示すために、ロウに駆動され
る。Ａ２０Ｍ* 信号は、Ｐ５のＣＰＵがリアルモードに
置かれるときに通常は動作状態であるが、動作状態のＳ
ＭＩＡＣＴ* 信号は、ＯＲゲート２００の出力をハイに
駆動し、そして、Ａ２０Ｍ* 信号をディスエーブルにす
る。この結果、Ｐ５により発生されるＳＭＲＡＭスター
ティングアドレスは、もしＡ２０Ｍ* 信号が動作状態に
留まっていればアサートされるであろう４９００００ｈ
の代りに、５９００００ｈである。ＳＭＲＡＭが主メモ
リにマップされた後には、ＣＰＵ状態はＳＭＲＡＭに退
避され、そして、Ｐ５のＣＰＵはハンドラースターティ
ングアドレス５９８０００ｈでＳＭＩハンドラールーチ
ンを実行し始める。したがって、この好ましい実施例に
したがったコンピュータシステムは、ＦＯＲＣＥ Ａ２
０信号がアサートされるときに、ＳＭＩハンドラーのた
めに正確なアドレス指定を与える。この結果、不適当な
アドレス指定によるシステムエラーは回避され、そし
て、プログラマーは、ＳＭＲＡＭのために主メモリスペ
ースにおける任意の位置で主メモリの６４キロバイド部
分を選択することを許容される。
【００３５】本発明の以上における開示および記述は、
その図解および説明であり、図解された回路および構成
ならびに操作方法と同様に、サイズ、形状、材料、構成
要素、回路素子、ワイヤ接続および接点における種々の
変更は、本発明の精神から逸脱することなくなされるこ
とができる。
その図解および説明であり、図解された回路および構成
ならびに操作方法と同様に、サイズ、形状、材料、構成
要素、回路素子、ワイヤ接続および接点における種々の
変更は、本発明の精神から逸脱することなくなされるこ
とができる。
【図１】本発明を適用したコンピュータシステムのブロ
ック図である。
ック図である。
【図２】図１のシステム基板のブロック図である。
【図３】図１のＩ／Ｏ基板のブロック図である。
【図４】図１のプロセッサ基板のブロック図である。
【図５】特定の相互接続を示す図４のプロセッサ基板の
一部分のブロック図である。
一部分のブロック図である。
【図６】図５のＡ２０Ｍ* 信号を発生する信号の論理図
である。
である。
１５２ マイクロプロセッサ １５４ Ｌ２キャッシュ １５６ メモリ制御器 １６２ プロセッサ・ユーティリティ・チップ（制
御回路） １７０ 基本メモリデバイス ２００ ＯＲゲート ２０４ インバータ
御回路） １７０ 基本メモリデバイス ２００ ＯＲゲート ２０４ インバータ
Claims (12)
- 【請求項１】コンピュータのためのシステム管理モード
アドレス訂正システムであって、 上記コンピュータは、ｎアドレス出力を有するマイクロ
プロセッサと、上記アドレス出力に値を与えるためにｎ
ビットを有するレジスタと、上記マイクロプロセッサの
上記アドレス出力の少くとも１つをマスクするためにマ
スキング制御信号に応答し得るマスキング手段とを備
え、上記出力における上記レジスタ値がｎよりも少ない
ビットを有するレジスタのロールオーバーをシュミレー
トするように構成され、 上記マイクロプロセッサは、上記マイクロプロセッサ出
力のｎビットの総てを利用し得るシステム管理モードで
動作し得るように構成され、 さらに、上記システムは、上記マスキング手段にマスキ
ング制御信号を選択的に供給するための手段と、上記マ
イクロプロセッサがシステム管理モードで動作している
か否かを決定するために上記マイクロプロセッサに接続
されている決定手段と、上記決定手段に応答することが
でき、そして、上記マイクロプロセッサがシステム管理
モードにあるときに上記マスキング制御信号をディスエ
ーブルにするために上記マスキング制御信号供給手段に
接続されているディスエーブル手段とを備えていること
を特徴とするシステム管理モードアドレス訂正システ
ム。 - 【請求項２】上記マイクロプロセッサは、インテル社の
ペンティアム・マイクロプロセッサであり、 そして、上記決定手段は、上記ペンティアム・マイクロ
プロセッサにより発生されるシステム管理割り込み動作
信号を含んでいることを特徴とする請求項１のシステ
ム。 - 【請求項３】上記ｎが３６であることを特徴とする請求
項１および２のシステム。 - 【請求項４】上記レジスタ出力が２０ビットを有するレ
ジスタのロールオーバーをシミュレートするように、上
記マスキング手段が上記マイクロプロセッサ出力のビッ
ト２０をマスクすることを特徴とする請求項３のシステ
ム。 - 【請求項５】上記マイクロプロセッサは、インテル社の
ペンティアム・マイクロプロセッサであり、 そして、上記マスキング手段は、上記ペンティアム・マ
イクロプロセッサのアドレスビット２０マスク信号入力
に接続されていることを特徴とする請求項１のシステ
ム。 - 【請求項６】上記ディスエーブル手段は、上記マスキン
グ制御信号を供給するために上記マイクロプロセッサに
接続されている出力と、上記マスキング制御信号を受け
るために上記マスキング制御信号供給手段に接続されて
いる第１の入力と、上記決定手段に接続されている第２
の入力とを有するＯＲゲートを含んでいることを特徴と
する請求項１〜５のシステム。 - 【請求項７】訂正されたシステム管理モードアドレス指
定を有するコンピュータシステムであって、 システム管理割り込みルーチンを開始することができる
マイクロプロセッサ（このマイクロプロセッサは、上記
システム管理割り込みルーチンが進行中の間にシステム
管理割り込み動作信号をアサートするための手段と、一
連のｎアドレス出力とを含む）と、 上記マイクロプロセッサ出力の１つをマスキングするた
めにマスキング制御信号に応答し得るマスキング手段
と、 上記マスキング手段に上記マスキング制御信号を選択的
に供給するための手段と、 上記システム管理割り込み動作信号アサーション手段に
応答することができ、そして、上記システム管理割り込
み動作信号がアサートされたときに上記マスキング制御
信号をディスエーブルにするように上記マスキング制御
信号供給手段に接続されているアドレス訂正手段とを備
えていることを特徴とするコンピュータシステム。 - 【請求項８】上記マイクロプロセッサは、インテル社の
ペンティアム・マイクロプロセッサであり、 そして、上記システム管理割り込みアサーション手段
は、上記ペンティアム・マイクロプロセッサにより発生
されるシステム管理割り込み動作信号を含んでいること
を特徴とする請求項７のシステム。 - 【請求項９】上記ｎが３６であることを特徴とする請求
項７および８のシステム。 - 【請求項１０】上記マスキング制御信号がアサートされ
たときに上記インクリメンタルアドレス出力が２０ビッ
トを有する一連のアドレス出力のロールオーバーをシミ
ュレートするように、上記マスキング信号発生手段が上
記マイクロプロセッサ出力のビット２０をマスクするこ
とを特徴とする請求項９のシステム。 - 【請求項１１】上記マイクロプロセッサは、ペンティア
ム・マイクロプロセッサであり、 そして、上記マスキング制御信号供給手段は、上記ペン
ティアム・マイクロプロセッサのアドレスビット２０マ
スク信号入力に接続されていることを特徴とする請求項
７のシステム。 - 【請求項１２】上記ディスエーブル手段は、上記マイク
ロプロセッサに接続されている出力と、上記マスキング
制御信号を受けるために上記マスキング制御信号供給手
段に接続されている第１の入力と、上記システム管理割
り込み信号アサーション手段に接続されている第２の入
力とを有するＯＲゲートを含んでいることを特徴とする
請求項７〜１１のシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US034,300 | 1993-03-22 | ||
| US08/034,300 US5509139A (en) | 1993-03-22 | 1993-03-22 | Circuit for disabling an address masking control signal using OR gate when a microprocessor is in a system management mode |
| US34,300 | 1993-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773047A true JPH0773047A (ja) | 1995-03-17 |
| JP2631085B2 JP2631085B2 (ja) | 1997-07-16 |
Family
ID=21875549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6075299A Expired - Fee Related JP2631085B2 (ja) | 1993-03-22 | 1994-03-22 | コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5509139A (ja) |
| EP (1) | EP0617367B1 (ja) |
| JP (1) | JP2631085B2 (ja) |
| AT (1) | ATE185630T1 (ja) |
| CA (1) | CA2118781C (ja) |
| DE (1) | DE69421107T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634147B2 (ja) * | 1994-09-16 | 1997-07-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータシステム、キャッシュヒットの判定方法 |
| US5671422A (en) * | 1994-11-14 | 1997-09-23 | Intel Corporation | Method and apparatus for switching between the modes of a processor |
| US5638532A (en) * | 1994-12-06 | 1997-06-10 | Digital Equipment Corporation | Apparatus and method for accessing SMRAM in a computer based upon a processor employing system management mode |
| US5764999A (en) * | 1995-10-10 | 1998-06-09 | Cyrix Corporation | Enhanced system management mode with nesting |
| US5943506A (en) * | 1996-03-25 | 1999-08-24 | Intel Corporation | System for facilitating data I/O between serial bus input device and non-serial bus cognition application by generating alternate interrupt and shutting off interrupt triggering activities |
| US5909696A (en) * | 1996-06-04 | 1999-06-01 | Intel Corporation | Method and apparatus for caching system management mode information with other information |
| US5729760A (en) * | 1996-06-21 | 1998-03-17 | Intel Corporation | System for providing first type access to register if processor in first mode and second type access to register if processor not in first mode |
| US6557104B2 (en) * | 1997-05-02 | 2003-04-29 | Phoenix Technologies Ltd. | Method and apparatus for secure processing of cryptographic keys |
| US6246397B1 (en) | 1997-07-30 | 2001-06-12 | Gateway, Inc. | Screen saver computer program prohibition based on storage device activity |
| US6145048A (en) * | 1998-09-17 | 2000-11-07 | Micron Technology, Inc. | Method of processing system management interrupt requests |
| US6212592B1 (en) | 1998-09-17 | 2001-04-03 | Micron Technology, Inc. | Computer system for processing system management interrupt requests |
| US6564317B1 (en) * | 1999-12-20 | 2003-05-13 | Intel Corporation | Method and apparatus for securing computer firmware wherein unlocking of nonvolatile memory is prohibited unless address line masking Is disabled during an initialization event |
| US6418498B1 (en) | 1999-12-30 | 2002-07-09 | Intel Corporation | Integrated system management memory for system management interrupt handler independent of BIOS and operating system |
| US7653123B1 (en) | 2004-09-24 | 2010-01-26 | Cypress Semiconductor Corporation | Dynamic data rate using multiplicative PN-codes |
| US7791365B2 (en) * | 2007-10-19 | 2010-09-07 | International Business Machines Corporation | Remotely configurable chip and associated method |
| US9418223B2 (en) | 2014-04-22 | 2016-08-16 | Dell Products, Lp | System and method for securing embedded controller communications by verifying host system management mode execution |
| US9509217B2 (en) | 2015-04-20 | 2016-11-29 | Altera Corporation | Asymmetric power flow controller for a power converter and method of operating the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105043A (en) * | 1980-12-22 | 1982-06-30 | Fujitsu Ltd | Address extension system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
| JPS63261446A (ja) * | 1987-04-17 | 1988-10-28 | Fujitsu Ltd | 拡張仮想記憶制御方式 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102381A (ja) * | 1981-12-15 | 1983-06-17 | Nec Corp | バツフアメモリ |
| US5027273A (en) * | 1985-04-10 | 1991-06-25 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| US4926322A (en) * | 1987-08-03 | 1990-05-15 | Compag Computer Corporation | Software emulation of bank-switched memory using a virtual DOS monitor and paged memory management |
| US5226122A (en) * | 1987-08-21 | 1993-07-06 | Compaq Computer Corp. | Programmable logic system for filtering commands to a microprocessor |
| US5063499A (en) * | 1989-01-09 | 1991-11-05 | Connectix, Inc. | Method for a correlating virtual memory systems by redirecting access for used stock instead of supervisor stock during normal supervisor mode processing |
| CA2028551A1 (en) * | 1989-11-03 | 1991-05-04 | John S. Thayer | Data destination facility |
| US5283889A (en) * | 1989-12-29 | 1994-02-01 | Zenith Data Systems Corporation | Hardware based interface for mode switching to access memory above one megabyte |
| US5175853A (en) * | 1990-10-09 | 1992-12-29 | Intel Corporation | Transparent system interrupt |
| US5261114A (en) * | 1990-11-09 | 1993-11-09 | Ast Research, Inc. | Method and apparatus for providing down-loaded instructions for execution by a peripheral controller |
| US5255379A (en) * | 1990-12-28 | 1993-10-19 | Sun Microsystems, Inc. | Method for automatically transitioning from V86 mode to protected mode in a computer system using an Intel 80386 or 80486 processor |
| US5303378A (en) * | 1991-05-21 | 1994-04-12 | Compaq Computer Corporation | Reentrant protected mode kernel using virtual 8086 mode interrupt service routines |
| US5274834A (en) * | 1991-08-30 | 1993-12-28 | Intel Corporation | Transparent system interrupts with integrated extended memory addressing |
| JPH06230979A (ja) * | 1992-06-17 | 1994-08-19 | Cyrix Corp | 改良されたシステム管理方法および装置 |
| US5392420A (en) * | 1993-09-30 | 1995-02-21 | Intel Corporation | In circuit emulator(ICE) that flags events occuring in system management mode(SMM) |
-
1993
- 1993-03-22 US US08/034,300 patent/US5509139A/en not_active Expired - Lifetime
-
1994
- 1994-03-10 CA CA002118781A patent/CA2118781C/en not_active Expired - Fee Related
- 1994-03-22 JP JP6075299A patent/JP2631085B2/ja not_active Expired - Fee Related
- 1994-03-22 DE DE69421107T patent/DE69421107T2/de not_active Expired - Fee Related
- 1994-03-22 AT AT94302036T patent/ATE185630T1/de not_active IP Right Cessation
- 1994-03-22 EP EP94302036A patent/EP0617367B1/en not_active Expired - Lifetime
-
1995
- 1995-10-27 US US08/524,799 patent/US5664225A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105043A (en) * | 1980-12-22 | 1982-06-30 | Fujitsu Ltd | Address extension system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
| JPS63261446A (ja) * | 1987-04-17 | 1988-10-28 | Fujitsu Ltd | 拡張仮想記憶制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0617367B1 (en) | 1999-10-13 |
| CA2118781C (en) | 1998-12-22 |
| US5509139A (en) | 1996-04-16 |
| ATE185630T1 (de) | 1999-10-15 |
| DE69421107T2 (de) | 2000-03-30 |
| JP2631085B2 (ja) | 1997-07-16 |
| DE69421107D1 (de) | 1999-11-18 |
| EP0617367A2 (en) | 1994-09-28 |
| CA2118781A1 (en) | 1994-09-23 |
| EP0617367A3 (en) | 1994-10-19 |
| US5664225A (en) | 1997-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5764968A (en) | Clock supply permission/inhibition control system | |
| US5805882A (en) | Computer system and method for replacing obsolete or corrupt boot code contained within reprogrammable memory with new boot code supplied from an external source through a data port | |
| US5987536A (en) | Computer system having flash memory bios which can be accessed while protected mode operating system is running | |
| US6112303A (en) | Computer system with system ROM including serial-access PROM coupled to an auto-configuring memory controller and method of shadowing BIOS code from PROM | |
| JP2986299B2 (ja) | 周辺装置接続検出システム | |
| JP2631085B2 (ja) | コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム | |
| US6493803B1 (en) | Direct memory access controller with channel width configurability support | |
| US5796984A (en) | Operating system independent apparatus and method for eliminating peripheral device functions | |
| US5896534A (en) | Operating system independent apparatus and method for supporting input/output devices unsupported by executing programs | |
| JP3364495B2 (ja) | 追加ボード | |
| JP3869049B2 (ja) | コンピュータシステムにおけるスタンバイ中のデバイス構成のロス防止方法およびデバイス構成の捕捉のためのコントローラ回路 | |
| US5845134A (en) | Suspend/resume control method and system | |
| US6128732A (en) | Implementing universal serial bus support with a minimum of system RAM | |
| US5729767A (en) | System and method for accessing peripheral devices on a non-functional controller | |
| US5675794A (en) | Method and apparatus for configuring multiple agents in a computer system | |
| US6513094B1 (en) | ROM/DRAM data bus sharing with write buffer and read prefetch activity | |
| JPH06348638A (ja) | Ｐｃｍｃｉａ周辺装置 | |
| JP3618878B2 (ja) | コンピュータシステムおよびバス接続方法 | |
| WO2000019292A2 (en) | Upgrade card for a computer system | |
| US6775734B2 (en) | Memory access using system management interrupt and associated computer system | |
| US6016549A (en) | Peripheral unit having at least two sequencer circuits configured to control data transfers for power saving | |
| US20030041273A1 (en) | Method of synchronizing operation frequencies of CPU and system RAM in power management process | |
| US5408647A (en) | Automatic logical CPU assignment of physical CPUs | |
| US6457137B1 (en) | Method for configuring clock ratios in a microprocessor | |
| WO1994008291A9 (en) | AUTOMATIC LOGICAL CPU ASSIGNMENT OF PHYSICAL CPUs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |