JPH077077B2

JPH077077B2 - 電子腕時計

Info

Publication number: JPH077077B2
Application number: JP59223134A
Authority: JP
Inventors: ルネ・ブソン
Original assignee: エタ・ソシエテ・アノニム・フアブリツク・デボ−シエ
Priority date: 1983-10-25
Filing date: 1984-10-25
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: EP0143279B1; DE3469233D1; JPS60111984A; CH653848GA3; EP0143279A1; HK21993A; US4600316A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、アナログ・デイスプレイとデジタル・デイ
スプレイの両方を有しかつこれらが共に同一の時間情報
を表示している時にそのようなデイスプレイの同期をと
るための手段が設けられた電子腕時計に関するものであ
る。

〔従来の技術〕

腕時計に、時間表示用の針または円板によるアナログ・
デイスプレイとデジタル・デイスプレイを同時に使用す
ることは、こゝ数年の間に急速に普及されてきた。この
型式の腕時計は、時間を容易にかつ時間表示針による慣
用の仕方で読み取れることおよびデジタル・デイスプレ
イ上に特定日、日付、アラーム時間、タイム・ゾーン等
の多数の補助機能をもたせられることの利点を効果的に
提供する。

幾つかの機能に対し、２つのデイスプレイの情報項目
は、例えばアナログ・デイスプレイ上に読み取られる時
間およびデジタル・デイスプレイに示されるクロノグラ
フすなわち測定時間のように、異なりかつ互に無関係で
ある。他の機能に対し、両方のデイスプレイは互に依存
し合う同一の情報項目を与えることができる。例えば、
デジタル・デイスプレイ上で読み取られる特定日および
日付は、針が真夜中を示す時にカレンダーがその状態を
変えても良いように、アナログ・デイスプレイの時間と
関係付けられなければならない。腕時計の種々の機能の
中の１つの機能は、従つてデジタル・デイスプレイに表
示された時間とは無関係に針で示された時間（この逆も
同様）を人が読み取りかつ補正できなければならない。
たとえこの情報がはつきりと用いられなくとも、それは
カレンダー機能および例えばタイム・ゾーン機能に必要
である。

同一の情報項目例えば時間が両方のデイスプレイに表示
される時に、この型式の腕時計においてアナログ・デイ
スプレイおよびデジタル・デイスプレイに同一の時間を
出現させ得るように、デイスプレイ同期手段すなわちデ
イスプレイ調整手段を存在させなければならない。この
動作は、腕時計が使用される時にかつ電池が交換される
毎に必要である。

アナログ・デイスプレイおよびデジタル・デイスプレイ
が設けられた２つの型式の腕時計は、例えばアメリカ合
衆国特許第4,246,602号明細書に述べられている。第１
の型式のものでは、時間信号を受け続けるデジタル・デ
イスプレイとは無関係にアナログ・デイスプレイが竜頭
によつて機械的に補正される。この動作態様は、歯車で
の遊びのために少なくとも不正確であり、動きがにぶく
て高価な機構を必要とし、かつ上述した以外の機能のた
めに竜頭を使用することを妨げる。第２の型式のもので
は、アナログ・デイスプレイがスイツチによつて停止さ
れ、両方の表示が一致するまで接点の助けで補正される
のはデジタル・デイスプレイである。この場合の腕時計
には竜頭が無い。一体のユニツトで分を進めることによ
り正確な同期はアナログ時間デイスプレイで得ることが
できる。他方、もし大低の場合のように分針が１分の数
分の１だけ進めば、同期の正確さは保証され得ず、そし
て第１の型式のものの最初の難しさに戻る。

他方、英国特許第GB2,019,052号は、整数の分ステツプ
により両方のデイスプレイの電子的な前後補正を可能と
する竜頭が設けられたアナログ／デジタル混在デイスプ
レイを有する腕時計を開示する。これは、機械的腕時計
で用いられる普通の型式の良く受け入れられる制御であ
るので、興味のある解決策である。しかし、この腕時計
には、竜頭の他に別な制御機構を必要としかつ両方のデ
イスプレイを同期させる手段がないと云う欠点がある。

〔発明が解決しようとする問題点〕

このように、アナログ・デイスプレイおよびデジタル・
デイスプレイの両方が設けられた従来の腕時計には、歯
車の遊びのために不正確であり、動きがにぶくて高価な
機構を必要とし、補正機能以外の機能の竜頭を使用でき
ず、同期の正確さを保証できず、竜頭の他に別な制御機
を必要とし、両方のデイスプレイの同期手段が無い等の
問題点がある。

（問題点を解決するための手段）この発明に係わる電子腕時計は、標準の周波数信号を供
給するように構成された発振器と、前記標準の周波数信
号を分周するように構成された分周回路と、第１群の時
間情報項目をアナログ形態で表示するように構成された
表示手段であって、そのうちの１つが分表示器である表
示手段と、該表示手段へ機械的に結合されたステッピン
グ・モータと、前記分周回路によって供給される時間パ
ルスおよび補正パルスに応答して前記表示手段の変位を
行うように前記ステッピング・モータへ駆動パルスを供
給するように構成された制御回路と、前記分周回路から
時間パルスを同様に受け、これにより第２群の時間情報
項目を表わす信号を供給するための計数回路であって、
前記第２群の時間情報項目の少なくとも１つの情報項目
が前記第１群中に含まれる計数回路と、この計数回路へ
結合され、前記第２群の時間情報をディジタル形態で表
示するための電気光学ディスプレイと、手動制御手段
と、モード選択および情報補正用論理回路とを備えてい
る。

この場合、該モード選択および情報補正用論理回路は、
前記手動制御手段の第１動作に応動することにより電子
腕時計を種々異なる表示モードに設定する第１手段を有
し、該表示モードの各々に対して、選択された時間情報
が前記電気光学ディスプレイによって表示され、前記モ
ード選択および情報補正用論理回路は、前記手動制御手
段の第２動作に応動することにより、電子腕時計を種々
異なる補正モードに設定する第２手段を有し、前記補正
モードの各々に対して、手動制御手段の操作によりモー
ド選択および情報補正用論理回路から出力される補正パ
ルスが前記計数回路とモータ制御回路へ印加されること
によって、表示された情報項目が補正され、補正される
べき情報が第１群と第２群の両方に共通である場合は常
に、前記共通のアナログ表示およびディジタル表示を同
一量だけ変更するようにして、前記論理回路により補正
パルスが前記モータ制御回路に印加され、この場合、前
記共通の情報は分情報であり、前記分表示器は、通常、
分ごとにｎステップずつ進められ、この場合、ｎは常に
１より大きい数である。

前記モード選択および情報補正用論理回路は、前記手動
制御手段の第３動作に応動して電子腕時計を同期モード
に設定する第３手段を有しており、前記同期モード中、
前記共通の情報が前記電気光学ディスプレイにより表示
され、前記論理回路により補正パルスが前記モータ制御
回路にのみ印加されることによって、アナログ表示を前
記情報のディジタル情報と同期させるようにし、前記モ
ータ制御回路は、前記同期モードへの切り換え時に前記
分表示器が自動的に整数の分表示を行うようにし、前記
同期モード中、前記モータ制御回路は前記論理回路から
受信する各補正パルスに応動して、ｎ個の駆動パルスを
前記モータへ印加するようにしたことを特徴としてい
る。

〔発明の効果〕

本発明による電子腕時計は、アナログ表示とディジタル
表示の同期化機能を有しており、同期モードにおいて、
手動制御手段の動作に応答して補正パルスがモータ制御
回路へ印加され、このモータ制御回路により、同期モー
ドへの切り換えの瞬間に分表示器が自動的に整数の分表
示を行うように構成されている。その際、前記補正パル
スに応答してｎ個の駆動パルスを発生させてステッピン
グモータへ印加することによって、アナログ表示とディ
ジタル表示とを正確に同期させることができる。

このため本発明による構成によれば、高価な機構を必要
とせずきわめて簡単にディジタル表示とアナログ表示の
正確な同期化を達成できる。

〔実施例〕

第２図第２図にはこの発明に係る電子腕時計１の一例が示され
ている。この電子腕時計は、２本の針をもつアナログ・
デイスプレイ２、４文字のデジタル・デイスプレイ３お
よび２つの自由度をもつて動ける制御用竜頭４を備え
る。

アナログ・デイスプレイ２の２本の針のうち、一方は時
を示しそして他方は分を示す。分針は１分の数分の１の
間進む。説明を簡単にするために、分針は30秒毎に進む
と仮定し、他の将来性に対する普遍化は明白である。ア
ナログ・デイスプレイ２の時間設定は、竜頭４により電
子的に得られ、かつ双方向性モータの利用により前後に
動かされ得る。

図示の例では、デジタル・デイスプレイ３は、特定日と
日付又は時と分を示すか或は同期位置ではブランクのま
ゝにしておいても良いが、この発明はこれらの機能だけ
に制限されない。デジタル・デイスプレイ３の左側の２
文字は、曜日を示すのに必要な数字と文字の両方を表示
し得るが、右側の２文字は数字のみを表示する。電子腕
時計１の動作モードの選択およびデジタル・デイスプレ
イ３の補正（アツプまたはダウン）は共に竜頭４により
得られる。

竜頭４の２つの位置および２つの自由度は第２図に表わ
されている。符号４′は押し込んだ正常な軸位置にある
竜頭４を示す。この竜頭４を引き出すと引き出した位置
４″に来る。この引き出した位置４″は不安定である。
その理由は、戻り偏倚バネが竜頭４をその正常な位置
４′へ常に駆り立てるためである。竜頭４の軸位置が何
処にあれ、それは軸６を中心に両方向に回転され得る。
この回転は第１の自由度に相当し、竜頭４を引き出すこ
とは第２の自由度に相当する。これら２つの自由度は第
２図にそれぞれ符号５および５′で表わされる。

第3a図および第3b図竜頭４は、第3a図に平面図でかつ第3b図に第3a図の線A
A′で切つた端面図で示す機構を制御する。この機構は
竜頭４の動きを検出するための接点を作動する。竜頭４
は軸６の一端へ固定されており、この軸６は電子腕時計
のケースの壁10（電気的接地点21に接続されている）を
横切る。軸６には、絶縁材料で作られかつ細長状例えば
楕円形をした２つのカム12および13が固定されている。
楕円形の主軸はそれらの間で45°程度の角を作る。軸６
の他端に金属円板14が固定される。竜頭４の引き出した
位置４″では、カム12,13および円板14がそれぞれ位置1
2′,13′および14′にブロツクされる。３つの接点刃す
なわち可動接点17,18および19はそれぞれその一端が金
属板15へ緊着され、この金属板15は接地点21へ電気的に
結合されかつケースへ固定される。可動接点17および18
は各々軸６と垂直な平面で動くことができ、そして可動
接点19は同一軸と平行な平面で動ける。竜頭４によるカ
ム12および13の回転は可動接点17および18の変位に影響
する。その上、これらのカムの幅は、竜頭４の引き出し
た位置または押し込んだ位置において同一の仕方で作用
するのに充分である。可動接点19は、円板14と永久接触
する仕方で偏倚され、かつこの円板14を接地点21に接続
しながら竜頭４を押し込んだ正常位置４′に維持しよう
とする戻し力を軸６に加える。３枚の導電板22,23およ
び24は、ケースに緊着された絶縁板16へ固定される。停
止位置すなわち非変形位置では、可動接点17,18はその
他端がそれぞれ導電板22,23に接触する。可動接点およ
びこれに対応する導電板は、従つて可動接点に関係する
接点を形成する。可動接点の変位を誘発するカム12およ
び13の回転の結果、可動接点17,18が開／閉されること
になる。竜頭４の360°の回転により各接点は２回動か
される。カム12と13の間の角の拡がりは、可動接点17お
よび18の動作中位相変位を起させるような効果をもつ。
この位相変位は、カム従つて竜頭４の回転方向に応じて
異なる。それは従つて竜頭の第１の自由度を表わすパラ
メータを構成する。可動接点17および18の動作周波数は
竜頭（その回転角は接点の閉成数で決定される）の回転
速度を測定することを可能にする。

導電板24には、可動接点19と同一の平面で変位されるこ
とのできる可動接点20が緊着される。竜頭の押し込んだ
位置４′では可動接点20が自由なまゝである。竜頭の引
き出した位置４″では円板14が位置14′にもたらされ、
これにより可動接点19,20をそれぞれ位置19′,20′に変
位する。竜頭のこの位置では円板14が可動接点20に接触
する。アセンブリは符号20で表わされる接点を構成す
る。この接点の状態は、従つて竜頭４の第２の自由度を
表わすパラメータを構成する。

腕時計の動作モードとは、腕時計の表示機能および表示
された情報の補正機能のことを表す。ある１つのモード
から別のモードへの移行は、腕時計の制御手段によって
行われる。

第４図第４図は、例示した腕時計が置かれ得る異なる動作モー
ドを表わす。第４図において、長方形はデジタル・デイ
スプレイ上に現われる情報を示し、そして丸は制御を示
す。線XX′は第４図の２つの部分に分ける。この線の左
側では腕時計の機能F₁,F₂およびF₃がグループ化され、
そして右側では補正C₁,C₂,O₃およびC₄がグループ化され
る。アナログ・デイスプレイを記号化した正方形は、こ
れに影響し得る補正と関連して等しく図示される。腕時
計は従つて７つの異なる動作モードで作動し得る。F₁は
カレンダー機能に当り、曜日Ｊはデジタル・デイスプレ
イ３の左側に２文字で現われ、日付Ｄは右側に２数字で
現われる。F₂は時計機能に相当し、時Ｈは左側にそして
分Ｍは右側に表示される。最後に、アナログ・デイスプ
レイとデジタル・デイスプレイの同期機能はF₃中に見い
出せる。この動作モードではかつ選んだ例では、デジタ
ル・デイスプレイはアナログ・デイスプレイを証明する
ための、無情報を示す。１つの機能から他の機能への移
り変りは竜頭４の一方向または他方向に回転させること
により諸回路を簡単化するように所定の順序で行われる
が、諸機能の提示順序は明らかに竜頭の回転方向に依存
するようになされるかもしれない。

或る機能から対応する補正モードへの移り変りは、第４
図に示したように竜頭４を引き出した後で解放すること
によつて得られる。この動作は従つて機能F₁から補正モ
ードC₁へ切換えさせる。このモードでは左側の２文字だ
けが現われて曜日を示す。その後に竜頭を回転させる
と、幾つかの曜日を１つづつ次から次へと現わすことに
より上記曜日を変えさせる。日の移り変りの順序は素早
い補正を可能にするために竜頭の回転方向に依存する。
補正モードC₁から後続の補正モードC₂への移行は、竜頭
を引き出して解放することによつて同様に得られる。そ
の時２数字だけが右側に現われ、竜頭４の回転によつて
補正され得る日付を示す。回転方向に従い日付に相当す
る数は増減され得る。最後に、竜頭をもう１段引き出す
と、腕時計をその出発モードF₁に戻す。同様にして、機
能F₂から出発する場合は補正モードC₃に移り、こゝでデ
ジタル・デイスプレイ３は時Ｈおよび分Ｍを同時に示
す。機能F₂と補正モードC₃を区別するために、例えば補
正モードでは既知の手段により時と分を同期して点滅さ
せることができる。時間パルスは補正モードC₃中阻止さ
れ、そして時計回路の秒カウンタに帰零される。竜頭４
の回転は、デジタル・デイスプレイ３およびアナログ・
デイスプレイ２上で同一量だけ同時に整数の分ステツプ
により時間表示すなわち時および分を補正させる。竜頭
の回転方向に従い補正は腕時計を進めるか戻す。正確な
時間設定はこのようにして補正モードC₃中に行われ得
る。その理由は、腕時計が正確な分で停止されるためで
ある。もし両方のデイスプレイが例えば電池の交換に続
いて同一の時を示さないならば、正確な時に設定されな
ければならないのはデジタル・デイスプレイ３である。
機能F₂への復帰は竜頭４を引き出して解放することによ
り最後に得られる。

この段階でデジタル・デイスプレイ３は正確な時にある
が、アナログ・デイスプレイ２は整数の分だけ積極的に
不一致にされ得る。この場合同期機能F₃に移り、その後
竜頭４を引き出すことにより補正モードC₄に移すことが
必要である。このモードでは時間パルスが阻止されず、
アナログ・デイスプレイ２の針が阻止されたまま時間パ
ルスは正確な時Ｈ、分Ｍを示し続けるデジタル・デイス
プレイ３だけを制御する。モードF₃,C₃とモードC₄（こ
れらのモードは全て時および分を示す）を区別するため
に、人はモードC₄中ＨおよびＭを既知の手段で交互に点
滅させることができる。モードC₄では一方向または他方
向での竜頭４の回転は分全体をステツプすることにより
アナログ・デイスプレイ２の針を進め或は戻させるよう
な効果を有し、ステツプの数は回転角に比例する。この
動作は、２つのデイスプレイに同一の時間情報を示させ
ることによりそれらを同期ないし同相の状態に置かせ
る。竜頭４をもう一度引き出すことは腕時計をモードF₃
に戻させ、その後竜頭の１回転により正常な動作モード
F₁に移される。種々の取り扱いを簡単化するために、機
能F₁への復帰は或る遅延時間例えばどんな補正モードで
も最後の動作に続く16秒間の終りに自動的に等しく影響
され得る。

第１図第１図はこの発明に係る電子腕時計のブロツク図を示
す。本図において実線で囲んだブロツクは既知の回路を
表わし、破線で囲んだブロツクはこの発明に必要な特殊
の機能をもつ回路を表わす。後者の回路は後で詳しく説
明する。全ての回路は電池（図示しない）によつて付勢
される。第１図の電子腕時計は、竜頭４の動きのコード
化回路30を備える。このコード化回路30の第１入力端
子、第２入力端子は第3a図および第3b図に表わした可動
接点17,18から到来する信号をそれぞれ受信する。これ
らの信号は竜頭の回転方向を定めることを可能にする。
竜頭４を引き出すことに応答する、第３図の可動接点20
によつて発生された信号はコード化回路30の第３入力端
子へ印加される。このコード化回路30は、入力信号の関
数としてコード化された出力信号CD,SC1,SC2およびST
（２つの自由度に応じた竜頭の動きを表わす）を発生す
る。出力信号CDは、竜頭の一回転方向では低レベルにあ
るが他の回転方向では高レベルにある論理信号である。
出力信号SC1は、回転方向がどうであれ、竜頭の回転角
に比例する多数のパルスを組み込む。出力信号SC2は２
つのパルスから一方のパルスを抑圧することにより出力
信号SC1から得られる。最後に、出力信号STは竜頭を引
き出す毎に１パルス含み、竜頭を解放してもどんな効果
も生じない。

コード化回路30の出力信号は、出力端子に論理信号
F₁′，F₂′，F₃′，C₁′，C₂′，C₃′，C₄′を供給する
モード選択回路31の入力端子へ印加される。これら論理
出力信号は、腕時計が置かれ得る７つのモードに相当す
る７つの異なる状態の定義付けを可能にする。モードと
出力信号の論理状態との間の対応関係の特定例は第１図
中の表32に表わされる。この例では、出力信号の低レベ
ルに留つていることが理解できる。従つてモードF₁は信
号F₁′の高論理レベルだけが対応し、同様にモードF₂に
は信号F₂′の高論理レベルが対応し、以下同様に対応
し、最後にモードC₄には信号C₄′の高論理レベルが対応
する。

コード化回路30およびモード選択回路31は第１図の選択
部分を形成する。タイミング部分は、例えば32,768Hzの
標準の基準信号を出力端子に供給する水晶発振器35を含
む。この基準信号は第１分周器36へ印加され、この第１
分周器36は２つの出力信号すなわち8Hzの第１出力信号
および1Hzの第２出力信号を供給する。２つの入力端子
を有するANDゲート37は、その第１入力端子に1Hz信号を
受け、かつその第２入力端子が高論理レベルにあるとき
は何時でもHz信号をその出力端子に供給する。ANDゲー
ト37の出力信号は第２分周器すなわち秒カウンタ38へ印
加される。この第２分周器38は帰零入力端子Ｒおよび２
つの出力端子を有し、第１出力端子が1/30Hzの信号をそ
して第２出力端子が1/60Hzの信号を供給する。これらの
信号はパルスで形成され、前者は毎分２パルスで後者は
毎分１パルスである。モード選択回路31からの信号C₃′
は第２分周器38の入力端子Ｒおよびインバータ39の入力
端子へ印加され、このインバータ39の出力端子はANDゲ
ート37の第２入力端子へ結合されている。

腕時計が補正モードC₃にある時、信号C₃′は高論理レベ
ルである。インバータ39の出力は低論理レベルにあり、
これはANDゲート37をブロツクするような効果をもち、A
NDゲート37はもはや第１分周器36から到来する1Hzの信
号を通過させない。信号C₃′の高論理レベルは、従つて
第２分周器38を零にリセツトする。信号C₃′による1Hz
の信号のブロツクおよび第２分周器38の零へのリセツト
は、時間を設定することおよびモードC₃からモードF₂へ
の移行により腕時計が時間信号で正確に始まることを可
能にする。

第２分周器38からの1/30Hz信号は２入力ANDゲート71の
第１入力端子へ印加される。このANDゲート71の第２入
力端子はインバータ70の出力端子へ結合され、その入力
は信号C₄′で制御される。腕時計が補正モードC₄にある
時に、反転した信号C₄′は低論理レベルにあり、ANDゲ
ート71は1/30Hz信号を阻止する。

コード化回路30、モード選択回路31、ANDゲート37およ
び71、インバータ39および70は、一緒になつて、腕時計
のモード選択機能および情報補正を実行する回路を形成
する。

７入力・３出力のモータ制御回路40は、その第１入力端
子にANDゲート71から到来する1/30Hz信号を受け、そし
てその第２入力端子に第１分周器36から8Hz信号を受け
る。これらの入力端子に続く３つの入力端子は、コード
化回路30によつて発生された信号CD,SC1,SC2をそれぞれ
受ける。最後に、モータ制御回路40の残りの２つの入力
端子は、モード選択回路31によつて発生された信号C₃′
及びC₄′で動作可能にされる。モータ制御回路40の出力
端子に現われる信号B₁,B₂,B₃（これらについては後で詳
しく説明する）は、２相双方向性ステツピング・モータ
41の２つの巻線へ印加される。モータ制御回路40の既知
の仕方で変更することに関して、それを単相双方向性モ
ータへも適用し得ることが良く理解される。ステツピン
グ・モータ41は歯車（図示しない）を介して腕時計のア
ナログ・デイスプレイ２の針を駆動する。この例では、
ステツピング・モータ41の各ステツプは針を30秒進ませ
る。歯車の他の減速比はステツピング・モータの各ステ
ツプで針を1/n分だけ進めることを可能にし、これが周
波数n/60Hzの信号によりモータ制御回路40の第１入力端
子を動作可能にすることを必要とするのは明らかであ
る。

腕時計がモードF₁,F₂,F₃,C₁またはC₂で動作中の時に
は、1/30Hz信号の各パルスは、信号CDのレベルが何であ
れ、ステツピング・モータ41を常に前方に１ステツプ回
転させ、すなわち針を進ませる。補正モードC₃では、信
号C₃′が高論理レベルにあり、モータ制御回路40は信号
CDに応答しかつステツピング・モータ41は信号CDに低論
理レベルにあるか高論理レベルにあるかに応じて前方も
しくは後方に回転する。補正モードでは、信号SC1はモ
ータ制御回路40中で（もはや存在しない）1/30Hz信号の
代わりをつとめる。それというのは、1Hz信号がANDゲー
ト37で阻止されるからである。これにより、竜頭４を一
方または他方の方向に回転させて1/2分（30秒）のステ
ップで針を敏捷に進ませたり戻したりすることができる
ようになる。補正モードC₄の場合、信号C₄′は高論理レ
ベルにある。この信号の作用は、ANDゲート71によって1
/30Hzの信号を阻止し、かつモータ制御回路40が信号SC2
以外に応答できないようにすることである。信号SC2の
各パルスによりモータ制御回路40の内部で第２のパルス
が発生し、この第２のパルスにより、ステッピングモー
タ41は互いに著しく短い間隔の２つのステップで動作す
るようになる。そしてこの著しく短い間隔の２つのステ
ップでの動作により、針が一方または他方の方向におい
て整数で表された分ごとに変位しているかのような印象
が与えられる。理解されるように、各モータステップご
とに針を1/n分だけ進ませるように構成するならば、き
わめて短期間のうちに完全に１分間隔で針が変位するよ
うに、当業者に周知の手段を用いてさらにｎ−１個の余
分なパルスをモータ制御回路40によって発生させる必要
がある。

アナログ・デイスプレイと関連した諸回路の説明に続
き、デジタル・デイスプレイ３に関連するもの（Ｘで表
わされた第１グループの２つの英数字およびＹで表わさ
れた第２グループの２つの数字）を調べよう。

第１図に説明を戻せば、分信号すなわち第２分周器38に
よつて供給された1/60Hz信号は、６入力・４出力の逆／
順計数回路42の第１入力端子へ印加される。第２入力端
子は信号CDを受け、その論理レベルは計数回路42の計数
モードすなわちレベルが低い時は順そしてレベルが高い
時は逆を決定する。信号SC2は第３入力端子へ印加され
る。最後に、残る３つの入力端子は数字順にそれぞれ信
号C₁′，C₂′，C₃′を受ける。

後で詳しく説明する計数回路は４個のカウンタを備え、
第１カウンタは分用であり、第２カウンタは時用であ
り、第３カウンタは曜日用でありそして第４カウンタは
日付用である。モードF₁,F₂およびF₃では、計数回路42
が分パルスを計数する。その時、第１カウンタは計数回
路42の第１出力端子へj2進信号を含む倍数信号SMを供給
し、その論理状態は計数開始以後経過した分の数に相当
する０と59の間の数を定める。これと同じやり方で、第
２カウンタは第２出力端子へ時の数を与える倍数信号SH
を供給し、そして第３カウンタは曜日に相当する倍数信
号SJを第３出力端子へ供給する。最後に、第４カウンタ
は日付を与える倍数信号SDを第４出力端子へ供給する。

補正モードC₁では信号C₁′が高論理レベルにある。これ
は、計数回路42の第３カウンタ中で、曜日を補正するた
めに補正信号SC2によつて発生された所定数のパルスを
加減算することを可能にする。同様に、モードC₂では、
信号SC2が第４カウンタに格納した日付を補正すること
を可能にする。最後に、モードC₃では、分パルスがブロ
ックされ、補正信号が計数回路42の第３入力端子へ印加
される。これは、第１カウンタおよび第２カウンタを通
して１分のステツプにより曜日の時間，時および分の補
正を可能にする。

腕時計により一例として提供された情報項は同時表示を
できず、第１図に示した選択回路43は腕時計の各動作モ
ードに対応する情報項をデジタル・デイスプレイ３へ向
けるのに利用される。

選択回路43は10個の入力端子および２個の出力端子を有
する。最初の４個の入力端子は上述した順序で計数回路
42からそれぞれ倍数信号SM,SH,SJ,SDを受ける。後続の
６個の入力端子も同様にモード選択回路31からそれぞれ
信号F₁′，F₂′，C₁′，C₂′，C₃′，C₄′を受ける。選
択回路43は、その第１出力端子に倍数信号ｘ（J;H）を
そしてその第２出力端子に倍数信号ｙ（D;M）を供給す
る。腕時計が置かれるモードに応じ、倍数信号ｘは倍数
信号SJまたはSHと同じであり、倍数信号ｙは倍数信号SH
またはSMと同じある。従つて、例えばモードF₁では、信
号F₁′の高論理レベルは倍数信号x,yをそれぞれ倍数信
号SJ,SDに一致させる。同様に、補正モードC₃は、倍数
信号x,yはそれぞれ信号SH,SMの情報を含む。モードF₃で
は、選択回路43がもはや信号F₃′によつて制御されず、
倍数信号ｘおよびｙが情報を含まないことに注目された
い。

選択回路から供給された倍数信号ｘ（J;H）およびｙ
（D;M）は慣用のデコーダ回路44の入力端子を動作可能
にし、次いでデコーダ回路44は例えば液晶を用いるデジ
タル・デイスプレイ３を制御する。文字X,Yはそれぞれ
倍数信号x,yに含まれた情報項を表示する。

第１図にブロツク図で示した諸回路や回路構成素子は、
コード化回路30、モード選択回路31、モータ制御回路4
0、計数回路42および選択回路43を除けば、慣用の型式
でかつ周知のものである。上述した回路30,31,40,42お
よび43はこの発明に特有の機能を果し、今から詳しく説
明する。

第５図：コード化回路30 コード化回路30は、第５図にブロツク図で示され、２入
力・３出力の回転方向検出用回路50、２入力のORゲート
51、÷２回路52および接点のはね返り防止回路53を備え
る。回転方向検出用回路50の第１入力端子、第２入力端
子はそれぞれ可動接点17,18から到来する信号を受け
る。回転方向検出用回路50の出力端子Ｓは信号CDを供給
し、その論理レベルは竜頭４の回転方向に依存する。出
力端子Ｕは、竜頭が第１方向に回転する時にはパルスを
供給するが、第１方向とは反対の第２方向に回転する時
にはパルスは供給しない。最後に、出力端子Ｄは第２方
向に回転する時にパルスを供給しそして第１方向に回転
する時にパルスを供給しない。パルスの数は竜頭の回転
角に比例する。

第５図の回転方向検出用回路50の機能を実施する回路
は、例えばスイス特許第632,894号およびこれに対応す
る米国特許第4,379,642号に述べられている。これら特
許の第３図には、接点のはね返り防止回路に設けた入力
端子15,16、ANDゲート41の出力端子、インバータ37、38
の出力端子がこの出願における回転方向検出用回路50の
それぞれ第１入力端子、第２入力端子、出力端子S,U,D
に相当する回路の完全な回路図が示されている。

回転方向検出用回路50の出力端子U,DはORゲート51のそ
れぞれ第１入力端子、第２入力端子へ結合され、ORゲー
ト51はその出力端子に補正信号SC1を供給する。回転方
向検出用回路50がスイス特許第632,894号の回路と同じ
時には、信号SC1は接点17および18の開閉数に等しい多
数のパルスすなわち竜頭４の360°の１回転に対して８
パルスから成る。この信号は÷２回路52へ更に印加さ
れ、その出力端子は信号SC1から２アウト・オブ１パル
スを含む補正信号SC2を供給する。

最後に、コード化回路30で使用されるようなはね返り防
止回路53は、その入力端子に接点20からの信号を受けか
つその出力端子に竜頭４の引き出し毎に１パルスを含む
信号STを供給する。

第６図：モード選択回路31 第６図はモード選択回路31の可能な一実施例を一部ブロ
ツク図で示す論理回路図である。モード選択回路31は、
３状態を有する２個のシフトレジスタ55および56（その
各々は１入力CL並びに３出力Q₁,Q₂およびQ₃を有する）
と、２状態の２個のシフトレジスタ57および58（その各
々は１入力CL並びに２出力Q₁およびQ₂を有する）と、７
個の２入力ANDゲート59〜65と、３入力ORゲート66とを
備える。

シフトレジスタ55は、その出力端子Q₁がANDゲート60お
よび63の第１入力端子へ結合され、その出力端子Q₂がAN
Dゲート61および64の第１入力端子へ結合され、そして
出力端子Q₃がANDゲート62および65の第１入力端子へ結
合される。ANDゲート60,61および62の第２入力端子は信
号STを受ける。ANDゲート63,64,65の第２入力端子はそ
れぞれシフトレジスタ56,57,58の出力端子Q₁へ結合され
る。ANDゲート60,61,62の出力端子はそれぞれシフトレ
ジスタ56,57,58の入力端子CLへ結合される。ANDゲート6
3,64,65の出力端子はそれぞれ信号F₁′，F₂′，F₃′を
供給する。シフトレジスタ56の出力端子Q₂,Q₃はそれぞ
れ信号C₁′，C₂′を供給する。同様に、シフトレジスタ
57,58の出力端子Q₂はそれぞれ信号C₃′，C₄′を供給す
る。ANDゲート59の第１入力端子は信号SC2を受けるが、
この信号SC2の代りに信号SC1を受けてもよい。ANDゲー
ト59の出力端子はシフトレジスタ55の入力端子CLへ結合
される。最後に、ANDゲート59の第２入力端子はORゲー
ト66からの出力信号を受け、このORゲート66の３つの入
力端子は信号F₁′，F₂′，F₃′を受ける。

次に、第６図に示したモード選択回路31の動作を説明す
る。腕時計回路に電圧をかけた直後の初期状態では、図
示しない既知手段によりシフトレジスタ55〜58は全て出
力端子Q₁だけが高論理レベルにある状態にセツトされる
としよう。この状態では、高論理レベルがANDゲート60,
64,65の第１入力端子それにANDゲート63の両方の入力端
子に現われる。ANDゲート63の出力端子における信号
F₁′はその高論理レベルにあるか、他の出力端子F₂′，
F₃′，C₁′，C₂′，C₃′，C₄′は低論理レベルにある。
ORゲート66の入力端子へ印加された信号F₁′の高論理レ
ベルは、ANDゲート59の第２入力端子を同様に高論理レ
ベルにする。その時、信号SC2の第１パルスはANDゲート
59を通つてシフトレジスタ55の入力端子CLへ印加され、
従つて出力Q₁は低論理レベルにそして出力Q₂を高論理レ
ベルに変えることができる。低論理レベルになるANDゲ
ート63の第１入力端子はその出力端子における信号F₁′
を同様に変える。他方、ANDゲート64の両方の入力端子
は今や高論理レベルにあり、その出力端子における信号
F₂′は同様に高論理レベルを呈する。信号SC2からの第
１パルスは、このように信号F₁′を低論理レベルにそし
て信号F₂′を高論理レベルに移させる。信号F₂′もORゲ
ート66の入力端子へ印加されるので、ANDゲート59の第
２入力端子は高論理レベルをとり続ける。信号SC2の第
２パルスは、従つてシフトレジスタ55の入力端子CLへ達
し、その出力Q₂を低論理レベルにそして出力Q₃を高論理
レベルに変えることができる。ANDゲート64は、その第
１入力端子が今では低論理レベルにあるので、その出力
端子における信号F₂′を低論理レベルにする。ANDゲー
ト65の両入力は今や高論理レベルにあるので、その出力
F₃′はこれも高論理レベルになる。信号SC2の第２パル
スは、このように信号F₂′を低論理レベルに降下させそ
して信号F₃′を高論理レベルに上昇させる。同様にし
て、信号SC2の第３パルスはモード選択回路31を、信号F
₁′だけが高論理レベルにある初期状態へ戻させる。

次に、第６図のモード選択回路31がその初期状態にある
時に信号STからの第１パルスの影響を調べてみよう。AN
Dゲート60の第１入力はこの時高論理レベルにあり、こ
れは信号STのパルスをシフトレジスタ56の入力端子CLへ
通過させる。これは、その出力Q₁従つて信号F₁′を低論
理レベルにそして出力Q₂従つて信号C₁′を高論理レベル
にさせる。信号STの第１パルスは、このように腕時計回
路を機能F₁から補正モードC₁へ切り換えた。同じ理由
で、信号STの第２パルスはシフトレジスタ56の出力Q₂従
つて信号C₁′を低論理レベルにそして出力Q₃従つて信号
C₂′を高論理レベルに切り換える。信号STの第１パルス
および第２パルスの後で信号F₁′，F₂′，F₃′は低論理
レベルになり、ANDゲート59の第２入力端子も同様に低
論理レベルになる。補正モードC₁およびC₂ではANDゲー
ト59は従つて信号SC2のパルスをブロツクすなわち阻止
する。信号STの第３パルスはモード選択回路31をその初
期状態に戻してシフトレジスタ56の出力Q₁を高論理レベ
ルにする。同様に、信号C₃′およびF₂′のシフトレジス
タ55の出力Q₂が高論理レベルにある場合に信号STの各パ
ルスで次々に高論理レベルになる。最後に、もしシフト
レジスタ55の出力Q₃が高論理レベルにあれば、信号STの
各パルスで次々に高論理レベルを呈するのは信号C₄′お
よびF₃′である。補正モードでは信号SC2のパルスがモ
ード選択回路31に全く影響しない。

第７図：モータ制御回路40 第７図はステツピング・モータ41のモータ制御回路40の
可能な一実例を一部ブロツク図で示す論理回路図であ
る。このモータ制御回路40は、５個の２入力ANDゲート7
2〜76と、２個の２入力ORゲート77〜78と、１個の３入
力ORゲート79と、２入力CLおよびＤ並びに１出力Ｑを有
する遅延用単安定回路80と、２入力CLおよびC/D並びに
４出力Q,B₁,B₂およびB₃を有するモータ駆動回路81とを
備える。

ANDゲート71（第１図）の出力端子からの1/30Hz信号はO
Rゲート77の第１入力端子へ印加され、その第２入力端
子はANDゲート72の出力端子から供給された信号を受け
る。ANDゲート72および73の第１入力端子は一緒に結合
されかつ信号C₄′によつて動作可能にされる。ANDゲー
ト72の第２入力端子は信号SC2を受ける。ANDゲート73の
第２入力端子は単安定回路80の出力端子Ｑへ結合され
る。ANDゲート74の第１入力端子、第２入力端子はそれ
ぞれ信号SC1,C₃′を受ける。ANDゲート74の出力端子はO
Rゲート79の第１入力端子へ結合される。ORゲート77の
出力端子、ANDゲート73の出力端子はORゲート79のそれ
ぞれ第２入力端子、第３入力端子へ結合される。ORゲー
ト79の出力端子はモータ駆動回路81の入力端子CLへ結合
される。ANDゲート75および76の第１入力端子は、コー
ド化回路30（第１図および第５図）が発生した信号CDを
受ける。これらANDゲートの第２入力端子はそれぞれ信
号C₃′，C₄′を受ける。ORゲート78の第１入力端子、第
２入力端子はそれぞれANDゲート75,76の出力端子へ結合
される。モータ駆動回路81は、その入力端子C/DがORゲ
ート78の出力端子へ接続され、その出力端子Ｑが単安定
回路80の入力端子Ｄへ結合される。最後に、単安定回路
80の入力端子CLは第１分周器36から到来する8Hz信号を
受けるが、同一オーダの高さの周波数の信号ならどんな
信号を用いても良い。

第７図に示したモータ駆動回路81は、入力端子CLへ印加
された各パルスに応答する１ステツプにより２相ステツ
ピング・モータ41を回転させる仕方でその直列接続した
２巻線へ信号B₁,B₂,B₃を供給する。信号B₁は第１巻線の
端子へ印加され、信号B₂は第２巻線の端子へ印加され、
そして信号B₃は両方の巻線に共通の端子へ印加される。
ステツピング・モータ41の１ステツプは、ロータの180
°の回転に対応しかつ分針としてアナログ・デイスプレ
イを1/2分間進ませる。ロータは従つて２つの位置を占
め、各位置は出力Ｑの論理状態に対応する。回転は入力
C/Dの論理状態に応じて一方向または他方向に行われ
る。入力端子C/Dが低論理レベルにある時にはいつでも
アナログ・デイスプレイ２の針を進ませる方向にステツ
ピング・モータが回転するとしよう。

そのような回路は1983年８月31日に公開されたヨーロツ
パ明細書0087,387に相当するスイス特許出願918/82-8す
なわち1983年２月14日に出願されたアメリカ合衆国特許
出願第466,392号に詳しく述べられており、その第５図
は回路図の一例を示す。その回路図において双安定回路
34のC_k,Qおよびインバータ29の入力側でのARは、この出
願におけるモータ駆動回路81のそれぞれCL,Q,C/Dに相当
する。引用した出願の２個のトランジスタT₅およびT₆に
共通の点での信号はこの出願の信号B₁に相当する。同様
に、トランジスタT₁およびT₂に共通の点での信号は信号
B₂に相当し、そしてトランジスタT₃およびT₄に共通の点
の信号は信号B₃に相当する。

第７図に示したモータ制御回路40の動作時、３つの場合
を区別することが必要である。第１の場合は、信号C₃′
およびC₄が低論理レベルにある時であり、従つて２入力
ANDゲート72〜76の一方の入力端子その結果として出力
端子を低論理レベルにする。これは、ANDゲート74,72,7
3によりそれぞれ信号SC1,SC2,単安定回路80の出力信号
Ｑをブロツクし、かつANDゲート75,76およびORゲート78
を通してモータ駆動回路81の入力端子C/Dに低論理レベ
ルを生じる。信号C₄′の低論理レベルは、インバータ70
（第１図）の出力端子およびANDゲート71の第２入力端
子に高論理レベルを出現させる。これは1/30Hz信号をモ
ータ制御回路40の第１入力端子に伝送させ得る。この1/
30Hz信号はORゲート77および79（その他の入力は全て低
論理レベルにある）を通過し、これによりモータ駆動回
路81の入力CLを動作可能にする。モータ制御回路40の動
作時の第１の場合、モータ駆動回路81の入力端子C/Dは
低論理レベルにあり、従つて例/30Hz信号が入力CLを直
接制御する。

第２の場合は、信号C₃′が高論理レベルにありかつ信号
C₄′が低論理レベルにある場合である。この時ANDゲー
ト74および75の第２入力端子は高論理レベルにあり、信
号SC1をORゲート79の第１入力端子に到達させかつ信号C
Dをモータ駆動回路81の入力端子C/DへORゲート78を通し
て到達させる。1Hz信号はANDゲート37（第１図）によつ
てブロツクされ、1/30Hz信号はもはや存在せず、そして
信号SC1だけがORゲート79を通つてモータ駆動回路81の
入力端子CLへ到達しアナログ・デイスプレイの補正を前
方もしくは後方にし得る。

最後に、第３の場合は、信号C₃′が低論理レベルにあり
かつ信号C₄′が高論理レベルにある。これは、ANDゲー
ト71（第１図）の第２入力端子に低論理レベルをもたら
し、またANDゲート72および73の第１入力端子並びにAND
ゲート76の第２入力端子に高論理レベルをもたらす。そ
の結果、1/30Hz信号および信号SC1はブロツクされるが
信号SC2はORゲート77の第２入力端子に到達し、単安定
回路80の出力端子Ｑにおける信号はORゲート79の第３入
力端子に到達し、かつ信号CDはモータ駆動回路81の入力
端子C/Dに到達する。信号SC2は、従つてORゲート77およ
び79を通つてモータ駆動回路81の入力端子CLに到達し、
単安定回路80の出力信号ＱもORゲート79を通つて同一の
入力端子CLに到達する。モータ駆動回路81の出力Ｑは、
もし分針が１つの分指示上に位置するならば低論理レベ
ルにあり、もしこの分針が２つの分指示の間に位置する
ならば高論理レベルにあるとしよう。単安定回路80の入
力端子Ｄへ印加された、モータ駆動回路81の出力端子Ｑ
からの論理レベルは、単安定回路80の入力端子CLへ印加
した8Hz信号の半サイクル後すなわち1/16秒遅れて単安
定回路80の出力端子Ｑに到達する。

第３の場合には常に信号C₄′が低論理レベルから高論理
レベルへ移る瞬間に分針が１分指示上になく、単安定回
路80の出力Ｑが常に高論理レベルにあるとしよう。信号
C₄′のANDゲート73およびORゲート79を通る伝送は、モ
ータ駆動回路81の入力端子CLを使用可能にしかつステツ
ピング・モータ41を１ステツプ進ませる。分針はこの時
１分指示位置にあり、モータ駆動回路81の出力Ｑは低論
理レベルに変り、そして1/16秒遅れて単安定回路80の出
力Ｑも低論理レベルになる。他方、もし分針が既に１分
指示上にありかつ単安定回路80の出力Ｑが低論理レベル
にあれば、信号C₄′が高論理レベルになる瞬間にパルス
はモータ駆動回路81の入力端子CLに現われずかつステツ
ピング・モータ41は静止位置に停止したまゝである。こ
のように、補正モードC₄への移行は、もし分針がまだ１
分指示位置を占めていなければ、分針をそのような位置
に置く効果がある。

最後に、腕時計が補正モードC₄にある時の信号SC2のパ
ルスの影響を調べよう。分針は既に１分区分上に位置し
ており、信号SC2のパルスは竜頭４の回転方向に応じて
前方または後方にステツピング・モータ41の第１ステツ
プを起させる。同時に、モータ駆動回路81の出力Ｑは低
論理レベルになり、1/16秒遅れて単安定回路80の出力Ｑ
に低論理レベルをとらせる。この単安定回路80の出力の
伝送はステツピング・モータ41を第２ステツプに進ま
せ、分針を１分区分にもたらす。このように、信号SC2
の各パルスはステツピング・モータに極めて短い間隔で
２つのステツプを次々に起させるような効果を有し、分
針が全分ステツプだけ進むか戻る印象を与える。

第８図：計数回路42 第８図は計数回路42の可能な一実施例を示す。この計数
回路42は、分カウンタ85、時カウンタ86、曜日カウンタ
87および日付カウンタ88と、６個の２入力ANDゲート89
〜94と、３個の２入力ORゲート95〜97とを備え、各カウ
ンタは２入力CLおよびC/D並びに２出力Q₁およびQ₂を有
する。

カウンタ85〜88の入力端子CLは計数パルスを受け、その
計数方向は入力C/Dの論理レベルによつて決定される。
カウンタの内容は、もし入力C/Dが低論理レベルにあれ
ば増加され、高論理レベルにあれば減少されるとしよ
う。カウンタの出力Q₁は倍数であり、かつ各カウンタの
最大内容を規定するのに必要な２進数信号の数を提供す
る。従つて、分カウンタ85の出力端子Q₁は０〜59のどの
数も規定できるようにm₁,m₂,……m_j２進数信号を供給す
る。この場合、ｊ＝６でありかつ２進数信号m₁,m₂,……
m_jが集つて倍数の分信号SMを規定することはすぐに分
る。同様に、時カウンタ86の出力Q₁端子は、１〜12また
は１〜24の数を規定するh₁,h₂,……h_k２進数信号を供給
し、全体として倍数の時信号SHとなる。曜日カウンタ87
の出力端子Q₁は１〜７の数を規定するi₁,j₂,……j_l２進
数信号を供給し、各数は曜日に相当する。これら２進数
信号が集まると、倍数の日付信号SJになる。最後に日付
カウンタ88の出力端子Q₁は１〜31の数を規定するd₁,d₂,
……d_m２進数信号を供給し、これらが集まると倍数の日
付信号SDとなる。カウンタは、満杯になるとその出力端
子Q₂にパルスを発生する。

ORゲート95は、その第１入力端子が第２分周器38から1/
60Hz信号を受け、その第２入力端子がANDゲート89の出
力端子へ結合される。ANDゲート89は、その第１入力端
子が信号C₃′を受け、その第２入力端子が補正信号SC2
を受ける。分カウンタ85および時カウンタ86の入力端子
C/DはANDゲート90の出力端子へ結合され、このANDゲー
ト90はその第１入力端子に信号C₃′をそしてその第２入
力端子に信号CDを受ける。分カウンタ85の出力端子Q₂は
時カウンタ86の入力端子CLへ結合され、時カウンタ86の
出力端子Q₂はORゲート96および97の第１入力端子へ結合
される。ORゲート96の第２入力端子はANDゲート91の出
力端子へ結合され、ANDゲート91はその第１入力端子に
信号C₁′をそしてその第２入力端子に補正信号SC2を受
ける。ORゲート97の第２入力端子はANDゲート94の出力
端子へ結合され、ANDゲート94はその第１入力端子に信
号C₂′をしてその第２入力端子に補正信号SC2を受け
る。ORゲート96の出力端子は曜日カウンタ87の入力端子
CLへ結合され、その出力端子Q₂は無接続のまゝである。
ORゲート97の出力端子は日付カウンタ88の入力端子へ結
合され、その出力端子Q₂も同様に無接続である。曜日カ
ウンタ87の入力端子C/DはANDゲート92へ結合され、この
ANDゲート92はその第１入力端子に信号C₁′をそして第
２入力端子に信号CDを受ける。最後に、日付カウンタ88
の入力端子C/DはANDゲート93の出力端子へ結合され、こ
のANDゲート93はその第１入力端子に信号C₂′をそして
第２入力端子に信号CDを受ける。

第８図に示した計数回路42の動作は４つの場合に分けら
れる。第１の場合は、信号C₁′，C₂′およびC₃′が全て
低論理レベルにある場合である。他の３つの場合は、信
号C₁′，C₂′またはC₃′が高論理レベルにある場合であ
る。

第１の場合における信号C₁′，C₂′およびC₃′の低論理
レベルはANDゲート89〜94の第１入力端子に低論理レベ
ルをもたらす。従つて、第２入力端子の論理レベルがど
うであれ、これらANDゲートの出力端子には低論理レベ
ルが等しく現われる。その結果、カウンタ85〜88の入力
端子C/Dは低論理レベルになる。入力端子CLでの各計数
パルスは、従つてその内容を増加する。ORゲート95〜97
の第２入力端子も同様に低論理レベルにある。これらOR
ゲートは、従つてその第１入力端子に存在する信号だけ
を伝送する。従つて、1/60Hzの分信号だけがORゲート95
を通つて分カウンタ85の入力端子CLに到達する。この分
カウンタ85の内容は出力端子Q₁に現われるが、出力端子
Q₂には１時間毎に１パルス信号が現われ、この信号は時
カウンタ86の入力端子CLへ印加される。時カウンタ86の
内容はその出力端子Q₁に現われるが、出力端子Q₂は24時
間毎に１パルス信号を供給する。この１パルス信号はOR
ゲート96,97を通してそれぞれ曜日カウンタ87、日付カ
ウンタ88の入力端子CLへ印加される。これらカウンタの
内容はそれぞれの出力端子Q₁に現われる。第１の場合、
計数回路42は単に分パルスを計数しかつ時、曜日および
日付に関する情報を提供する。

第２の場合は、信号C₁′が高論理レベルにありかつ信号
C₂′およびC₃′が低論理レベルにある。ANDゲート91,92
の第１入力端子は高論理レベルにあり、この時これらAN
Dゲートの出力端子にはそれぞれ信号SC2,CDが現われ
る。信号SC2はORゲート96を通つて曜日カウンタ87の入
力端子CLに到達し、信号CDは曜日カウンタ87の入力端子
C/Dに到達する。竜頭４の回転によつて発生された信号S
C2のパルスは、従つて回転方向に応じて曜日カウンタの
内容の加算または減算により変更を行う。

第３の場合には、信号C₂′が高論理レベルにありかつ信
号C₁′およびC₃′が低論理レベルにある。この場合は先
行の場合に似ている。ANDゲート93,94の第１入力端子は
高論理レベルにあり、信号SC2はORゲート97を通つて日
付カウンタ88の入力端子に到達し、信号CDは日付カウン
タ88の入力端子C/Dに到達する。竜頭４の回転によりこ
の日付カウンタ88の内容を変更させる。

最後に、第４の場合には、信号C₃′が高論理レベルにあ
りかつ信号C₁′およびC₂′が低論理レベルにある。AND
ゲート89および90の第１入力端子は高論理レベルにあ
り、信号SC2はORゲート95を通つて分カウンタ85の入力
端子CLに到達し、信号CDはカウンタ85および86の入力端
子C/Dに到達する。竜頭４の回転に応答して信号SC2のパ
ルスはカウンタ85および86の内容を変更することにより
時間情報の補正を可能にする。

第９図：選択回路43 第９図はデイスプレイ選択回路43の可能な一形態を示
す。この選択回路43は、ｐ個のスイツチング回路100₁,1
00₂,……100_pおよびｑ個のスイツチング回路101₁,102₂,
……101_qを備える。これらスイツチング回路は、後で詳
しく説明するように、全て７入力・１出力回路である。
スイツチング回路100₁は、その第１入力端子が計数回路
42（第８図）の供給する倍数信号SJに含まれた信号J₁を
受け、その第２入力端子が倍数信号SHに含まれた信号h₁
を受け、残りの５つの入力端子が増加順にそれぞれ制御
信号F₁′，F₂′，C₁′，C₃′，C₄′を受ける。スイツチ
ング回路100₂は、初めの２つの入力端子が信号J₂,h₂を
受け、残りの５つの入力端子がスイツチング回路100₁と
同じ制御信号を受け、かつ出力端子が信号x₂を供給す
る。最後にスイツチング回路100_p（たゞし、ｐは２つの
数のうちで大きい方ｌまたはｋに等しい。）は、２つの
入力端子が信号j_lおよびh_kを受け、残る５つの入力端子
がスイツチング回路100₁と同じ信号を受け、そして出力
端子が信号x_pを供給する。もし例えばｌがｋよりも大き
ければ、ｐ＝ｌでありかつ信号h_k+1〜h_pは存在せず、ス
イツチング回路100_k+1〜100_pの第２入力端子は全て低論
理レベルにある。これらスイツチング回路の信号x₁,
x₂，……x_pは倍数信号ｘ（J;H）を規定する。同様に、
スイツチング回路101₁は、その第１入力端子が信号d₁を
受け、その第２入力端子が信号m₁を受け、残りの５つの
入力端子が制御信号F₁′，F₂′，C₂′，C₃′，C₄′をそ
れぞれ受け、出力端子が信号y₁を供給する。最後に、ス
イツチング回路101_qは、ｊをｄで、ｈをｍづ、ｌをｎ
で、ｋをｊでかつｐをｑで置き換えると、スイツチング
回路100_pと全く同じであると云える。これらスイツチン
グ回路の信号y₁,y₂，……y_qは倍数信号ｙ（D;M）を規定
する。

制御信号F₁′，F₂′，C₁′，C₂′，C₃′，C₄′の論理状
態によれば、スイツチング回路100₁〜100_pはそれぞれ出
力端子に信号j₁，……j_lが信号h₁……h_kを伝送する。従
つて、これら信号のうちのF₁′またはC₁′が高論理レベ
ルにありかつ他の制御信号が低論理レベルにある場合に
は、信号x₁は信号j₁と同じであり、信号x₂は信号j₂と同
じであり、以下同様であり、そして最後に信号ｘ（J;
H）は信号SJと同じである。他方、もし高論理レベルに
あるのが信号F₂′，C₃′，C₄′のうちの１つでありかつ
他の制御信号が低論理レベルにあれば、出力信号ｘ（J;
H）は信号SHと同じである。スイツチング回路101₁〜101
_qも同様に働く。もし信号のうちの１つF₁′またはC₂′
が高論理レベルにありかつ他の制御信号が低論理レベル
にあれば、出力信号y₁は信号d₁と同じであり、信号y₂は
信号d₂と同じであり、以下同様であり、そして最後に信
号ｙ（D;M）は信号SDと同じである。最後に、もし高論
理レベルにあるのが信号F₂′，C₃′，C₄′のうちの１つ
でありかつ他の制御信号が低論理レベルにあるならば、
信号ｙ（D;M）は信号SMと同じである。

第10a図：スイツチング回路100₁ 第10a図はスイツチング回路100₁の実例を示す。このス
イツチング回路100₁は、２個の２入力ANDゲート110およ
び111と、２個の２入力ORゲート112および113と、１個
の３入力ORゲート114とを備える。ANDゲート110の第１
入力端子は信号j₁を受け、このANDゲート110の第２入力
端子はORゲート112の出力端子へ結合される。このORゲ
ート112は、その第１入力端子、第２入力端子がそれぞ
れ信号F₁′，C₁′を受ける。ANDゲート111の第１入力端
子は信号h₁を受け、その第２入力端子はORゲート114の
出力端子へ結合される。ORゲート114の３つの入力端子
は、増加順に、それぞれ信号F₂′，C₃′，C₄′を受け
る。最後に、信号x₁はORゲート113はその一方の入力端
子がANDゲート110の出力端子へ結合されかつその他方の
入力端子がANDゲート111の出力端子へ結合される。

第10a図のスイツチング回路110₁は動作は下記のとおり
である。もし信号F₁′またはC₁′が高論理レベルにあり
かつ他の制御信号F₂′，C₃′，C₄′が低論理レベルにあ
れば、ORゲート112の出力端子は高論理レベルにありか
つORゲート114の出力端子は低論理レベルにある。ANDゲ
ート111の第２入力端子が低論理レベルにあるので、こ
のANDゲート111はその第１入力端子へ印加された信号h₁
をブロツクする。他方、高論理レベルにあるANDゲート1
10の第２入力は信号j₁を通過させ、これはORゲート113
の出力端子へ伝送される。信号x₁は従つてこの場合は信
号j₁と同じである。もしどれかの信号F₂′，C₃′または
C₄′が高論理レベルにありかつ他の制御信号F₁′および
C₁′が低論理レベルにあれば、ORゲート112の出力は低
論理レベルにありかつORゲート114の出力は高論理レベ
ルにある。この場合、ブロツクされるのは信号j₁であり
かつ信号x₁は信号h₁と同じになる。

第10b図：スイツチング回路101₁ 第10b図に示されたスイツチング回路101₁の構造はスイ
ツチング回路100₁と同じであり、両回路は同じ態様で相
互接続された同じゲートを備える。他方、スイツチング
回路101₁では、ANDゲート110の第１入力端子は信号j₁の
代りにd₁を受け、ANDゲート111の第１入力端子は信号h₁
の代りにm₁を受け、ORゲート112の第２入力端子は信号C
₁′の代りにC₂′を受ける。ORゲート112および114の他
の入力は両回路共同じである。

第10b図のスイツチング回路101₁の動作は、従つてスイ
ツチング回路100₁と同様である。異なる信号がスイツチ
ング回路100₁および101₁の若干の入力端子に印加される
ことを考慮すれば、信号F₁′またはC₁′が高論理レベル
にありかつ他の制御信号が低論理レベルにある場合、信
号y₁は信号d₁と同じである。同様に、もし信号F₂′，
C₃′またはC₄′が高論理レベルにありかつ他の制御信号
が低論理レベルにあるならば、信号y₁は信号m₁と同じで
ある。

この発明は、今説明したものだけに制限されない。例え
ばアナログ・デイスプレイの針は基準マーク付きの円板
で置き換えられる。同様に、デジタル・デイスプレイ
は、液晶に代えて、発光ダイオード、電気化学的手段等
を使用できる。竜頭も制御可能性を増すために２軸位置
よりも多いものを使用できる。竜頭またはこれと一緒に
使用するものの代りに、他の制御手段例えば接点に働く
光電センサ等も使用できる。補正パルスは分周器から取
り出せる。デジタル・デイスプレイは秒指示をもち得
る。そのような場合に、同期モードにあれば何時でも腕
時計は分針を秒に整列させ、望ましくは自動的に整列さ
せる手段を備え得る。アナログ・デイスプレイおよびデ
ジタル・デイスプレイは共に秒を表示でき、そしてその
場合同期モードは秒針をデジタル・デイスプレイの秒に
整列させることに制限され得る。時針をデジタル・デイ
スプレイの時と個別に整列させるために別な同期モード
を提供できる。

【図面の簡単な説明】

第１図はこの発明に係る電子腕時計の一実施例を示すブ
ロツク図、第２図は時計表示針を有するアナログ・デイ
スプレイ、デジタル・デイスプレイおよび制御用竜頭が
設けられた腕時計の正面図、第3a図および第3b図は竜頭
の動きを検出する接点を操作するための機構の一例を示
す平面図および端面図、第４図は腕時計の異なる動作モ
ードを示す概略図、第５図は検出用接点によつて制御さ
れかつ竜頭の動きを表わす信号を出力端子に供給するコ
ード化回路のブロツク図、第６図は竜頭の動きを表わす
信号に応答して腕時計の種々の動作モードを表わす信号
を出力端子に供給するモード選択回路を一部ブロツク図
で示す論理回路図、第７図は２相双方向性ステツピング
・モータの制御回路を一部ブロツク図で示す論理回路
図、第８図は計数回路を一部ブロツク図で示す論理回路
図、第９図はデイスプレイ用の選択回路のブロツク図、
第10a図および第10b図は選択回路を用いられるスイツチ
ング回路の論理回路図である。１……電子腕時計、２……アナログ・デイスプレイ、３
……デジタル・デイスプレイ、４……竜頭、35……水晶
発振器、36……第１分周器、38……第２分周器、40……
モータ制御回路、41……ステツピング・モータ、42……
計数回路、43……選択回路、200……モード選択・情報
補正回路である。

フロントページの続き (56)参考文献特開昭57−98884（ＪＰ，Ａ) 特開昭57−104881（ＪＰ，Ａ) 特開昭50−145164（ＪＰ，Ａ) 実開昭54−73678（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】標準の周波数信号を供給するように構成さ
れた発振器（35）と、前記標準の周波数信号を分周するように構成された分周
回路（36,38）と、第１群の時間情報項目をアナログ形態で表示するように
構成された表示手段であって、そのうちの１つが分表示
器である表示手段（２）と、該表示手段（２）へ機械的に結合されたステッピング・
モータ（41）と、前記分周回路（36,38）によって供給される時間パルス
および補正パルスに応答して前記表示手段（２）の変位
を行うように前記ステッピング・モータ（41）へ駆動パ
ルスを供給するように構成された制御回路（40）と、前記分周回路（36,38）から時間パルスを同様に受け、
これにより第２群の時間情報項目を表わす信号を供給す
るための計数回路であって、前記第２群の時間情報項目
の少なくとも１つの情報項目が前記第１群中に含まれる
計数回路（42）と、この計数回路（42）へ結合され、前記第２群の時間情報
をディジタル形態で表示するための電気光学ディスプレ
イ（３）と、手動制御手段（4,17,18,20）と、モード選択および情報補正用論理回路（200）とを備
え、該モード選択および情報補正用論理回路は、前記手動制
御手段（4,17,18,20）の第１動作に応動することにより
電子腕時計を種々異なる表示モード（F1,F2）に設定す
る第１手段（31,信号Ｆ′1,F′２）を有し、該表示モー
ドの各々に対して、選択された時間情報が前記電気光学
ディスプレイによって表示され、前記モード選択および情報補正用論理回路は、前記手動
制御手段（4,17,18,20）の第２動作に応動することによ
り、電子腕時計を種々異なる補正モード（C1,C2,C3,C
4）に設定する第２手段（31,信号Ｃ′1,C′2,C′3,C′
４）を有し、前記補正モードの各々に対して、手動制御手段（4,17,1
8,20）の操作によりモード選択および情報補正用論理回
路（200）から出力される補正パルスが前記計数回路（4
2）とモータ制御回路（40）へ印加されることによっ
て、表示された情報項目が補正され、補正されるべき情報が第１群と第２群の両方に共通であ
る場合は常に、前記共通のアナログ表示およびディジタ
ル表示を同一量だけ変更するようにして、前記論理回路
（200）により補正パルスが前記モータ制御回路（40）
に印加され、この場合、前記共通の情報は分情報であ
り、前記分表示器は、通常、分ごとにｎステップずつ進
められ、この場合、ｎは常に１より大きい数であるよう
にした電子腕時計において、前記モード選択および情報補正用論理回路（200）は、
前記手動制御手段（4,17,18,20）の第３動作に応動して
電子腕時計を同期モード（F3）に設定する第３手段（3
1,信号Ｆ′３）を有しており、前記同期モード中、前記共通の情報が前記電気光学ディ
スプレイ（３）により表示され、前記論理回路（200）
により補正パルスが前記モータ制御回路（40）にのみ印
加されることによって、アナログ表示を前記情報のディ
ジタル情報と同期させるようにし、前記モータ制御回路（40）は、前記同期モードへの切り
換え時に前記分表示器が自動的に整数の分表示を行うよ
うにし、前記同期モード中、前記モータ制御回路（40）は前記論
理回路（200）から受信する各補正パルスに応動して、
ｎ個の駆動パルスを前記モータ（41）へ印加することを
特徴とする電子腕時計。
【請求項２】論理回路（200）は、同期モードにあると
き、モータ制御回路（40）への時間パルスの印加を防止
するための手段（70,71）を備える特許請求の範囲第１
項記載の電子腕時計。
【請求項３】ｎ＝２である特許請求の範囲第１項記載の
電子腕時計。
【請求項４】第１群および第２群は、時表示を構成する
別な共通の情報項目を含む特許請求の範囲第１項記載の
電子腕時計。
【請求項５】ステッピング・モータ（41）は双方向性モ
ータであり、計数回路（42）はカウント・アップおよび
カウント・ダウンするようになっており、これにより第
１群および第２群の両方の時間情報が両方向で変更され
得る特許請求の範囲第１項記載の電子腕時計。
【請求項６】手動制御手段（４）は少なくとも２つの位
置の間で軸方向に変位されるようになっている回転可能
な竜頭であり、これにより論理回路（200）へ結合され
た電気接点（17,18,20）を作動する特許請求の範囲第１
項記載の電子腕時計。