JPH0769766B2

JPH0769766B2 - ディスプレイ一体型タブレット

Info

Publication number: JPH0769766B2
Application number: JP16322189A
Authority: JP
Inventors: 雅博伊勢
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-12-19
Filing date: 1989-06-26
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH02255911A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、座標入力を行なうタブレットをディスプレ
イと一体としたディスプレイ一体型タブレットに関す
る。

［従来の技術］従来、ディスプレイ一体型タブレットは、第18図に示す
ように、ディスプレイ51とタブレット52とがそれぞれ別
個独立に形成され、そして、これらを互いに密着させる
ことにより一体に構成されている。ここで、例えばディ
スプレイ51としてEL（エレクトロ・ルミネッセンス）表
示素子が用いられ、タブレット52として静電容量結合型
のものが用いられる。なお、第18図において、53は走査
パルス検出用のペンである。

［発明が解決しようとする課題］このように構成されるものによれば、１画素レベルでの
位置検出精度を得るために、ディスプレイ51の表示面と
タブレット52の入力面を１表示画素の精度で全面に亘っ
て一致させる必要があり、製造が困難であった。

また、例えばディスプレイ51としてEL表示素子が用いら
れ、タブレット52として静電容量結合型のものが用いら
れるものにおいては、ディスプレイ51およびタブレット
52の双方ともマトリックス状に電極が配されて構成さ
れ、それぞれに同様の機能を有するドライバ等が備えら
れているため、回路が無駄となっており、その分だけ高
価となり、またスペース的にも不利であった。

そこで、この発明では、安価かつ容易に製造でき、また
スペース的にも有利となるディスプレイ一体型タブレッ
トを提供することを目的とするものである。

［課題を解決するための手段］この発明は、行電極および列電極を有するマトリックス
パネルと、行電極ドライバと、列電極ドライバと、行座
標検出部と、列座標検出部と、検出用導体とを備えてな
り、表示モードでは、行電極ドライバよりパネルの行電
極に走査パルスが１電極単位で順次供給されると共に、
パネルの行電極に順次走査パルスが供給されるごとに列
電極ドライバよりパネルの列電極に表示データに応じた
電圧が同時に供給され、行座標検出モードでは、行電極
ドライバよりパネルの行電極に順次走査パルスが供給さ
れ、検出用導体をパネルの任意位置に接触させることで
静電容量結合により検出される走査パルスは行座標検出
部に供給されて検出用導体接触位置の行座標が検出さ
れ、列座標検出モードでは、列電極ドライバよりパネル
の列電極に順次走査パルスが供給され、検出用導体をパ
ネルの任意位置に接触させることで静電容量結合により
検出される走査パルスは列座標検出部に供給されて検出
用導体接触位置の列座標が検出され、上記表示モードの
期間と上記行座標検出モードの期間とが同一期間に設定
されるものである。

また、この発明は、上記の表示モードの期間と座標検出
モードの期間とが時分割的に交互に設けられるものであ
る。

［作用］上述構成においては、パネルが表示および座標検出の双
方に使用されるので、ディスプレイの表示面とタブレッ
トの入力面とが１表示画素の精度で全面に亘って確実に
一致するため、製造が容易となる。また、パネルが表示
モードおよび座標検出モードの双方に使用され、行電極
ドライバ、列電極ドライバが共通に使用されるので無駄
な回路を省くことができ、安価に構成できるようになる
と共に、スペース的にも有利となる。

また、表示モードの期間と座標検出モードの期間とを時
分割的に交互に設けることにより、座標検出モードの期
間には、表示駆動に必要な種々の信号による妨害の影響
がなく走査パルスを検出できるようになり、座標検出を
良好に行い得る。

［実施例］以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例は、マトリックスパネルとして薄膜
ELマトリックスパネルを用いた例である。

同図において、101は薄膜ELマトリックスパネルであ
り、y1,y2,・・・・,ynは行電極、x1,x2,・・・・,xmは
列電極である。

また、102は行電極ドライバであり、その複数の出力端
子はそれぞれパネル101の行電極y1,y2,・・・・,ynに接
続される。また、103は列電極ドライバであり、その複
数の出力端子はそれぞれパネル101の列電極x1,x2,・・
・・,xmに接続される。

これら行電極ドライバ102および列電極ドライバ103の動
作はタイミング発生回路104によって制御される。第２
図に示すように、表示モードおよび行（ｙ）座標の検出
モードでは、行電極ドライバ102より行電極y1,y2,・・
・・,ynに１電極単位で順次走査パルスPyが供給され
る。この時、列電極ドライバ103より列電極x1,x2,・・
・・,xmに表示データSDに応じた電圧VDが１走査線ごと
に同時に供給される。列（ｘ）座標の検出モードでは、
列電極ドライバ103より列電極x1,x2,・・・・,xmに順次
走査パルスPxが供給される。

従って、表示モードと行座標の検出モードは同じドライ
ブ状態となり、表示モードのとき同時に行座標の検出モ
ードとなる。そして、第２図に示すように各フレームご
とに、表示モード（行座標の検出モード）の期間と、列
座標の検出モードの期間とが時分割的に設けられる。

なお、走査パルスPy,Pxの極性はそれぞれ１フレームご
とに反転するようにされる。例えば、行電極y1,y2,・・
・・,ynには±190V、列電極x1,x2,・・・・,xmには±30
Vがそれぞれ選択的に供給される。そして、EL発光閾値
電圧が±200Vに対し、発光画素部には±220Vが交互に極
性が反転されて供給される。

以上の構成において、表示モードでは、行電極y1,y2,・
・・・,ynに１電極単位で順次走査パルスPyが供給され
ると共に、列電極x1,x2,・・・・,xmに表示データSDに
対応して電圧VDが１走査線ごとに同時に供給されるた
め、線順次走査による表示駆動となり、表示データSDに
対応した画像が表示される。

また、105はペンシル状導体（以下「ペン」という）で
あり、このペン105をパネル101の任意位置に接触させる
ことで静電容量結合により走査パルスが検出される。こ
のペン105で検出される走査パルスはアンプ106を介し
て、行座標検出部107および列座標検出部108に供給され
る。

この場合、行座標検出部107は、例えばカウンタで構成
され、タイミング発生回路104より、クロックが供給さ
れる前にリセット信号が供給されてリセットされると共
に、パネル101の行電極y1,y2,・・・・,ynに順次走査パ
ルスPyが供給されるタイミングでクロックが供給されて
カウントされ、そして、ペン105で検出される走査パル
スPyでカウント動作がストップされる。したがって、行
座標検出部107からは、ペン105が接触されるパネル101
の任意位置に対応したカウント値が行座標出力として得
られる。

また、列側座標検出部108も、例えばカウンタで構成さ
れ、タイミング発生回路104より、クロックが供給され
る前にリセット信号が供給されてリセットされると共
に、パネル101の列電極x1,x2,・・・・,xmに順次走査パ
ルスPxが供給されるタイミングでクロックが供給されて
カウントされ、そして、ペン105で検出される走査パル
スPxでカウント動作がストップされる。したがって、列
座標検出部108からは、ペン105が接触されるパネル101
の任意位置に対応したカウント値が列座標出力として得
られる。

第３図は、第１図例の具体構成を示す図である。第３図
において、第１図と対応する部分には同一符号を付して
示している。

同図において、121はパネル101の行電極y1,y2,・・・
・,ynの電極数に対応した段数を有するシフトレジス
タ、122はその電極数に対応した個数の切換スイッチ22₁
〜22nを有するスイッチ回路、123はその電極数に対応し
た個数のＮチャネルFET23A1〜23AnおよびＮチャネルFET
23B1〜23Bnを有するゲート回路であり、これらシフトレ
ジスタ121、スイッチ回路122、ゲート回路123によって
行電極ドライバ102が構成される。

すなわち、シフトレジスタ121のｎ段の出力端子は、そ
れぞれスイッチ回路122の切換スイッチ22₁〜22nの可動
端子に接続され、この切換スイッチ22₁〜22nのａ側の固
定端子は、それぞれゲート回路123のＮチャネルFET23A1
〜23Anのゲートに接続され、そのｂ側の固定端子は、そ
れぞれゲート回路123のＮチャネルFET23B1〜23Bnのゲー
トに接続され、そのｃ側の固定端子は電気的に浮いた状
態とされる。また、ＮチャネルFET23A1〜23Anのドレイ
ンはそれぞれ電源Vy＋（＋190V）に接続され、Ｎチャネ
ルFET23B1〜23Bnのソースはそれぞれ電源Vy−（−190
V）に接続される。そして、ＮチャネルFET23A1〜23Anの
ソースは、それぞれＮチャネルFET23B1〜23Bnのドレイ
ンに接続され、それぞれの接続点はパネル101の行電極y
1,y2,・・・・,ynに接続される。

この場合、表示モードおよび行座標の検出モードでは、
タイミング発生回路104よりスイッチ回路122に供給され
るイネーブル信号（第４図Ｃにｙイネーブルとして図
示）によって、１フレームごとに切換スイッチ22₁〜22n
はａ側あるいはｂ側に接続される。また、タイミング発
生回路104よりシフトレジスタ121に走査パルスPy用のデ
ータ（第４図Ａにｙデータとして図示）が供給されると
共に、タイミング発生回路104よりシフトレジスタ121に
クロック（第４図B,Jにｙクロックとして図示）が供給
される。

したがって、あるフレームでは、スイッチ回路122の切
換スイッチ22₁〜22nはａ側に接続され、シフトレジスタ
121のｎ段の出力端子よりＮチャネルFET23A1〜23Anのゲ
ートに順次信号が供給されてオンとなり、パネル101の
行電極y1,y2,・・・・,ynに、走査パルスPyとして１電
極単位で順次電源Vy＋が供給される。次のフレームで
は、スイッチ回路122の切換スイッチ22₁〜22nはｂ側に
接続され、シフトレジスタ121のｎ段の出力端子よりＮ
チャネルFET23B1〜23Bnのゲートに順次信号が供給され
てオンとなり、パネル101の行電極y1,y2,・・・・,yn
に、走査パルスPyとして１電極単位で順次電源Vy−が供
給される。

列座標の検出モードでは、タイミング発生回路104より
スイッチ回路122に供給されるイネーブル信号（第４図
Ｃにｙイネーブルとして図示）によって、切換スイッチ
22₁〜22nはｃ側に接続される。したがって、パネル101
の行電極y1,y2,・・・・,ynに、走査パルスPyとしての
電源Vy＋,Vy−は供給されない。

また、131はパネル101の列電極x1,x2,・・・・,xmの電
極数に対応した段数を有するシフトレジスタ、132はそ
の電極数に対応した段数を有するラッチ回路、133はそ
の電極数に対応した個数の切換スイッチ33₁〜33mを有す
るスイッチ回路、134はその電極数に対応した個数のＮ
チャネルFET34A1〜34AmおよびＮチャネルFET34B1〜34Bm
を有するゲート回路であり、これらシフトレジスタ13
1、ラッチ回路132、スイッチ回路133、ゲート回路134に
よって列電極ドライバ103が構成される。

すなわち、シフトレジスタ131のｍ段の出力端子は、そ
れぞれラッチ回路132を介してスイッチ回路133の切換ス
イッチ33₁〜33mの可動端子に接続され、この切換スイッ
チ33₁〜33mのａ側の固定端子は、それぞれゲート回路13
4のＮチャネルFET34A1〜34Amのゲートに接続され、その
ｂ側の固定端子は、それぞれゲート回路134のＮチャネ
ルFET34B1〜34Bmのゲートに接続される。また、Ｎチャ
ネルFET34A1〜34Amのドレインはそれぞれ電源Vx＋（＋3
0V）に接続され、ＮチャネルFET34B1〜34Bmのソースは
それぞれ電源Vx−（−30V）に接続される。そして、Ｎ
チャネルFET34A1〜34Amのソースは、それぞれＮチャネ
ルFET34B1〜34Bmのドレインに接続され、それぞれの接
続点はパネル101の行電極x1,x2,・・・・,xmに接続され
る。

この場合、表示モードおよび行座標の検出モードでは、
タイミング発生回路104よりスイッチ回路133に供給され
るイネーブル信号（第４図Ｇにｘイネーブルとして図
示）によって、１フレームごとに切換スイッチ33₁〜33m
はｂ側あるいはａ側に接続される。また、タイミング発
生回路104よりシフトレジスタ131に表示データSD（第４
図E,Kにｘデータとして図示）が供給されると共に、タ
イミング発生回路104よりシフトレジスタ131にクロック
（第４図F,Lにｘクロックとして図示）が供給される。
そして、シフトレジスタ131のｍ段のレジスタに１走査
線分のｍ個の表示データSDがセットされるごとに、タイ
ミング発生回路104よりラッチ回路132にロード信号（第
４図H,Jにｘロードとして図示）が供給される。

したがって、あるフレームでは、スイッチ回路133の切
換スイッチ33₁〜33mはｂ側に接続され、シフトレジスタ
131のｍ段の出力端子より表示データSDに対応した所定
のＮチャネルFET34B1〜34Bmのゲートに１走査線ごとに
同時に信号が供給されてオンとなり、パネル101の表示
データSDに対応した所定の列電極X1,x2,・・・・,xmに
同時に電圧VDとして電源Vx−が供給される。次のフレー
ムでは、スイッチ回路133の切換スイッチ33₁〜33mはａ
側に接続され、シフトレジスタ131のｍ段の出力端子よ
り表示データSDに対応した所定のＮチャネルFET34A1〜3
4Amのゲートに１走査線ごとに同時に信号が供給されて
オンとなり、パネル101の表示データSDに対応した所定
の列電極x1,x2,・・・・,xmに同時に電圧VDとして電源V
x＋が供給される。

また、列座標の検出モードでは、タイミング発生回路10
4よりスイッチ回路133に供給されるイネーブル信号（第
４図Ｇにｘイネーブルとして図示）によって、１フレー
ムごとに切換スイッチ33₁〜33mはａ側あるいはｂ側に接
続される。また、タイミング発生回路104よりシフトレ
ジスタ131に走査パルスPx用のデータ（第４図Ｅにｘデ
ータとして図示）が供給されると共に、タイミング発生
回路104よりシフトレジスタ131にクロック（第４図Ｆに
ｘクロックとして図示）が供給される。なお、タイミン
グ発生回路104よりラッチ回路132にロード信号（第４図
Ｈにｘロードとして図示）が供給され続ける結果、透過
動作となる。

したがって、あるフレームでは、スイッチ回路133の切
換スイッチ33₁〜33mはｂ側に接続され、シフトレジスタ
131のｍ段の出力端子よりＮチャネルFET34B1〜34Bmのゲ
ートに順次信号が供給されてオンとなり、パネル101の
列電極x1,x2,・・・・,xmに、走査パルスPxとして順次
電源Vx−が供給される。次のフレームでは、スイッチ回
路133の切換スイッチ33₁〜33mはａ側に接続され、シフ
トレジスタ131のｍ段の出力端子よりＮチャネルFET34A1
〜34Amのゲートに順次信号が供給されてオンとなり、パ
ネル101の行電極x1,x2,・・・・,xmに、走査パルスPxと
して順次電源Vx＋が供給される。

このように、表示モードでは、行電極y1,y2,・・・・,y
nに１電極単位で順次走査パルスPyが供給されると共
に、列電極x1,x2,・・・・,xmに表示データSDに応じた
電圧VDが１走査線ごとに同時に供給され、線順次走査に
よる表示駆動となり、表示データSDに対応した画像が表
示される。

また、ペン105で検出される走査パルスはアンプ106を介
して、カウンタで構成される行座標検出部107および列
座標検出部108にカウントストップ信号として供給され
る。そして、行座標検出部107には、シフトレジスタ121
に供給されるクロックと同じクロック（第４図B,Jにｙ
クロックとして図示）がタイミング発生回路104より供
給されると共に、リセット信号（第４図Ｄにｙリセット
として図示）が供給されて行座標の検出モードとなる前
はリセット状態とされる。したがって、行座標の検出モ
ードとなるとクロックのカウント動作が始まってペン10
5で走査パルスPyが検出されるとカウント動作が終わる
ので、行座標検出部107からは、ペン105が接触されるパ
ネル101の任意位置に対応したカウント値が行座標出力
として得られる。また、列座標検出部108には、シフト
レジスタ131に供給されるクロックと同じクロック（第
４図Ｆにｘクロックとして図示）がタイミング発生回路
104より供給されると共に、リセット信号（第４図Ｉに
ｘリセットとして図示）が供給されて列座標の検出モー
ドとなる前はリセット状態とされる。したがって、列座
標の検出モードとなるとクロックのカウント動作が始ま
ってペン105で走査パルスPxが検出されるとカウント動
作が終わるので、列座標検出部108からは、ペン105が接
触されるパネル101の任意位置に対応したカウント値が
列座標出力として得られる。

なお、第３図において、104aは表示データSDが書き込ま
れているRAMである。

このように本例によれば、パネル101が表示および座標
検出の双方に使用されるので、ディスプレイの表示面と
タブレットの入力面とが１表示画素の精度で全面に亘っ
て確実に一致するため、ディスプレイの表示面とタブレ
ットの入力面を一致させる工程、労力が不要となり、容
易に製造することができる。また、パネル101が表示モ
ードおよび座標検出モードの双方に使用され、行電極ド
ライバ102、列電極ドライバ103が共通に使用されるの
で、無駄な回路を設けることがなく、安価に構成できる
と共に、スペース的にも有利とできる。

ところで、第１図例においては、行座標の検出モードと
なるとき、同時に表示モードとなり、ペン105で走査パ
ルスPyを検出する際、走査パルスPyの他に表示駆動に必
要な種々の信号が妨害信号として検出され、走査パルス
Pyが妨害信号の中に埋もれてしまって、座標検出を良好
に行なえなくなるおそれがある。

このような妨害信号の影響を除去するため、第５図に示
すように構成することが考えられる。この第５図におい
て、第１図と対応する部分には同一符号を付し、その詳
細説明は省略する。

この例においては、走査パルス検出用のペン105の他
に、妨害信号相殺用のペン111が設けられる。ペン105は
パネル111の任意位置に接触され、このペン105の出力信
号はバッファアンプ112を介して差動アンプ113の非反転
入力端子に供給される。また、ペン111はパネル101の表
示に影響しない位置、図の例では下面に接触され、この
ペン111の出力信号はバッファアンプ114を介して差動ア
ンプ113の反転入力端子に供給される。そして、この差
動アンプ113の出力信号が行座標検出部107および列座標
検出部108に供給される。

この場合、行座標の検出モードでは、ペン105によって
走査パルスPyの他に表示駆動に必要な種々の信号による
妨害信号が検出されると共に、ペン111によって表示駆
動に必要な種々の信号による妨害信号が検出されるの
で、差動アンプ113の出力信号に含まれる妨害信号は軽
減される。差動アンプ113の帰還抵抗器113aは、ペン105
およびペン111で検出される妨害信号のレベルを合わせ
て、差動アンプ113より出力信号に含まれる妨害信号の
レベルが最小となるように調整するための可変抵抗器で
ある。

このように、第５図例によれば、行座標の検出モードで
は、差動アンプ113の出力信号に含まれる妨害信号は軽
減され、走査パルスPyを良好に検出でき、妨害信号の影
響をほとんど受けずに座標検出を良好に行なうことがで
きる。

なお、このように２つのペン105,111を用いて表示駆動
に必要な種々の信号による妨害信号を軽減する方法は、
第６図に示すように、ディスプレイ51とタブレット52と
がそれぞれ別個独立に形成され、そして、これらを互い
に密着させることにより一体構成されるものにも適用で
きることは勿論である。

次に、第６図を参照しながら、この発明の他の実施例に
ついて説明する。本例はマトリックスパネルとして薄膜
ELマトリックスパネルを用いた例であると共に、表示モ
ードの期間と座標検出モードの期間とが時分割的に交互
に設けられるようにした例である。

同図において、201は薄膜ELマトリックスパネルであ
り、y1,y2,・・・・,ynは行電極、x1,x2,・・・・,xmは
列電極である。

また、202は行電極ドライバであり、その複数の出力端
子はそれぞれパネル201の行電極y1,y2,・・・・,ynに接
続される。また、203は列電極ドライバであり、その複
数の出力端子はそれぞれパネル201の列電極x1,x2,・・
・・,xmに接続される。

これら行電極ドライバ202および列電極ドライバ203の動
作はタイミング発生回路204によって制御される。

第７図に示すように、表示モードでは、行電極ドライバ
202より行電極y1,y2,・・・・,ynに１電極単位で順次走
査パルスPyが供給されると共に、列電極ドライバ203よ
り列電極x1,x2,・・・・,xmに表示データSDに対応した
電圧VSDが１走査線ごとに同時に供給される。

また、行座標（ｙ座標）の検出モードでは、行電極ドラ
イバ202より行電極y1,y2,・・・・,ynに順次走査パルス
Py′が供給される。この場合、走査パルスPy′のパルス
幅は広くされ、行電極y1,y2,・・・・,ynのうち隣り合
った複数の電極、例えば20本の電極に、同時に走査パル
スPy′が供給された状態で順次走査される。

また、列座標（ｘ座標）の検出モードでは、列電極ドラ
イバ203より列電極x1,x2,・・・・,xmに順次走査パルス
Px′が供給される。この場合、走査パルスPx′のパルス
幅も広くされ、列電極x1,x2,・・・・,xmのうち隣り合
った複数の電極、例えば20本の電極に、同時に走査パル
スPx′が供給された状態で順次走査される。

そして、表示モードの期間、行座標の検出モードの期間
および列座標の検出モードの期間は各フレームに時分割
的に設けられる。なお、その順序は図示の例に限られる
ものでなく、任意である。

ここで、表示モードのときの走査パルスPyの極性は、１
フレームごとに反転するようにされる。また、座標検出
モードのときの走査パルスPy′,Px′の極性も、それぞ
れ１フレームごとに反転するようにすることが望ましい
が、回路の簡単化のため片極性のパルスとしてもよい。
この場合は、電圧は低い方がよいが、あまり低くすると
S/Nよく走査パルスPy′,Px′を検出することができなく
なる。

例えば、表示モードにおいては、発光閾値電圧が±200V
に対し、行電極y1,y2,・・・・,ynに走査パルスPyとし
て＋215Vあるいは−165V、列電極x1,x2,・・・・,xmに
電圧VSDとして＋50Vあるいは0Vが選択的に供給され、発
光画素部には±215V、非発光画素部には±165Vが１フレ
ームごとに交互に極性が反転されて供給される。また、
行座標の検出モードにおいては、行電極y1,y2,・・・
・,ynに走査パルスPy′として＋25Vが供給され、列座標
の検出モードにおいては、列電極x1,x2,・・・・,xmに
走査パルスPx′として＋25Vが供給される。

以上の構成において、表示モードでは、行電極y1,y2,・
・・・,ynに１電極単位で順次走査パルスPyが供給され
ると共に、列電極x1,x2,・・・・,xmに表示データSDに
対応した電圧VSDが１走査線ごとに同時に供給されるた
め、線順次走査による表示駆動となり、表示データSDに
対応した画像が表示される。

また、205はペンシル状導体（以下「ペン」という）で
あり、このペン205をパネル201の任意位置に接触させる
ことで静電容量結合により走査パルスが検出される。

この場合、上述したように座標検出モードにおいては、
隣り合った複数の電極に同時に走査パルスPy′,Px′が
供給された状態で順次走査されるので、ひとつの電極の
みに走査パルスPy′,PX′が供給されるものに比べて、
ペン205の検出信号のレベルは増大する。第８図を参照
して、このことについて詳細に説明する。

同図において、41はペンシル状導体（以下「ペン」とい
う）、42は薄膜ELマトリックスパネルのガラス板であ
る。43はマトリックス電極であり、本来行電極と列電極
の２層からなるが、説明の簡単化のため、１層のみを示
している。44は走査用の切換スイッチ、45は走査パルス
用の電源、46は走査パルス検出用のアンプ（第６図にお
いてはアンプ206）の入力インピーダンスである。

ペン41と電極43との間には、図示のようにコンデンサが
存在し、電極番号ｉに対応してその容量をCiとする。ま
た、電極43は、ｊ≦ｉ−１またはｊ≧ｉ＋４では接地さ
れ、ｉ≦ｊ≦ｉ＋３では電源45に接続されているものと
する。なお、電極43の数はｎで、１≦ｊ≦ｎとする。

第９図は、この場合の等価回路を示したものである。こ
こで、 CVS＝Ci＋Ci＋１＋Ci＋２＋Ci＋３ CGND＝C1＋C2＋…＋Ci−１＋Ci＋４＋…＋Cnであり、ペ
ン41による検出信号vsは、 |Zin|≫1/ωCGND に選べば次式のようになる。|Zin|は入力インピーダン
ス46の大きさである。

ここで、VSは電源45の電圧値、Coはペン41と電極43間で
形成される全容量であり、CVS＋CGNDである。

この（１）式から明らかなように、電極43に１電極ずつ
電源45を供給する方式では、ｎが数百の場合には、CVS
≪Coとなるため、検出信号vsが小さく、走査パルスの検
出が困難となる。しかし、本例のように同時に電源45が
供給される電極43の数を多くすると、それに応じてCVS
が大きくなって検出信号vsが大きくなり、走査パルスの
検出が容易となる。

この場合、電極43によって形成されるコンデンサの容量
Ciは、第10図に示すようにペン41から遠くなる程小さく
なり、例えば電極ピッチ0.3mm、ガラス厚2.4mmの場合
で、左右10電極付近より遠方ではその影響は無視でき
る。したがって、同時に電源45が供給される電極43の数
は20もあればよく、それ以上増やしても検出信号のレベ
ル増大効果は期待できない。

第６図において、このペン205の検出信号はアンプ206に
供給されて増幅され、このアンプ206からの検出信号vs
はコンパレータ207に供給されて基準電圧Vrと比較され
る。ペン205の検出信号のアンプ206の出力電圧vsは、第
11図に示すようにペン205とガラス板との距離ｄに略反
比例して減少する。基準電圧Vrは、距離ｄをdoとしたと
きの検出信号vsのレベルと等しく設定される。後述する
ように距離doは座標検出動作に入る位置であり、予め操
作性を考慮して決定され、例えば1mmとされる。ペン205
がガラス上（ガラス厚＝2.4mm）、即ちｄ＝2.4mmのとき
検出信号vsが3V、ｄ＝4mmのとき検出信号vsは1Vとな
る。したがって、この場合には、Vr＝2Vとすれば、do＝
3.4mmとなり、ガラス板表面から1mmの距離になる。

このコンパレータ207からは、検出信号vsが基準電圧Vr
より大きいときには高レベル“1"の信号が出力され、一
方検出信号vsが基準電圧Vrより小さいときには低レベル
“0"の信号が出力される。そして、このコンパレータ20
7の出力信号はアンド回路208に供給される。

また、アンプ206からの検出信号vsは、ピーク時点検出
回路209に供給され、このピーク時点検出回路209から
は、検出信号vsのピーク時点で高レベル“1"の信号が出
力されると共に、その他のときには低レベル“0"の信号
が出力される。そして、このピーク時点検出回路209の
出力信号はアンド回路208に供給される。

アンド回路208からは、検出信号vsが基準電圧Vrより大
きく、かつ検出信号vsのピーク時点で高レベル“1"の信
号が出力されると共に、その他のときには低レベル“0"
の信号が出力される。このアンド回路208の出力信号
は、行座標検出部210および列座標検出部211に供給され
る。この場合、行座標検出部210は、例えばカウンタで
構成され、タイミング発生回路204より、行座標の検出
モードとなる前にリセット信号が供給されてリセットさ
れると共に、パネル201の行電極y1,y2,・・・・,ynに順
次走査パルスPy′が供給されるタイミングでクロックが
供給されてカウントされ、そして、アンド回路208の出
力信号が高レベル“1"となるタイミングでカウント動作
がストップされる。したがって、行座標検出部210から
は、ペン205が接触されるパネル201の任意位置に対応し
たカウント値が行座標出力として得られる。

また、列座標検出部211も、例えばカウンタで構成さ
れ、タイミング発生回路204より、列座標の検出モード
となる前にリセット信号が供給されてリセットされると
共に、パネル201の列電極x1,x2,・・・・,xmに順次走査
パルスPx′が供給されるタイミングでクロックが供給さ
れてカウントされ、そして、アンド回路208の出力信号
が高レベル“1"となるタイミングでカウント動作がスト
ップされる。したがって、列座標検出部211からは、ペ
ン205が接触されるパネル201の任意位置に対応したカウ
ント値が列座標出力として得られる。

第12図は、第６図例の具体構成を示す図である。第12図
において、第６図と対応する部分には同一符号を付して
示している。

同図において、221はパネル201の行電極y1,y2,・・・
・,ynの電極数に対応した段数を有するシフトレジス
タ、222はその電極数に対応したアンド回路2A1〜2An、
エクスクルーシブノア回路2E1〜2En、ＮチャネルFET2N1
〜2NnおよびＰチャネルFET2P1〜2Pn等を有するドライ
バ、223は電源Vw＋（＋215V）、接地（0V）および電源1
/2VD（＋25V）を切換えるための切換スイッチ、224は電
源Vw−（−165V）および接地（0V）を切換えるための切
換スイッチであり、これらシフトレジスタ221、ドライ
バ222、切換スイッチ223,224によって行電極ドライバ20
2が構成される。

すなわち、シフトレジスタ221のｎ段の出力端子は、そ
れぞれドライバ222のアンド回路2A1〜2Anの入力側に接
続され、このアンド回路2A1〜2Anの出力側はそれぞれエ
クスクルーシブノア回路2E1〜2Enの入力側に接続され、
このエクススクルーシブノア回路2E1〜2Enの出力側はそ
れぞれＮチャネルFET2N1〜2Nnのゲートに接続されると
共に、ＰチャネルFET2P1〜2Pnのゲートに接続される。

また、ＰチャネルFET2P1〜2Pnのソースはそれぞれ切換
スイッチ223の可動端子に接続され、この切換スイッチ2
23のａ側の固定端子は電源Vw＋に接続され、そのｂ側の
固定端子は接地され、そのｃ側の固定端子は電源1/2VD
に接続される。この切換スイッチ223の切換えはタイミ
ング発生回路204によって制御される。

また、ＮチャネルFET2N1〜2Nnのソースはそれぞれ切換
スイッチ224の可動端子に接続される。この切換スイッ
チ224のａ側の固定端子は電源Vw−に接続され、そのｂ
側の固定端子は接地される。この切換スイッチ224の切
換えはタイミング発生回路204によって制御される。

そして、ＮチャネルFET2N1〜2Nnのドレインは、それぞ
れＰチャネルFET2P1〜2Pnのドレインに接続され、それ
ぞれの接続点はパネル201の行電極y1,y2,・・・・,ynに
接続される。なお、ＮチャネルFET2N1〜2Nn,PチャネルF
ET2P1〜2Pnのそれぞれのドレインおよびソース間にはダ
イオードが接続される。

この場合、表示モードでは、タイミング発生回路204よ
りアンド回路2A1〜2Anにイネーブル信号（第13図C,Qに
ｙイネーブルとして図示）が供給される。そして、ある
フレームでは、切換スイッチ223はａ側に接続されてＰ
チャネルFET2P1〜2Pnのソースに電源Vw＋が供給され
（第13図Ｅに図示）、切換スイッチ224はｂ側に接続さ
れてＮチャネルFET2N1〜2Nnのソースは接地され（第13
図Ｆに図示）、エクスクルーシブノア回路2E1〜2Enに供
給される反転／非反転制御信号（第13図Ｄにｙ反転／非
反転として図示）は低レベル“0"とされる。一方、次の
フレームでは、切換スイッチ223はｂ側に接続されてＰ
チャネルFET2P1〜2Pnのソースは接地され（第13図Ｅに
図示）、切換スイッチ224はａ側に接続されてＮチャネ
ルFET2N1〜2Nnのソースには、電源Vw−が接続され（第1
3図Ｆに図示）、反転／非反転制御信号は高レベル“1"
とされる。

また、タイミング発生回路204よりシフトレジスタ221に
走査パルスPy用のデータ（第13図Ａにｙデータとして図
示）が供給されると共に、クロック（第13図B,Nにｙク
ロックとして図示）が供給される。この走査パルスPy用
のデータとしては、行電極y1,y2,・・・,ynを１本ずつ
順次走査するため、１クロック分だけ高レベル“1"が続
くようにされる。

したがって、あるフレームでは、ＰチャネルFET2P1〜2P
nのゲートに順次低レベル“0"の信号が供給されてオン
となり、パネル201の行電極y1,y2,・・・・,ynに、走査
パルスPyとして１電極単位で順次電源Vw＋が供給され
る。次のフレームでは、ＮチャネルFET2N1〜2Nnのゲー
トに順次高レベル“1"の信号が供給されてオンとなり、
パネル201の行電極y1,y2,・・・・,ynに、走査パルスPy
として１電極単位で順次電源Vw−が供給される。

また、行座標の検出モードでは、タイミング発生回路20
4よりアンド回路2A1〜2Anにイネーブル信号（第13図Ｃ
にｙイネーブルとして図示）が供給される。そして、切
換スイッチ223はｃ側に接続されてＰチャネルFET2P1〜2
Pnのソースに電源1/2VDが供給され（第13図Ｅに図
示）、切換スイッチ224はｂ側に接続されてＮチャネルF
ET2N1〜2Nnのソースは接地され（第13図Ｆに図示）、エ
クスクルーシブノア回路2E1〜2Enに供給される反転／非
反転制御信号（第13図Ｄに反転／非反転として図示）は
低レベル“0"とされる。

また、タイミング発生回路204よりシフトレジスタ221に
走査パルスPy′用のデータ（第13図Ａにｙデータとして
図示）が供給されると共に、クロック（第13図Ｂにｙク
ロックとして図示）が供給される。この走査パルスPy′
用のデータは、行電極y1,y2,・・・・,ynのうち隣り合
った複数本、例えば20本の電極を同時に走査するため、
20クロック分だけ高レベル“1"が続くようにされる。

したがって、ＰチャネルFET2P1〜2Pnのうち隣り合った2
0個のゲートに同時に低レベル“0"の信号が供給されて
オンとなり、パネル201の行電極y1,y2,・・・・,ynのう
ち隣り合った20本の電極に同時に走査パルスPy′として
電源1/2VDが供給され、この状態で順次走査される。

また、列座標の検出モードでは、タイミング発生回路20
4よりアンド回路2A1〜2Anに供給されるイネーブル信号
（第13図Ｃにｙイネーブルとして図示）は低レベル“0"
とされる。そして、切換スイッチ223はｂ側に接続され
てＰチャネルFET2P1〜2Pnのソースは接地され（第13図
Ｅに図示）、切換スイッチ224はｂ側に接続されてＮチ
ャネルFET2N1〜2Nnのソースは接地され（第13図Ｆに図
示）、反転／非反転制御信号は低レベル“0"とされる。
したがって、ＮチャネルFET2N1〜2Nnのゲートには高レ
ベル“1"の信号が供給されてオンとなり、パネル201の
行電極y1,y2,・・・・,ynは全て接地される。

また、231はパネル201の列電極x1,x2,・・・・,xmの電
極数に対応した段数を有するシフトレジスタ、232はそ
の電極数に対応した段数を有するラッチ回路、233はそ
の電極数に対応したナンド回路3A1〜3Am、ＮチャネルFE
T3N1〜3NmおよびＰチャネルFET3P1〜3Pm等を有するドラ
イバ、234は可変電源回路であり、これらシフトレジス
タ231、ラッチ回路232、ドライバ233、可変電源回路234
によって列電極ドライバ203が構成される。

すなわち、シフトレジスタ231のｍ段の出力端子は、そ
れぞれラッチ回路232を介してドライバ233のナンド回路
3A1〜3Amの入力側に接続され、このナンド回路3A1〜3Am
の出力側はそれぞれＮチャネルFET3N1〜3Nmのゲートに
接続されると共に、ＰチャネルFET3P1〜3Pmのゲートに
接続される。

また、ＰチャネルFET3P1〜3Pmのソースは可変電源回路2
34の出力側に接続され、この可変電源回路234の入力側
には電源1/2VDが接続される。この可変電源回路234はタ
イミング発生回路204によって制御され、表示モードに
はVDが出力され、座標検出モードには1/2VDが出力され
る（第13図Ｋに図示）。また、ＮチャネルFET3N1〜3Nm
のソースはそれぞれ接地される。

そして、ＰチャネルFET3P1〜3Pmのドレインは、それぞ
れＮチャネルFET3N1〜3Nmのドレインに接続され、それ
ぞれの接続点はパネル201の列電極x1,x2,・・・・,xmに
接続される。なお、ＮチャネルFET3N1〜3Nm,PチャネルF
ET3P1〜3Pmのそれぞれのドレインおよびソース間にはダ
イオードが接続される。この場合、表示モードでは、タ
イミング発生回路204よりナンド回路3A1〜3Amにイネー
ブル信号（第13図J,Qにｘイネーブルとして図示）が供
給される。

また、タイミング発生回路204よりシフトレジスタ231に
データ（第13図H,Oにｘデータとして図示）が供給され
ると共に、シフトレジスタ31にクロック（第13図I,Pに
ｘクロックとして図示）が供給される。この場合、行電
極y1,y2,・・・,ynに走査パレスPyとして電源Vw＋が供
給されるあるフレームでは、表示データSDの反転された
データが供給され、一方走査パルスPyとして電源Vw−が
供給される次のフレームでは、表示データSDがそのまま
供給される。

そして、シフトレジスタ231にデータが順次供給されて
１走査線分のｍ個のデータがセットされるごとに、タイ
ミング発生回路204よりラッチ回路232にロード信号（第
13図L,Nにｘロードとして図示）が供給されて１走査線
分のｍ個のデータはラッチ回路232でラッチされ、そし
て、シフトレジスタ231にｍ個のデータが順次供給され
る次の１走査線期間の間保持される。これによりELの発
光に充分な期間、例えば40μsec程度が確保される。

したがって、行電極y1,y2,・・・,ynに走査パルスPyと
して電源Vw＋が供給されるあるフレームでは、１走査線
ごとにＮチャネルFET3N1〜3Nmのうち表示画素部に対応
したもののゲートに高レベル“1"の信号が供給されてオ
ンとされると共に、ＰチャネルFET3P1〜3Pmのうち非表
示画素部に対応したもののゲートに低レベル“0"の信号
が供給されてオンとされ、パネル201の列電極x1,x2,・
・・,xmのうち表示画素部に対応した電極は接地される
と共に、非表示画素部に対応した電極には電圧VDが供給
される。

一方、走査パルスPyとして電源Vw−供給される次のフレ
ームでは、１走査線ごとにＰチャネルFET3P1〜3Pmのう
ち表示画素部に対応したもののゲートに低レベル“0"の
信号が供給されてオンとされると共に、ＮチャネルFET3
N1〜3Nmのうち非表示画素部に対応したもののゲートに
高レベル“1"の信号が供給されてオンとされ、パネル20
1の列電極x1,x2,・・・,xmのうち表示画素部に対応した
電極には電圧VDが供給されると共に、非表示画素部に対
応した電極は接地される。

また、行座標の検出モードでは、タイミング発生回路20
4よりナンド回路3A1〜3Amに供給されるイネーブル信号
（第13図Ｊにｘイネーブルとして図示）は低レベル“0"
とされる。したがって、ＮチャネルFET3N1〜3Nmのゲー
トには高レベル“1"の信号が供給されてオンとなり、パ
ネル201の列電極は全て接地される。

また、列座標の検出モードでは、タイミング発生回路20
4よりナンド回路3A1〜3Amにイネーブル信号（第13図Ｊ
にｘイネーブルとして図示）が供給される。そして、タ
イミング発生回路204よりシフトレジスタ231に走査パル
スPx′用のデータ（第13図Ｈにｘデータとして図示）が
供給されると共に、クロック（第13図Ｉにｘクロックと
して図示）が供給される。この走査パルスPx′用のデー
タは、列電極x1,x2,・・・,xmのうち隣り合った複数
本、例えば20本の電極を同時に走査するため、20クロッ
ク分だけ高レベル“1"が続くようにされる。なお、タイ
ミング発生回路204よりラッチ回路232にはロード信号
（第13図Ｌにｘロードとして図示）が供給され続け、こ
のラッチ回路232はスルーモードとされる。

したがって、ＰチャネルFET3P1〜3Pmのうち隣り合った2
0個のゲートに同時に低レベル“0"の信号が供給されて
オンとなり、パネル201の列電極x1,x2,・・・,xmのうち
隣り合った20本の電極に同時に走査パルスPx′として電
圧1/2VDが供給され、この状態で順次走査される。

このように、表示モードでは、行電極y1,y2,・・・,yn
に１電極単位で順次走査パルスPyが供給されると共に、
列電極x1,x2,・・・,xmに表示データSDに対応した電圧
が１走査線ごとに同時に供給され、線順次走査で表示駆
動され、表示データSDに対応した画像が表示される。

また、ペン205の検出信号はアンプ206に供給され、この
アンプ206からの検出信号vsはコンパレータ207およびピ
ーク時点検出回路209に供給され、それぞれの出力信号
はアンド回路208に供給される。そして、このアンド回
路208からは、検出信号vsが基準電圧Vrより大きく、か
つ検出信号vsのピーク時点で高レベル“1"の信号が出力
されると共に、その他のときには低レベル“0"の信号が
出力される。

このアンド回路208の出力信号は、カウンタで構成され
る行座標検出部210および列座標検出部211にカウントス
トップ信号として供給される。

そして、行座標検出部210には、シフトレジスタ221に供
給されるクロックと同じクロック（第13図Ｂにｙクロッ
クとして図示）がタイミング発生回路204より供給され
ると共に、リセット信号（第13図Ｇにｙカウンタリセッ
トとして図示）が供給されて行座標の検出モードとなる
前にリセットされる。したがって、行座標の検出モード
となるとクロックのカウント動作が始まると共に、検出
信号vsが基準電圧Vrより大きく、かつ検出信号vsのピー
ク時点でカウント動作が終わり、行座標検出部210から
は、ペン205が接触されるパネル201の任意位置に対応し
たカウント値が行座標出力として得られる。

また、列座標検出部211には、シフトレジスタ231に供給
されるクロックと同じクロック（第13図Ｉにｘクロック
として図示）がタイミング発生回路204より供給される
と共に、リセット信号（第13図Ｍにｘカウンタリセット
として図示）が供給されて列座標の検出モードとなる前
にリセットされる。したがって、列座標の検出モードと
なるとクロックのカウント動作が始まると共に、検出信
号vsが基準電圧Vrより大きく、かつ検出信号vsのピーク
時点でカウント動作が終わり、列座標検出部211から
は、ペン205が接触されるパネル201の任意位置に対応し
たカウント値が列座標出力として得られる。

なお、第12図において、204aは表示データSDが書き込ま
れているRAMである。

このように本例によれば、パネル201が表示および座標
検出の双方に使用されるので、ディスプレイの表示面と
タブレットの入力面とが１表示画素の精度で全面に亘っ
て確実に一致するため、容易に製造することができる。

また、パネル201が表示モードおよび座標検出モードの
双方に使用され、行電極ドライバ202、列電極ドライバ2
03が共通に使用されるので、無駄な回路を省くことがで
き、安価に構成できると共に、スペース的にも有利とで
きる。

また、表示モードの期間と座標検出モードの期間とが時
分割的に交互に設けられるので、座標検出モードの期間
には、表示駆動に必要な種々の信号による妨害信号の影
響なく走査パルスPy′,Px′を検出できるようになり、
座標検出を良好に行なうことができる。

また、座標検出モードでは、隣り合った複数本、例えば
20本の電極に同時に走査パルスPy′,Px′が供給された
状態で順次走査されるので、ペン205の検出信号のレベ
ルが大きくなり、走査パルスPy′,Px′の検出が容易と
なり、座標検出を良好に行なうことができる。

また、ペン（ペンシル状導体）205をパネル201のガラス
面に近づけるとき、コンパレータ207の出力信号が高レ
ベル“1"となってアンド回路208より行座標検出部210、
列座標検出部211にカウントストップ信号が供給されて
自動的に座標検出動作に入るので、従来のようにペン先
をディスプレイに押し付けることでペンに内蔵した機械
的スイッチをオンとして座標検出動作に入るものに比べ
て、操作の煩わしさがなく、また部品数を少なく安価に
構成でき、さらに可動部分がなくなるのでペン205の故
障の心配もなくなる。

ところで、上述実施例においては、マトリックスパネル
として薄膜ELマトリックスパネルを用いた例であるが、
次に、AC型プラズマディスプレイを用いた例について説
明する。

薄膜ELマトリックスパネルとAC型プラズマディスプレイ
は、第14図および第15図に示すようにAC電圧輝度特性、
発光時間変化特性がほとんど同じ特性となる（Vthは200
〜300V付近にくる）。したがって、マトリックスパネル
としてAC型プラズマディスプレイを用いるものは、例え
ば、第12図例における薄膜ELマトリックスパネル201の
代わりにAC型プラズマディスプレイを配した構成として
実現することができる。

この場合、発光時間τについては、薄膜ELマトリックス
パネルでは100μsec位であるのに対し、ACプラズマディ
スプレイでは、１μsec位と短いため、AC電圧の周波数
が同じときには、薄膜ELマトリックスパネルより輝度が
低くなる。この対策としては、AC電圧の周波数を高くす
ればよい。

すなわち、薄膜ELマトリックスパネル201を用いた場合
のように、表示モード時に、マトリックス電極の選択点
に、単に一定電圧を印加する代わりに、より高速のバー
スト状パルスを印加すればよい。これは、第12図例にお
けるx,yのイネーブル信号をより細かなクロック信号で
刻むことで実現することができる（第13図Ｃ′,J′,Q′
に図示）。

なお、詳細説明は省略するが、第12図例ではなく、例え
ば、第３図例における薄膜ELマトリックスパネル101の
代わりにAC型プラズマディスプレイを配した構成として
実現することもできる。

次に、第16図を参照しながら、マトリックスパネルとし
てTFT液晶マトリックスパネルを用いた例について説明
する。この第16図において、第12図と対応する部分に
は、同一符号を付し、その詳細説明は省略する。

同図において、201′はTFT液晶マトリックスパネルであ
る。このTFT液晶マトリックスパネル201′は、薄膜ELマ
トリックスパネルやプラズマディスプレイとは異なり、
マトリックス電極に直接液晶の画素が接続されるのでは
なく、行電極y1〜yn、列電極x1〜xmで画素に対応するTF
Tが選択され、所定の画素のみにフレームごとに反転し
た電圧が印加されることによって表示が行なわれるもの
である。

つまり、行電極y1,y2,・・・,ynは、それぞれTFT11〜TF
T1m,TFT21〜TFT2m,・・・,TFTn1〜TFTnmのソースに接続
されると共に、列電極x1,x2,・・・,xmは、それぞれTFT
11〜TFTn1,TFT12〜TFTn2,・・・,TFT1m〜TFTnmのゲート
に接続される。また、TFT11〜TFTnmのドレインは、それ
ぞれ液晶の各画素電極に接続される。

なお、ＮチャネルFET2N1〜2Nn,PチャネルFET2P1〜2Pnの
それぞれのドレインおよびソース間のダイオードは不要
となる。

また、切換スイッチ223のｃ側の固定端子は電源VD＋
（例えば＋15V）に接続される。また、電源Vw＋およびV
w−は、それぞれ例えば＋5Vおよび−5Vとされる。

この場合、表示モードでは、タイミング発生回路204よ
りアンド回路2A1〜2Anにイネーブル信号（第17図C,Pに
図示）が供給される。そして、あるフレームでは、切換
スイッチ223はａ側に接続されてＰチャネルFET2P1〜2Pn
のソースに電源Vw＋が供給され（第17図Ｅに図示）、切
換スイッチ224はｂ側に接続されてＮチャネルFET2N1〜2
Nnのソースは接地され（第17図Ｆに図示）、エクスクル
ーシブノア回路2E1〜2Enに供給される反転／非反転制御
信号（第17図Ｄにｙ反転／非反転として図示）は低レベ
ル“0"とされる。一方、次のフレームでは、切換スイッ
チ223はｂ側に接続されてＰチャネルFET2P1〜2Pnのソー
スは接地され（第17図Ｅに図示）、切換スイッチ224は
ａ側に接続されてＮチャネルFET2N1〜2Nnのソースに
は、電源Vw−が接続され（第17図Ｆに図示）、反転／非
反転制御信号は高レベル“1"とされる。

また、タイミング発生回路204よりシフトレジスタ221に
走査パルスPy用のデータ（第17図Ａにｙデータとして図
示）が供給されると共に、クロック（第17図B,Mにｙク
ロックとして図示）が供給される。この走査パルスPy用
のデータとしては、行電極y1,y2,・・・,ynを１本ずつ
順次走査するため、１クロック分だけ高レベル“1"が続
くようにされる。

したがって、あるフレームでは、ＰチャネルFET2P1〜2P
nのゲートに順次低レベル“0"の信号が供給されてオン
となり、パネル201′の行電極y1,y2,・・・・,ynに、走
査パルスPyとして１電極単位で順次電源Vw＋が供給され
る。次のフレームでは、ＮチャネルFET2N1〜2Nnのゲー
トに順次高レベル“1"の信号が供給されてオンとなり、
パネル201′の行電極y1,y2,・・・・,ynに、走査パルス
Pyとして１電極単位で順次電源Vw−が供給される。

また、行座標の検出モードでは、タイミング発生回路20
4よりアンド回路2A1〜2Anにイネーブル信号（第17図Ｃ
にｙイネーブルとして図示）が供給される。そして、切
換スイッチ223はｃ側に接続されてＰチャネルFET2P1〜2
Pnのソースに電源VD＋が供給され（第17図Ｅに図示）、
切換スイッチ224はｂ側に接続されてＮチャネルFET2N1
〜2Nnのソースは接地され（第17図Ｆに図示）、エクス
クルーシブノア回路2E1〜2Enに供給される反転／非反転
制御信号（第17図Ｄに反転／非反転として図示）は低レ
ベル“0"とされる。

また、タイミング発生回路204よりシフトレジスタ221に
走査パルスPy′用のデータ（第17図Ａにｙデータとして
図示）が供給されると共に、クロック（第17図Ｂにｙク
ロックとして図示）が供給される。この走査パルスPy′
用のデータは、行電極y1,y2,・・・,ynのうち隣り合っ
た複数本、例えば20本の電極を同時に走査するため、20
クロック分だけ高レベル“1"が続くようにされる。

したがって、ＰチャネルFET2P1〜2Pnのうち隣り合った2
0個のゲートに同時に低レベル“0"の信号が供給されて
オンとなり、パネル201′の行電極y1,y2,・・・・,ynの
うち隣り合った20本の電極に同時に走査パルスPy′とし
て電源VD＋が供給され、この状態で順次走査される。

また、列座標の検出モードでは、タイミング発生回路20
4よりアンド回路2A1〜2Anに供給されるイネーブル信号
（第17図Ｃにｙイネーブルとして図示）は低レベル“0"
とされる。そして、切換スイッチ223はｂ側に接続され
てＰチャネルFET2P1〜2Pnのソースは接地され（第17図
Ｅに図示）、切換スイッチ224は、ｂ側に接続されてＮ
チャネルFET2N1〜2Nnのソースは接地され（第17図Ｆに
図示）、反転／非反転制御信号は低レベル“0"とされ
る。したがって、ＮチャネルFET2N1〜2Nnのゲートには
高レベル“1"の信号が供給されてオンとなり、パネル20
1′の行電極y1,y2,・・・・,ynは全て接地される。

また、ドライバ233を構成するＰチャネルFET3P1〜3Pmの
ソースは電源VD＋に接続されると共に、ＮチャネルFET3
N1〜3Nmのソースは電源VD−（例えば−15V）に接続され
る。なお、ＮチャネルFET3N1〜3Nm,PチャネルFET3P1〜3
Pmのそれぞれのドレインおよびソース間にはダイオード
が不要とされる。

この場合、表示モードでは、タイミング発生回路204よ
りナンド回路3A1〜3Amにイネーブル信号（第17図J,Pに
ｘイネーブルとして図示）が供給される。

また、タイミング発生回路204よりシフトレジスタ231に
表示データSD（第17図H,Nにｘデータとして図示）が供
給されると共に、シフトレジスタ231にクロック（第17
図I,Oにｘクロックとして図示）が供給される。

そして、シフトレジスタ231に表示データSDが順次供給
されて１走査線分のｍ個のデータがセットされるごと
に、タイミング発生回路204よりラッチ回路232にロード
信号（第17図K,Mにｘロードとして図示）が供給されて
１走査線分のｍ個のデータはラッチ回路232でラッチさ
れ、そして、シフトレジスタ231にｍ個のデータが順次
供給される次の１走査線期間の間保持される。

したがって、行電極y1,y2,・・・,ynに走査パルスPyと
して電源Vw＋，あるいは電源Vw−が供給される各フレー
ムでは、１走査線ごとにＰチャネルFET3P1〜3Pmのうち
表示画素部に対応したもののゲートに低レベル“0"の信
号が供給されてオンとされると共に、ＮチャネルFET3N1
〜3Nmのうち非表示画素部に対応したもののゲートに高
レベル“1"の信号が供給されてオンとされ、パネル20
1′の列電極x1,x2,・・・,xmのうち表示画素部に対応し
た電極には電圧VD＋が供給されると共に、非表示画素部
に対応した電極には電圧VD−が供給される。

また、行座標の検出モードでは、タイミング発生回路20
4よりナンド回路3A1〜3Amに供給されるイネーブル信号
（第17図Ｊにｘイネーブルとして図示）は低レベル“0"
とされる。したがって、ＮチャネルFET3N1〜3Nmのゲー
トには高レベル“1"の信号が供給されてオンとなり、パ
ネル201′の全ての列電極x1,x2,・・・,xmには電圧VD−
が供給される。

また、列座標の検出モードでは、タイミング発生回路20
4よりナンド回路3A1〜3Amにイネーブル信号（第17図Ｊ
にｘイネーブルとして図示）が供給される。そして、タ
イミング発生回路204よりシフトレジスタ231に走査パル
スPx′用のデータ（第17図Ｈにｘデータとして図示）が
供給されると共に、クロック（第17図Ｉにｘクロックと
して図示）が供給される。この走査パルスPx′用のデー
タは、列電極x1,x2,・・・,xmのうち隣り合った複数
本、例えば20本の電極を同時に走査するため、20クロッ
ク分だけ高レベル“1"が続くようにされる。なお、タイ
ミング発生回路204よりラッチ回路232にはロード信号
（第17図Ｋにｘロードとして図示）が供給され続け、こ
のラッチ回路232はスルーモードとされる。

したがって、ＰチャネルFET3P1〜3Pmのうち隣り合った2
0個のゲートに同時に低レベル“0"の信号が供給されて
オンとなり、パネル201′の列電極x1,x2,・・・,xmのう
ち隣り合った20本の電極に同時に走査パルスPx′として
電圧VD＋が供給され、この状態で順次走査される。

このように、表示モードでは、行電極y1,y2,・・・,yn
に１電極単位で順次走査パルスPyが供給されると共に、
列電極x1,x2,・・・,xmに表示データSDに対応した電圧
が１走査線ごとに同時に供給され、TFT11〜TFTnmが線順
次走査で表示駆動され、表示データSDに対応した画像が
表示される。

そして、行座標検出部210には、シフトレジスタ221に供
給されるクロックと同じクロック（第17図Ｂにｙクロッ
クとして図示）がタイミング発生回路204より供給され
ると共に、リセット信号（第17図Ｇにｙカウンタリセッ
トとして図示）が供給されて行座標の検出モードとなる
前にリセットされる。したがって、行座標の検出モード
となるとクロックのカウント動作が始まると共に、検出
信号vsが基準電圧Vrより大きく、かつ検出信号vsのピー
ク時点でカウント動作が終わり、行座標検出部210から
は、ペン205が接触されるパネル201′の任意位置に対応
したカウント値が行座標出力として得られる。

また、列座標検出部211には、シフトレジスタ231に供給
されるクロックと同じクロック（第17図Ｉにｘクロック
として図示）がタイミング発生回路204より供給される
と共に、リセット信号（第17図Ｌにｘカウンタリセット
として図示）が供給されて列座標の検出モードとなる前
にリセットされる。したがって、列座標の検出モードと
なるとクロックのカウント動作が始まると共に、検出信
号vsが基準電圧Vrより大きく、かつ検出信号vsのピーク
時点でカウント動作が終わり、列座標検出部208から
は、ペン205が接触されるパネル201′の任意位置に対応
したカウント値が列座標出力として得られる。

以上の例は、第12図例に対応したものであるが、第３図
例における薄膜ELマトリックスパネル101の代わりにTFT
液晶マトリックスパネル201′を配した構成のものも同
様にして実現することもできる。

なお、上述ではマトリックスパネルとして、薄膜ELマト
リックスパネル、AC型プラズマディスプレイ、TFT液晶
マトリックスパネルを使用する例につき説明したが、こ
の発明はこれに限定されるものではなく、例えば、単純
マトリックス型液晶表示素子、DC型プラズマディスプレ
イ等その他の種類のマトリックスパネルを使用するもの
にも同様に適用できることは勿論である。

［発明の効果］以上説明したように、この発明によれば、パネルが表示
および座標検出の双方に使用されるので、ディスプレイ
の表示面とタブレットの入力面とが１表示画素の精度で
全面に亘って確実に一致するため、一致させるための手
間を省くことができ、容易に製造することができる。ま
た、パネルが表示モードおよび座標検出モードの双方に
使用され、行電極ドライバ、列電極ドライバが共通に使
用されるので、無駄な回路を設ける必要がなく、安価に
構成することができると共に、スペース的にも有利とで
きる。また、表示モードの期間と座標検出モードの期間
とが時分割的に交互に設けられるので、座標検出モード
の期間には、表示駆動に必要な種々の信号による妨害信
号の影響なく走査パルスを検出できるようになり、座標
検出を良好に行なうことができる。さらに、表示モード
の期間と行座標検出モードの期間とが同一期間に設定さ
れるので、表示モードのくり返し周期が短縮されて、表
示品質が向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はそ
の動作説明のための図、第３図は第１図例の具体構成
図、第４図はその動作説明のための図、第５図はこの発
明の他の実施例を示す構成図、第６図はこの発明のさら
に他の実施例を示す構成図、第７図〜第11図はその動作
説明のための図、第12図は第６図例の具体構成図、第13
図はその動作説明のための図、第14図および第15図はAC
型プラズマディスプレイの説明のための図、第16図はこ
の発明の他の実施例の具体構成図、第17図はその動作説
明のための図、第18図は従来例の構成図である。 101,201……薄膜ELマトリックスパネル 201′……TFT液晶マトリックスパネル 102,202……行電極ドライバ 103,203……列電極ドライバ 104,204……タイミング発生回路 105,205……ペンシル状導体 107,210……行座標検出部 108,211……列座標検出部 207……コンパレータ 209……ピーク時点検出回路

Claims

【特許請求の範囲】

【請求項１】行電極および列電極を有するマトリックス
パネルと、行電極ドライバと、列電極ドライバと、行座
標検出部と、列座標検出部と、検出用導体とを備えてな
り、表示モードでは、上記行電極ドライバより上記パネルの
行電極に走査パルスが１電極単位で順次供給されると共
に、上記パネルの行電極に順次走査パルスが供給される
ごとに列電極ドライバより上記パネルの列電極に表示デ
ータに応じた電圧が同時に供給され、行座標検出モードでは、上記行電極ドライバより上記パ
ネルの行電極に順次走査パルスが供給され、上記検出用
導体を上記パネルの任意位置に接触させることで静電容
量結合により検出される上記走査パルスは上記行座標検
出部に供給されて上記検出用導体接触位置の行座標が検
出され、列座標検出モードでは、上記列電極ドライバより上記パ
ネルの列電極に順次走査パルスが供給され、上記検出用
導体を上記パネルの任意位置に接触させることで静電容
量結合により検出される上記走査パルスは上記列座標検
出部に供給されて上記検出用導体接触位置の列座標が検
出され、上記表示モードの期間と上記行座標検出モードの期間と
が同一期間に設定されることを特徴とするディスプレイ
一体型タブレット。
【請求項２】上記表示モードの期間と上記列座標検出モ
ードの期間とが時分割的に交互に設けられることを特徴
とする請求項１記載のディスプレイ一体型タブレット。