JPH076807B2 - 変位検出器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、消費電力を低く抑えた静電容量型の変位検出
器に関する。更に詳述すれば、スケールとスライダーと
が相対的に摺動していないときは摺動しているときより
も信号処理手段を駆動する基準クロックの周波数を下
げ、またはそれと合わせて信号処理手段に用いられるア
ナログ回路のバイアス電流を小さくすることにより省電
力化を図った静電容量型の変位検出器に関する。

［従来の技術］ 一般に、一つの部材に対する他の部材の長さや角度の相
対的変位量を測定する場合に、一方にスケール、他方に
スライダーを固定してスケールとスライダーの相対変位
量を測定することが多い。そのための装置としては、静
電容量検出器（例えば、特願昭53−153588等）、光学式
変位検出器（例えば、特願昭60−54022等）や磁気式変
位検出器（例えば、特願昭52−62974等）が広く知られ
ており、工作機械、光学機械や精密測定器等の位置決め
装置等として広く用いられている。

これらの変位検出器の多くは、変位検出器を製作するこ
との容易性等のため、基準点として機械的な絶対原点を
有する、いわゆるアブソリュート方式のものではなく、
任意に設定する基準点から相対変位量を計数する、いわ
ゆるインクリメンタル方式を採用している。

また、デジタルキャリパーやインジケータ等の精密測定
器にあっても、やはり多くの場合、アブソリュート方式
ではなくインクリメンタル方式が採用されている。これ
らの測定器はその用途上、携帯性を具備する必要性があ
ることが多いため、電池で駆動されることが多い。従っ
て、その変位検出器を長時間に渡り継続して使用できる
ようにするためには、検出回路の省電力化を図ることは
重要である。

［発明が解決しようとする課題］ 一方、インクリメンタル方式の変位検出器にあっては、
一度設定した計測の基準点はその電源を切ると消えるも
のである。従って、一度設定した基準点を共通の基準点
として計測する必要がある場合においては、例え、その
間に計測を中断する場合であっても、変位検出器の内部
においては相変わらず計測を絶えず行うことによりその
基準点を保存しておく必要があり、電源を切るわけには
ゆかない。そのため、省電力上の工夫が必要とされてい
た。

本発明は係る事情に鑑みて成されたものであり、省電力
化を図った静電容量型の変位検出器を提供することを目
的とする。

［課題を解決するための手段］ この目的を達成するための本発明装置は、規則的に配列
された複数の受信電極が形成される面をするスケール
と、前記受信電極と対向する面上に複数の送信電極が配
列されると共に前記複数の受信電極の配列方向に沿って
スケールと相対的に摺動可能に配設されたスライダー
と、前記各送信電極へ互いに所定量異なった位相の交流
電圧を印加したときに前記送信電極と受信電極の間の静
電容量をとおして検出される信号の位相からスケールと
スライダーの相対的変位量を検出する信号処理手段と、
を有する変位検出器において、新たにスケールとスライ
ダーとが相対的に摺動しているか摺動していないかを検
出する検知手段と、信号処理手段を駆動するクロック信
号の周波数を複数に切り替える周波数切替手段とを設
け、検知手段がスケールとスライダーとが相対的に摺動
していることを検知した場合には摺動していないときよ
りも高い周波数に、逆にスケールとスライダーとが相対
的に摺動していないことを検知した場合には摺動してい
るときよりも低い周波数となるように構成したことを特
徴とする。

また、本発明の他の装置は、規則的に配列された複数の
受信電極が形成される面を有するスケールと、前記受信
電極と対向する面上に複数の送信電極が配列されると共
に前記複数の受信電極の配列方向に沿ってスケールと相
対的に摺動可能に配設されたスライダーと、前記各送信
電極へ互いに所定量異なる位相の交流電圧を印加したと
きに前記送信電極と受信電極の間の静電容量をとおして
検出される信号の位相からスケールとスライダーの相対
的変位量を検出する信号処理手段と、を有する変位検出
器において、新たにスケールとスライダーとが相対的に
摺動しているか摺動していないかを検出する検知手段
と、信号処理手段を駆動するクロック信号の周波数を複
数に切り替える周波数切替手段と、信号処理手段を構成
するアナログ回路のバイアス電流を切り替えるバイアス
切替手段とを設け、検知手段がスケールとスライダーと
が相対的に摺動していることを検知した場合には摺動し
ていないときよりも周波数切替手段の出力周波数を高
く、バイアス切替手段によるバイアス電流を大きくする
ように、逆にスケールとスライダーとが相対的に摺動し
ていないことを検知した場合には摺動しているときより
も周波数切替手段の出力周波数を低く、バイアス切替手
段によるバイアス電流を小さくするように構成したこと
を特徴とする。

［作用］ スケールとスライダーとが相対的に摺動しているか摺動
していないかを常に検出し、スケールとスライダーとが
相対的に摺動をやめた場合には基準クロックの周波数を
低くし、またはそれと合わせて変位量検出のための信号
処理手段手段に用いられるアナログ回路のバイアス電流
を小さくする。また、スケールとスライダーとが相対的
に摺動をやめている状態から摺動をはじめると、摺動を
始めたことを検知して基準クロックの周波数を元の高い
周波数に戻し、またアナログ回路におけるバイアス電流
を元の大きい値に戻す。

［実施例］ インクリメンタル方式を採用した静電容量型の変位検出
器に本発明を適用した一実施例を、添付図面に基づいて
説明する。

第５図は、一般的な静電容量型の変位検出器における電
極構造の略図を示す。スライダー54には等間隔に並べら
れた複数の送信電極60とこの送信電極と平行な位置に帯
状の受信電極62とが配設されている。また、スライダー
54に対向したスケール50には、送信電極60と受信電極62
にまたがって対向配置された結合電極64とアース電極66
とが摺動方向に沿って交互に規則的に配置されている。

各送信電極60には等しい位相量だけ次々にシフトした交
流電圧が印加されている。各送信電極60と結合電極64と
で構成される静電容量には、印加交流電圧の位相に対応
した電荷が誘起される。その結果、結合電極64には、各
位相に対応したふるまいをする電荷から成る合成電荷が
誘起される。そして、それらの合成電荷に基づく信号に
は結合電極64を経て受信電極62へ伝達され受信される。
その受信信号の基準位相に対するシフトした位相量か
ら、スケール50とスライダー54との相対変位量が検出さ
れる。

第１図に示す回路ブロック図は、本発明を適用した変位
検出器に組み込まれる信号処理手段としての回路構成の
一例を示す。第１図の回路は、主に、源発振器10、分周
器12,周波数切り替え14、バイアス電流切り替え16、ア
ナログ回路20、デジタル回路30及びスピード検出回路40
とから構成され、デジタル回路30の出力の一部が送信電
極50に印加され、受信電極62からの信号がアナログ回路
20に印加される。アナログ回路20及びデジタル回路30の
詳細な構成は、夫々第２図及び第３図に示されている。

源発振器10は、一定周波数ｆのクロック（パルス）を発
生し、周波数ｆは分周器12によってf/nに分周される。
周波数切り替え14は、スピード検出回路40からの制御信
号に応じて源発振器10の出力と分周器12の出力を切り替
えて、デジタル回路30に印加する。この周波数切り替え
14を経て印加されるクロックは、第１図に示す回路にお
ける全ての信号処理のタイミング及び必要な信号の生成
の基準として使用される。

デジタル回路30には、受信電極62から検出される検出信
号がアナログ回路20において波形整形された後に入力さ
れる。また、デジタル回路30では送信電極60に印加され
る交流電圧に相当する駆動信号が生成される。それらの
駆動信号は所定量だけ位相をシフトされ、対応する送信
電極60の夫々に印加される。また、デジタル回路30から
はスケール50とスライダー54との相対移動速度を監視す
るための信号がスピード検出回路40に送られる。スピー
ドの検出は、アナログ回路20の出力信号波形の周期（ま
たは位相）を常にモニターすることによって行われる。

デジタル回路30は第３図に示されるように、主に比較発
振器32、位相比較34、カウンタ36及び送信電極駆動信号
作成部38とから構成される。

比較発振器32は、アナログ回路20の出力信号（第２図、
21（ｄ））の位置変化を検出するための基準波形を与え
るものである。その周波数は、スライダー54の静止時に
おける周波数と同一である。スライダー54が移動する
と、その速度に応じて出力信号21（ｄ）の位相が変化す
る。出力信号21（ｄ）は位相比較34において、比較発振
器32の波形の基準位相と位相を比較される。その位相差
は、カウンタ36によって時間信号として計数される。正
負を含めた位相のシフト量は比較発振器32の波形の１周
期毎に行われ、それらの位相比較の総計の計数値がスラ
イダー54の変位量を表すことになる。

送信電極駆動信号作成部38は、送信電極60に印加される
駆動信号を作成する。原理的には前述したように等位相
だけ位相のシフトした交流電圧波形が順次、各送信電極
60に印加されるのであるが、実際に印加される駆動信号
は第４図（ａ）に示されるようなパルス列の信号波形で
あり、この信号波形が所定の位相（例えば45度）だけシ
フトされて各送信電極60に印加される。第４図（ａ）に
示される信号波形は、周波数切り替え14から出力される
基準クロックから生成される信号であって、その基準ク
ロックから生成さた図示していない同期信号に同期して
同期整流すれば第４図（ｂ）の波形信号となるような信
号として生成されている。第４図（ａ）の信号波形は、
送信電極60の電極形状に起因するエッジ効果等を相殺し
て、スライダー54の変位量と、信号波形21（ａ）から解
析される変位量とが精度良く比例するように設計される
べきである。このように、送信電極60に印加される駆動
信号が生の交流電圧波形ではなく第４図（ａ）のような
パルス列とする理由は、源発振器10に基づく基本クロッ
クパルスにより、本実施例における静電容量型変位検出
器における必要な信号の生成及び処理をデジタル的に可
能とさせるためである。

アナログ回路20は、第２図に示されるように、主に、復
調回路22、フィルター24、波形整形26とから構成され
る。

復調回路22では、受信電極62から検出される信号波形21
（ａ）は復調して21（ｂ）のような信号波形にする。復
調回路22における復調は、基準クロックから生成される
図示されていない同期信号に同期させて同期整流するこ
とによって行なわれる。

ここで、信号波形21（ａ）は、第４図（ａ）で示される
パルス列をそれぞれ所定の位相量だけシフトし、それら
のパルス列を各位相に渡る所定のウェイトで加算され生
成された合成信号である。その所定のウェイトとは、そ
の位相に対応する送信電極60が結合電極64とで形成する
静電容量の値に比例する量である。

フィルター24を経て信号波形21（ｂ）は高周波数成分を
除去され信号電圧21（ｃ）とされ、次に波形整形26によ
り信号波形21（ｄ）とされる。そして、信号波形21
（ｄ）は、ディジタル回路30に入力される。

スピート検出回路40は、スケール50とスライダー54との
相対移動速度がゼロ、即ちスライダー54が相対的に静止
しているとみなせるときは、周波数切り替え14の出力を
低い周波数ｆに切り替えると同時に、バイアス電流切り
替え16によりアナログ回路20におけるオペアンプのバイ
アス電流を低い値に切り替える。また、再びスライダー
54が相対的に摺動を始めると、スピード検出回路40はそ
の速度を検知して、周波数切り替え14を周波数を高い値
に、及びバイアス電流切り替え16を高い値のバイアス電
流値側に切り替える。

このように、スライダーがスケール50に対して相対的に
静止しているか否かを検知して基準クロックの周波数及
びアナログ回路のバイアス電流値を切り替えることが本
発明の特徴的な点である。本実施例のデジタル回路30
は、CMOSで構成されており、一般にCMOSは駆動周波数を
低くするとその消費電流が小さくなることはよく知られ
ている。一方、基準クロックの周波数を低くすると送信
電極60に印加される駆動信号の波形の周期も長くなり
（第４図（ａ））、その結果、受信電極62により検出さ
れる信号の周期も同様に長くなる。そして、オペアンプ
の一般的性質として、扱う信号の周波数がより低くなる
と、より低いバイアス電流を流しただけでも忠実な増幅
特性を呈するため、アナログ回路を構成するオペアンプ
のバイアス電流をスライダー54が相対的に静止している
ときには、低くしても支障がない。このように、スライ
ダー54が相対的に静止しているとき基準クロックの周波
数を低い周波数に切り替えることにより、デジタル回路
30及びアナログ回路20における電流の消費を抑えること
で、変位検出器の電源の消費電流を著しく低減すること
ができる。

また、スライダー54が摺動を始めたときは、元の周波数
やバイアス電流に復帰しなければならないが、その摺動
の加速度がある程度以下であることを確認することをし
ておけば、スライダー54の変位量をミスカウントするこ
となく復帰させることができる。

なお、前記実施例では、直線的な変位を検出するための
スライダーやスケールを有するものについて説明した
が、回転変位を検出する型の変位検出器にも本発明が適
用できることは言うまでもない。

［効果］ 以上に説明したとおり、本発明によれば省電力化が図ら
れた静電容量型の変位検出器を提供することができる。
その結果、携帯用として電池を電源とする変位検出器を
長時間に渡って継続的に使用することが可能となる。

また、本発明に係る消費電力の小さな変位検出器にあっ
ては、変位検出器が休止しているときにスーパーキヤパ
シター等の二次電池によって変位検出器の電流をバック
アップすることが一層有効となり、実用上アブソリュー
ト方式の変位検出器とみなすことが可能となる。

【図面の簡単な説明】

第１図は本発明を適用した静電容量型変位検出器の回路
部を示すブロック図、第２図は第１図におけるアナログ
回路20の構成とその各部における信号波形を示す略図、
第３図は第１図におけるデジタル回路30の構成を示すブ
ロック図、第４図（ａ）は第１図における送信電極60へ
の駆動信号の波形を示す略図、第４図（ｂ）は駆動信号
を復調した場合の信号波形を示す略図、及び第５図は一
般的な静電容量型変位検出器に使用される電極構造を示
す略図である。 50…スケール、54…スライダー、60…送信電極、62…受
信電極、64…結合電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】規則的に配列された複数の受信電極が形成
   される面を有するスケールと、前記受信電極と対向する
   面上に複数の送信電極が配列されると共に前記複数の受
   信電極の配列方向に沿ってスケールと相対的に摺動可能
   に配設されたスライダーと、前記各送信電極へ互いに所
   定量異なった位相の交流電圧を印加したときに前記送信
   電極と受信電極の間の静電容量をとおして検出される信
   号の位相からスケールとスライダーの相対的変位量を検
   出する信号処理手段と、を有する変位検出器において、 スケールとスライダーとが相対的に摺動しているか摺動
   していないかを検出する検知手段と、信号処理手段を駆
   動するクロック信号の周波数を前記検知手段の出力に基
   づいて切り替える周波数切替手段とを設け、検知手段が
   スケールとスライダーとが相対的に摺動していることを
   検知した場合には摺動していないときよりも高い周波数
   に、逆にスケールとスライダーとが相対的に摺動してい
   ないことを検知した場合には摺動しているときよりも低
   い周波数となるように構成したことを特徴とする変位検
   出器。
2. 【請求項２】規則的に配列された複数の受信電極が形成
   される面を有するスケールと、前記受信電極と対向する
   面上に複数の送信電極が配列されると共に前記複数の受
   信電極の配列方向に沿ってスケールと相対的に摺動可能
   に配設されたスライダーと、前記各送信電極へ所定量異
   なった位相の交流電圧を印加したときに前記送信電極と
   受信電極の間の静電容量をとおして検出される信号の位
   相からスケールとスライダーの相対的変位量を検出する
   信号処理手段と、を有する変位検出器において、 スケールとスライダーとが相対的に摺動しているか摺動
   していないかを検出する検知手段と、信号処理手段を駆
   動するクロック信号の周波数を前記検知手段の出力に基
   づいて切り替える周波数切替手段と、信号処理手段を構
   成するアナログ回路のバイアス電流を前記検知手段の出
   力に基づいて切り替えるバイアス切替手段とを設け、検
   知手段がスケールとスライダーとが相対的に摺動してい
   ることを検知した場合には摺動していないときよりも周
   波数切替手段の出力周波数を高く、バイアス切替手段に
   よるバイアス電流を大きくするように、逆にスケールと
   スライダーとが相対的に摺動していないことを検知した
   場合には摺動しているときよりも周波数切替手段の出力
   周波数を低く、バイアス切替手段によるバイアス電流を
   小さくするように構成したことを特徴とする変位検出
   器。