JPH0764932A - マルチ計算機システム - Google Patents
マルチ計算機システムInfo
- Publication number
- JPH0764932A JPH0764932A JP5212890A JP21289093A JPH0764932A JP H0764932 A JPH0764932 A JP H0764932A JP 5212890 A JP5212890 A JP 5212890A JP 21289093 A JP21289093 A JP 21289093A JP H0764932 A JPH0764932 A JP H0764932A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- computer system
- information
- computer
- permission information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 本発明に係るマルチ計算機システムは、オペ
レータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／Ｏ機器を
リセットする必要をなし、また、各ＣＰＵ独自で不用意
なリセットをＩ／Ｏ機器に対して行うことなくすことが
できる。 【構成】 本発明に係るマルチ計算機システムは、複数
の計算機ＣＰＵがＩ／Ｏ機器３−１〜３−ｎを共有する
マルチ計算機システムの、前記Ｉ／Ｏ機器３−１〜３−
ｎに、このＩ／Ｏ機器３−１〜３−ｎのリセットを実行
するリセット実行手段５と、前記計算機１、２から与え
られるリセット許可情報を受取る受取手段６−１、６−
２と、この受取手段６−１、６−２が全計算機からリセ
ット許可情報を受取った場合に前記リセット実行手段５
に対し、リセットの実行を指示する指示手段１１とを具
備する。
レータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／Ｏ機器を
リセットする必要をなし、また、各ＣＰＵ独自で不用意
なリセットをＩ／Ｏ機器に対して行うことなくすことが
できる。 【構成】 本発明に係るマルチ計算機システムは、複数
の計算機ＣＰＵがＩ／Ｏ機器３−１〜３−ｎを共有する
マルチ計算機システムの、前記Ｉ／Ｏ機器３−１〜３−
ｎに、このＩ／Ｏ機器３−１〜３−ｎのリセットを実行
するリセット実行手段５と、前記計算機１、２から与え
られるリセット許可情報を受取る受取手段６−１、６−
２と、この受取手段６−１、６−２が全計算機からリセ
ット許可情報を受取った場合に前記リセット実行手段５
に対し、リセットの実行を指示する指示手段１１とを具
備する。
Description
【０００１】
【産業上の利用分野】この発明は、複数の計算機が、１
台或いは２台以上のＩ／Ｏ機器（キーボード等の各種入
力装置、プリンタ、表示装置等の各種出力装置、その他
各種記憶装置等）を共有するマルチ計算機システムに関
するものである。
台或いは２台以上のＩ／Ｏ機器（キーボード等の各種入
力装置、プリンタ、表示装置等の各種出力装置、その他
各種記憶装置等）を共有するマルチ計算機システムに関
するものである。
【０００２】
【従来の技術】マルチ計算機システムは、例えば、図８
に示されるように、ＣＰＵ（計算機）１とＣＰＵ（計算
機）２とが、ｎ台のＩ／Ｏ機器２０−１〜２０−ｎを共
有しており、図示せぬシステムバスを介して、Ｉ／Ｏ機
器２０−１〜２０−ｎからデータを受取り、または、Ｉ
／Ｏ機器２０−１〜２０−ｎをアクセスすることができ
る。各Ｉ／Ｏ機器２０−１〜２０−ｎには、夫々、電源
異常や温度異常を検出するための異常検出部２２−１〜
２２−ｎが備えられており、異常検知信号は夫々対応の
監視モジュール２１−１〜２１−ｎへ送出される。
に示されるように、ＣＰＵ（計算機）１とＣＰＵ（計算
機）２とが、ｎ台のＩ／Ｏ機器２０−１〜２０−ｎを共
有しており、図示せぬシステムバスを介して、Ｉ／Ｏ機
器２０−１〜２０−ｎからデータを受取り、または、Ｉ
／Ｏ機器２０−１〜２０−ｎをアクセスすることができ
る。各Ｉ／Ｏ機器２０−１〜２０−ｎには、夫々、電源
異常や温度異常を検出するための異常検出部２２−１〜
２２−ｎが備えられており、異常検知信号は夫々対応の
監視モジュール２１−１〜２１−ｎへ送出される。
【０００３】ＣＰＵ（計算機）１とＣＰＵ（計算機）２
と、ｎ台のＩ／Ｏ機器２０−１〜２０−ｎとの間は、図
示せぬシステムバス以外に、各ＣＰＵ１、２がＩ／Ｏ機
器２０−１〜２０−ｎの状態を監視するために、シリア
ルバス１３−１、１３−２により接続されており、各Ｃ
ＰＵ１、２はポーリングによりＩ／Ｏ機器２０−１〜２
０−ｎの監視モジュール２１−１〜２１−ｎから、状態
情報を収集し、Ｉ／Ｏ機器２０−１〜２０−ｎが異常状
態にないか否か等を監視している。
と、ｎ台のＩ／Ｏ機器２０−１〜２０−ｎとの間は、図
示せぬシステムバス以外に、各ＣＰＵ１、２がＩ／Ｏ機
器２０−１〜２０−ｎの状態を監視するために、シリア
ルバス１３−１、１３−２により接続されており、各Ｃ
ＰＵ１、２はポーリングによりＩ／Ｏ機器２０−１〜２
０−ｎの監視モジュール２１−１〜２１−ｎから、状態
情報を収集し、Ｉ／Ｏ機器２０−１〜２０−ｎが異常状
態にないか否か等を監視している。
【０００４】
【発明が解決しようとする課題】上記のマルチ計算機シ
ステムにおいて、各ＣＰＵ１、２では、Ｉ／Ｏ機器２０
−１〜２０−ｎが異常状態であることを検出したときに
は、ＣＰＵ毎にアラーム表示を行い、オペレータの介入
を待つようになっていた。ところが、各ＣＰＵ１、２
と、Ｉ／Ｏ機器２０−１〜２０−ｎとの間は、距離的に
離れているのが通例であり、オペレータはわざわざＩ／
Ｏ機器２０−１〜２０−ｎの設置場所へ赴いて、異常に
係るＩ／Ｏ機器をリセットする必要があり煩わしいとい
う問題点があった。更に、この従来におけるリセット
は、各ＣＰＵのオペレータが単独で行うことがあり、係
る場合において、他方のＣＰＵが当該異常状態に係るＩ
／Ｏ機器をアクセス中であると、この他方のＣＰＵでは
必要なデータ（異常状態であっても、温度異常等のよう
な異常では状況によっては、データが破壊されていない
場合もある。）を得られない等の不具合が生じるという
問題点が生じる虞があった。
ステムにおいて、各ＣＰＵ１、２では、Ｉ／Ｏ機器２０
−１〜２０−ｎが異常状態であることを検出したときに
は、ＣＰＵ毎にアラーム表示を行い、オペレータの介入
を待つようになっていた。ところが、各ＣＰＵ１、２
と、Ｉ／Ｏ機器２０−１〜２０−ｎとの間は、距離的に
離れているのが通例であり、オペレータはわざわざＩ／
Ｏ機器２０−１〜２０−ｎの設置場所へ赴いて、異常に
係るＩ／Ｏ機器をリセットする必要があり煩わしいとい
う問題点があった。更に、この従来におけるリセット
は、各ＣＰＵのオペレータが単独で行うことがあり、係
る場合において、他方のＣＰＵが当該異常状態に係るＩ
／Ｏ機器をアクセス中であると、この他方のＣＰＵでは
必要なデータ（異常状態であっても、温度異常等のよう
な異常では状況によっては、データが破壊されていない
場合もある。）を得られない等の不具合が生じるという
問題点が生じる虞があった。
【０００５】本発明は上記の従来のマルチ計算機システ
ムの問題点を解決せんとしてなされたもので、その目的
は、オペレータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／
Ｏ機器をリセットする必要をなくすると共に、各ＣＰＵ
独自に不用意なリセットをＩ／Ｏ機器に対して行うこと
をなくすことのできるマルチ計算機システムを提供する
ことである。また、本発明の他の目的は、いずれかの計
算機からＩ／Ｏ機器をリセットしようという要求が送出
された場合に、これを他の計算機へ知らせると共にリセ
ット許可を求めるように機能し、Ｉ／Ｏ機器に対する適
切なリセットを実行することの可能なマルチ計算機シス
テムを提供することである。
ムの問題点を解決せんとしてなされたもので、その目的
は、オペレータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／
Ｏ機器をリセットする必要をなくすると共に、各ＣＰＵ
独自に不用意なリセットをＩ／Ｏ機器に対して行うこと
をなくすことのできるマルチ計算機システムを提供する
ことである。また、本発明の他の目的は、いずれかの計
算機からＩ／Ｏ機器をリセットしようという要求が送出
された場合に、これを他の計算機へ知らせると共にリセ
ット許可を求めるように機能し、Ｉ／Ｏ機器に対する適
切なリセットを実行することの可能なマルチ計算機シス
テムを提供することである。
【０００６】
【課題を解決するための手段】そこで第１の発明では、
複数の計算機がＩ／Ｏ機器を共有するマルチ計算機シス
テムの、前記Ｉ／Ｏ機器に、このＩ／Ｏ機器のリセット
を実行するリセット実行手段と、前記計算機から与えら
れるリセット許可情報を受取る受取手段と、この受取手
段が全計算機からリセット許可情報を受取った場合に前
記リセット実行手段に対し、リセットの実行を指示する
指示手段とを具備させて、マルチ計算機システムを構成
した。
複数の計算機がＩ／Ｏ機器を共有するマルチ計算機シス
テムの、前記Ｉ／Ｏ機器に、このＩ／Ｏ機器のリセット
を実行するリセット実行手段と、前記計算機から与えら
れるリセット許可情報を受取る受取手段と、この受取手
段が全計算機からリセット許可情報を受取った場合に前
記リセット実行手段に対し、リセットの実行を指示する
指示手段とを具備させて、マルチ計算機システムを構成
した。
【０００７】更に第２の発明では、複数の計算機がＩ／
Ｏ機器を共有するマルチ計算機システムの、前記Ｉ／Ｏ
機器には、このＩ／Ｏ機器のリセットを実行するリセッ
ト実行手段と、前記計算機から与えられるリセット許可
情報を受取る受取手段と、この受取手段が前記複数の計
算機のうちの１の計算機からリセット許可情報を受取る
と、他の計算機に対しリセット許可情報の送出要求する
情報を送出する送出手段と、前記受取手段が全計算機か
らリセット許可情報を受取った場合に前記リセット実行
手段に対し、リセットの実行を指示する指示手段とを具
備させて、マルチ計算機システムを構成した。
Ｏ機器を共有するマルチ計算機システムの、前記Ｉ／Ｏ
機器には、このＩ／Ｏ機器のリセットを実行するリセッ
ト実行手段と、前記計算機から与えられるリセット許可
情報を受取る受取手段と、この受取手段が前記複数の計
算機のうちの１の計算機からリセット許可情報を受取る
と、他の計算機に対しリセット許可情報の送出要求する
情報を送出する送出手段と、前記受取手段が全計算機か
らリセット許可情報を受取った場合に前記リセット実行
手段に対し、リセットの実行を指示する指示手段とを具
備させて、マルチ計算機システムを構成した。
【０００８】
【作用】上記構成に係る第１の発明によれば、各計算機
からリセット許可情報を送出するようにし、かつ、全計
算機からのリセット許可情報を受取った場合にリセット
の実行を行うように構成したので、オペレータがＩ／Ｏ
機器の設置場所へ赴いて、Ｉ／Ｏ機器をリセットする必
要をなくし、また、各ＣＰＵ独自で不用意なリセットを
Ｉ／Ｏ機器に対して行うことをなくすことができる。
からリセット許可情報を送出するようにし、かつ、全計
算機からのリセット許可情報を受取った場合にリセット
の実行を行うように構成したので、オペレータがＩ／Ｏ
機器の設置場所へ赴いて、Ｉ／Ｏ機器をリセットする必
要をなくし、また、各ＣＰＵ独自で不用意なリセットを
Ｉ／Ｏ機器に対して行うことをなくすことができる。
【０００９】上記構成に係る第２の発明によれば、複数
の計算機のうちの１の計算機からリセット許可情報を受
取ると、他の計算機に対しリセット許可情報の送出要求
するように構成したので、迅速、的確にＩ／Ｏ機器に対
する適切なリセットを実行するシステムとなることが期
待できる。
の計算機のうちの１の計算機からリセット許可情報を受
取ると、他の計算機に対しリセット許可情報の送出要求
するように構成したので、迅速、的確にＩ／Ｏ機器に対
する適切なリセットを実行するシステムとなることが期
待できる。
【００１０】
【実施例】以下、添付図面を参照して、本発明の実施例
に係るマルチ計算機システムを説明する。各図におい
て、同一の構成要素には同一の符号を付し、重複する説
明を省略する。図１には、本発明の実施例に係るマルチ
計算機システムの構成図が示されている。ＣＰＵ（計算
機）１とＣＰＵ（計算機）２とが、ｎ台のＩ／Ｏ機器３
−１〜３−ｎを共有しており、図示せぬシステムバスを
介して、Ｉ／Ｏ機器３−１〜３−ｎからデータを受取
り、または、Ｉ／Ｏ機器３−１〜３−ｎをアクセスする
ことができる。各Ｉ／Ｏ機器３−１〜３−ｎには、夫
々、電源異常や温度異常を検出するための異常検出部１
０−１〜１０−ｎが備えられており、異常検知信号は夫
々対応の監視モジュール４−１〜４−ｎへ送出される。
に係るマルチ計算機システムを説明する。各図におい
て、同一の構成要素には同一の符号を付し、重複する説
明を省略する。図１には、本発明の実施例に係るマルチ
計算機システムの構成図が示されている。ＣＰＵ（計算
機）１とＣＰＵ（計算機）２とが、ｎ台のＩ／Ｏ機器３
−１〜３−ｎを共有しており、図示せぬシステムバスを
介して、Ｉ／Ｏ機器３−１〜３−ｎからデータを受取
り、または、Ｉ／Ｏ機器３−１〜３−ｎをアクセスする
ことができる。各Ｉ／Ｏ機器３−１〜３−ｎには、夫
々、電源異常や温度異常を検出するための異常検出部１
０−１〜１０−ｎが備えられており、異常検知信号は夫
々対応の監視モジュール４−１〜４−ｎへ送出される。
【００１１】ＣＰＵ（計算機）１とＣＰＵ（計算機）２
と、ｎ台のＩ／Ｏ機器３−１〜３−ｎとの間は、図示せ
ぬシステムバス以外に、各ＣＰＵ１、２がＩ／Ｏ機器３
−１〜３−ｎの状態を監視するために、シリアルバス１
３−１、１３−２により接続されており、各ＣＰＵ１、
２はポーリングによりＩ／Ｏ機器３−１〜３−ｎの監視
モジュール４−１〜４−ｎから、状態情報を収集し、Ｉ
／Ｏ機器３−１〜３−ｎが異常状態にないか否か等を監
視している。
と、ｎ台のＩ／Ｏ機器３−１〜３−ｎとの間は、図示せ
ぬシステムバス以外に、各ＣＰＵ１、２がＩ／Ｏ機器３
−１〜３−ｎの状態を監視するために、シリアルバス１
３−１、１３−２により接続されており、各ＣＰＵ１、
２はポーリングによりＩ／Ｏ機器３−１〜３−ｎの監視
モジュール４−１〜４−ｎから、状態情報を収集し、Ｉ
／Ｏ機器３−１〜３−ｎが異常状態にないか否か等を監
視している。
【００１２】監視モジュール４−１〜４−ｎの構成は同
一であるので、代表として、監視モジュール４−１につ
いて説明する。監視モジュール４−１には、異常検出部
１０−１からの異常検知信号を受けると共に、所要時に
情報送出部８を制御して所要の情報をシリアルバス１３
−１、１３−２へ送出させる制御部５が備えられてい
る。また、制御部５はシリアルバス１３−１、１３−２
から、シリアルデータを受けて情報送出部８を制御して
所要の情報を送出する。制御部５は、アンドゲート１１
からリセット指示信号を受けて、異常検出部１０−１の
図示せぬ電源部へ制御信号を送出して電源制御を行うこ
とによりリセットを実行する。更に、監視モジュール４
−１には、シリアルバス１３−１、１３−２を介してＣ
ＰＵ１、２から送出されてくるリセット許可情報をデコ
ードして対応のクリア許可フラグ７−１、７−２をセッ
トするデコ−ダ６−１、６−２が備えられている。クリ
ア許可フラグ７−１、７−２の出力信号は、アンドゲー
ト１１及び排他的論理和回路１２の入力端子へ与えられ
ている。排他的論理和回路１２の出力信号は情報送出部
８内の出力バッファ９へ与えられる。出力バッファ９
は、例えば、６４ビットの容量を有し、図３に示される
ような数ビットの制御コード（情報の内容を示すも
の）、ＩＤ（識別子）、１ビットのリセット要求情報、
残りのビットからなる状態情報（異常等の情報）で構成
される６４ビットのデータをセットできる。この内、１
ビットのリセット要求情報が排他的論理和回路１２の出
力信号により制御される。制御コードや状態情報は制御
部５によりセットされる。
一であるので、代表として、監視モジュール４−１につ
いて説明する。監視モジュール４−１には、異常検出部
１０−１からの異常検知信号を受けると共に、所要時に
情報送出部８を制御して所要の情報をシリアルバス１３
−１、１３−２へ送出させる制御部５が備えられてい
る。また、制御部５はシリアルバス１３−１、１３−２
から、シリアルデータを受けて情報送出部８を制御して
所要の情報を送出する。制御部５は、アンドゲート１１
からリセット指示信号を受けて、異常検出部１０−１の
図示せぬ電源部へ制御信号を送出して電源制御を行うこ
とによりリセットを実行する。更に、監視モジュール４
−１には、シリアルバス１３−１、１３−２を介してＣ
ＰＵ１、２から送出されてくるリセット許可情報をデコ
ードして対応のクリア許可フラグ７−１、７−２をセッ
トするデコ−ダ６−１、６−２が備えられている。クリ
ア許可フラグ７−１、７−２の出力信号は、アンドゲー
ト１１及び排他的論理和回路１２の入力端子へ与えられ
ている。排他的論理和回路１２の出力信号は情報送出部
８内の出力バッファ９へ与えられる。出力バッファ９
は、例えば、６４ビットの容量を有し、図３に示される
ような数ビットの制御コード（情報の内容を示すも
の）、ＩＤ（識別子）、１ビットのリセット要求情報、
残りのビットからなる状態情報（異常等の情報）で構成
される６４ビットのデータをセットできる。この内、１
ビットのリセット要求情報が排他的論理和回路１２の出
力信号により制御される。制御コードや状態情報は制御
部５によりセットされる。
【００１３】このシステムでは、例えば、２つのポーリ
ングモードにより、Ｉ／Ｏ機器の状態情報を収集可能で
ある。第１のモードは、ＣＰＵ側から所定時間毎にポー
リングがなされ、これに応じて、出力バッファ９へセッ
トされた状態情報を送出するものである。第２のモード
は、図２に示されるように、Ｉ／Ｏ機器からの割り込み
に応答して、いずれのＩ／Ｏ機器から割り込みがあった
のかを検出すべくなされるものである。この例では、全
てのＩ／Ｏ機器へ送信要求Ｓ１、Ｓ２、・・・を送出
し、全てのＩ／Ｏ機器から応答Ｒ１、Ｒ２、・・・を返
すようにしているが、他の実施例では、割り込みを発生
したＩ／Ｏ機器のみが応答を返す。送信要求Ｓ１、Ｓ
２、・・・のデータフォーマット（その他、ＣＰＵ側か
ら送出されるリセット許可情報等のデータフォーマット
も）は基本的には、図３と同一であるが、宛先のＩ／Ｏ
機器の識別子が含まれ、状態情報部に代えてコマンドの
内容がセットされる。
ングモードにより、Ｉ／Ｏ機器の状態情報を収集可能で
ある。第１のモードは、ＣＰＵ側から所定時間毎にポー
リングがなされ、これに応じて、出力バッファ９へセッ
トされた状態情報を送出するものである。第２のモード
は、図２に示されるように、Ｉ／Ｏ機器からの割り込み
に応答して、いずれのＩ／Ｏ機器から割り込みがあった
のかを検出すべくなされるものである。この例では、全
てのＩ／Ｏ機器へ送信要求Ｓ１、Ｓ２、・・・を送出
し、全てのＩ／Ｏ機器から応答Ｒ１、Ｒ２、・・・を返
すようにしているが、他の実施例では、割り込みを発生
したＩ／Ｏ機器のみが応答を返す。送信要求Ｓ１、Ｓ
２、・・・のデータフォーマット（その他、ＣＰＵ側か
ら送出されるリセット許可情報等のデータフォーマット
も）は基本的には、図３と同一であるが、宛先のＩ／Ｏ
機器の識別子が含まれ、状態情報部に代えてコマンドの
内容がセットされる。
【００１４】上記の内、ＣＰＵ側から所定時間毎になさ
れるポーリングにより、異常状態にあるＩ／Ｏ機器を検
出できる。この異常状態の検出時、或いは、システムの
立ち上げ時等の必要なときには、ＣＰＵ側からリセット
許可情報がシリアルバスを介して送られてくる。図４に
は、まず、ＣＰＵ１からＩ／Ｏ機器３−１向けのリセッ
ト許可情報（図では、クリア許可フラグセット″１″コ
マンド）がシリアルバス１３−１を介して送られてくる
場合のタイムチャートが示されている。このリセット情
報の到来により、デコ−ダ６−１の出力は『１』とな
り、フラグ７−１がセットされ、排他的論理和回路１２
の出力信号により出力バッファ９のリセット要求情報が
セットされる。このときは、アンドゲートの出力は
『０』であり、リセットは実行されない。
れるポーリングにより、異常状態にあるＩ／Ｏ機器を検
出できる。この異常状態の検出時、或いは、システムの
立ち上げ時等の必要なときには、ＣＰＵ側からリセット
許可情報がシリアルバスを介して送られてくる。図４に
は、まず、ＣＰＵ１からＩ／Ｏ機器３−１向けのリセッ
ト許可情報（図では、クリア許可フラグセット″１″コ
マンド）がシリアルバス１３−１を介して送られてくる
場合のタイムチャートが示されている。このリセット情
報の到来により、デコ−ダ６−１の出力は『１』とな
り、フラグ７−１がセットされ、排他的論理和回路１２
の出力信号により出力バッファ９のリセット要求情報が
セットされる。このときは、アンドゲートの出力は
『０』であり、リセットは実行されない。
【００１５】ＣＰＵ１からのリセット許可情報は、制御
部５も受けており、他のＣＰＵ２についてリセット要求
信号の送出に入る。つまり、出力バッファ９の各ビット
には、割り込みを発生させる情報に相当する所要のデー
タがセットされる。制御部５は、まず、割り込みを発生
させる情報をシリアルバス１３−２へ送出する。以上の
状態遷移が図５に示されている。
部５も受けており、他のＣＰＵ２についてリセット要求
信号の送出に入る。つまり、出力バッファ９の各ビット
には、割り込みを発生させる情報に相当する所要のデー
タがセットされる。制御部５は、まず、割り込みを発生
させる情報をシリアルバス１３−２へ送出する。以上の
状態遷移が図５に示されている。
【００１６】すると、ＣＰＵ２は、図２に示したよう
に、ポーリングにより割り込みを発生したＩ／Ｏ機器を
検索し、制御部５は、出力バッファ９に他のＣＰＵ２へ
のリセット要求信号に対応のデータを揃えると共に、自
機の状態情報もセットして、これをシリアルバス１３−
２へ送出する。ＣＰＵ２ではこれを受取り、リセット要
求信号である旨、Ｉ／Ｏ機器３−１の状態情報を解析
し、更に、自機がＩ／Ｏ機器３−１をアクセス中である
か等を調べて、Ｉ／Ｏ機器３−１のリセットが許容でき
ると判断すると、リセット許可信号をシリアルバス１３
−２へ送出する。これを受けたデコ−ダ６−２はその出
力を『１』とし、フラグ７−２がセットされる。この結
果、アンドゲート１１の出力は『１』へ遷移し、制御部
５にリセット指示が出され、リセットが実行される。な
お、排他的論理和回路１２はその出力信号を『０』に遷
移させ、出力バッファ９のリセット要求情報がリセット
される。このときは、リセットを実行した制御部５は、
他のＣＰＵについてリセット要求信号の送出に入ること
はない。以上の状態遷移が図６に示されている。
に、ポーリングにより割り込みを発生したＩ／Ｏ機器を
検索し、制御部５は、出力バッファ９に他のＣＰＵ２へ
のリセット要求信号に対応のデータを揃えると共に、自
機の状態情報もセットして、これをシリアルバス１３−
２へ送出する。ＣＰＵ２ではこれを受取り、リセット要
求信号である旨、Ｉ／Ｏ機器３−１の状態情報を解析
し、更に、自機がＩ／Ｏ機器３−１をアクセス中である
か等を調べて、Ｉ／Ｏ機器３−１のリセットが許容でき
ると判断すると、リセット許可信号をシリアルバス１３
−２へ送出する。これを受けたデコ−ダ６−２はその出
力を『１』とし、フラグ７−２がセットされる。この結
果、アンドゲート１１の出力は『１』へ遷移し、制御部
５にリセット指示が出され、リセットが実行される。な
お、排他的論理和回路１２はその出力信号を『０』に遷
移させ、出力バッファ９のリセット要求情報がリセット
される。このときは、リセットを実行した制御部５は、
他のＣＰＵについてリセット要求信号の送出に入ること
はない。以上の状態遷移が図６に示されている。
【００１７】上記の実施例により、全てのＣＰＵによる
合意の上でＩ／Ｏ機器のリセットが実行され、かつ、リ
セット許可を出力していないＣＰＵへのリセット要求が
出されて、迅速で適切なＩ／Ｏ機器リセットが実行され
る。
合意の上でＩ／Ｏ機器のリセットが実行され、かつ、リ
セット許可を出力していないＣＰＵへのリセット要求が
出されて、迅速で適切なＩ／Ｏ機器リセットが実行され
る。
【００１８】図７には、本発明の他の実施例に係るマル
チ計算機システムが示されている。この実施例は、図１
の実施例と比して、排他的論理和回路１２が設けられず
に、フラグ７−１、７−２の出力が出力バッファ９Ａに
セットされる構成となっている。つまり、フラグ７−
１、７−２は、ＣＰＵ１、２に対応するから、いずれの
ＣＰＵによりリセット許可がされているかを、情報とし
て送出できる構成を持つ。この場合、リセット要求を複
数回送出するように制御部５を構成した実施例とする
と、３以上のＣＰＵが備えられているシステムでは、い
くつのＣＰＵが、また、いずれのＣＰＵがリセット許可
を行っているか明瞭となり、当該ＣＰＵからリセット許
可を送出する場合の参照情報として用いることが可能で
ある。
チ計算機システムが示されている。この実施例は、図１
の実施例と比して、排他的論理和回路１２が設けられず
に、フラグ７−１、７−２の出力が出力バッファ９Ａに
セットされる構成となっている。つまり、フラグ７−
１、７−２は、ＣＰＵ１、２に対応するから、いずれの
ＣＰＵによりリセット許可がされているかを、情報とし
て送出できる構成を持つ。この場合、リセット要求を複
数回送出するように制御部５を構成した実施例とする
と、３以上のＣＰＵが備えられているシステムでは、い
くつのＣＰＵが、また、いずれのＣＰＵがリセット許可
を行っているか明瞭となり、当該ＣＰＵからリセット許
可を送出する場合の参照情報として用いることが可能で
ある。
【００１９】
【発明の効果】以上説明したように第１の発明によれ
ば、各計算機からリセット許可情報を送出するように
し、かつ、全計算機からのリセット許可情報を受取った
場合にリセットの実行を行うように構成したので、オペ
レータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／Ｏ機器を
リセットする必要がなく便利である。また、各ＣＰＵ独
自で不用意なリセットをＩ／Ｏ機器に対して行うことな
くすことができ、システム全体が適切に動作できる。
ば、各計算機からリセット許可情報を送出するように
し、かつ、全計算機からのリセット許可情報を受取った
場合にリセットの実行を行うように構成したので、オペ
レータがＩ／Ｏ機器の設置場所へ赴いて、Ｉ／Ｏ機器を
リセットする必要がなく便利である。また、各ＣＰＵ独
自で不用意なリセットをＩ／Ｏ機器に対して行うことな
くすことができ、システム全体が適切に動作できる。
【００２０】また、第２の発明によれば、複数の計算機
のうちの１の計算機からリセット許可情報を受取ると、
他の計算機に対しリセット許可情報の送出要求を送出す
るように構成したので、共有メモリ等に書き込む必要が
なく、しかも要求を受けた計算機はこれに対応すること
が期待され、迅速、的確なＩ／Ｏ機器に対するリセット
動作がなされるシステムを構築できる効果を有する。
のうちの１の計算機からリセット許可情報を受取ると、
他の計算機に対しリセット許可情報の送出要求を送出す
るように構成したので、共有メモリ等に書き込む必要が
なく、しかも要求を受けた計算機はこれに対応すること
が期待され、迅速、的確なＩ／Ｏ機器に対するリセット
動作がなされるシステムを構築できる効果を有する。
【図１】本発明の実施例に係るマルチ計算機システムの
構成図。
構成図。
【図２】本発明の実施例に係るマルチ計算機システムで
実行されるポーリング動作のタイムチャート。
実行されるポーリング動作のタイムチャート。
【図３】Ｉ／Ｏ機器から送出される情報のデータフォー
マットを示す図。
マットを示す図。
【図４】本発明の実施例に係るマルチ計算機システムの
Ｉ／Ｏ機器の動作を示すタイムチャート。
Ｉ／Ｏ機器の動作を示すタイムチャート。
【図５】本発明の実施例に係るマルチ計算機システムの
Ｉ／Ｏ機器の動作状態の遷移図。
Ｉ／Ｏ機器の動作状態の遷移図。
【図６】本発明の実施例に係るマルチ計算機システムの
Ｉ／Ｏ機器の動作状態の遷移図。
Ｉ／Ｏ機器の動作状態の遷移図。
【図７】本発明の他の実施例に係るマルチ計算機システ
ムの構成図。
ムの構成図。
【図８】従来例のブロック図。
１、２ ＣＰＵ ３−１〜３−ｎ
Ｉ／Ｏ機器 ４−１〜４−ｎ 監視モジュール ５ 制御部 ６−１、６−２ デコ−ダ ７−１、７−２
フラグ ８ 情報送出部 ９、９Ａ 出力
バッファ １０−１〜１０−ｎ異常検出部 １１ アンドゲ
ート １２ 排他的論理和回路 １３−１、１３
−２ シリアルバス
Ｉ／Ｏ機器 ４−１〜４−ｎ 監視モジュール ５ 制御部 ６−１、６−２ デコ−ダ ７−１、７−２
フラグ ８ 情報送出部 ９、９Ａ 出力
バッファ １０−１〜１０−ｎ異常検出部 １１ アンドゲ
ート １２ 排他的論理和回路 １３−１、１３
−２ シリアルバス
Claims (3)
- 【請求項１】 複数の計算機がＩ／Ｏ機器を共有するマ
ルチ計算機システムにおいて、 前記Ｉ／Ｏ機器には、 このＩ／Ｏ機器のリセットを実行するリセット実行手段
と、 前記計算機から与えられるリセット許可情報を受取る受
取手段と、 この受取手段が全計算機からリセット許可情報を受取っ
た場合に前記リセット実行手段に対し、リセットの実行
を指示する指示手段とを具備することを特徴とするマル
チ計算機システム。 - 【請求項２】 複数の計算機がＩ／Ｏ機器を共有するマ
ルチ計算機システムにおいて、 前記Ｉ／Ｏ機器には、 このＩ／Ｏ機器のリセットを実行するリセット実行手段
と、 前記計算機から与えられるリセット許可情報を受取る受
取手段と、 この受取手段が前記複数の計算機のうちの１の計算機か
らリセット許可情報を受取ると、他の計算機に対しリセ
ット許可情報の送出要求する情報を送出する送出手段
と、 前記受取手段が全計算機からリセット許可情報を受取っ
た場合に前記リセット実行手段に対し、リセットの実行
を指示する指示手段とを具備することを特徴とするマル
チ計算機システム。 - 【請求項３】 送出手段は、他の計算機に対し送出する
リセット許可情報の送出要求する情報に、いずれの計算
機がリセット許可情報を与えたかを示す情報及び当該Ｉ
／Ｏ機器の状態情報を含めて送出することを特徴とする
請求項２記載のマルチ計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212890A JPH0764932A (ja) | 1993-08-27 | 1993-08-27 | マルチ計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212890A JPH0764932A (ja) | 1993-08-27 | 1993-08-27 | マルチ計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764932A true JPH0764932A (ja) | 1995-03-10 |
Family
ID=16629964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212890A Withdrawn JPH0764932A (ja) | 1993-08-27 | 1993-08-27 | マルチ計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539472B1 (en) | 1999-02-08 | 2003-03-25 | Mitsubishi Denki Kabushiki Kaisha | Reboot control unit and reboot control method |
-
1993
- 1993-08-27 JP JP5212890A patent/JPH0764932A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539472B1 (en) | 1999-02-08 | 2003-03-25 | Mitsubishi Denki Kabushiki Kaisha | Reboot control unit and reboot control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4558519B2 (ja) | 情報処理装置およびシステムバス制御方法 | |
| US7577767B1 (en) | Data storage system having plural storage processors in a single chassis | |
| KR20070116102A (ko) | Ｄｍａ 컨트롤러, 노드, 데이터 전송 제어 방법 및 프로그램을 기록한 컴퓨터 판독가능한 기록 매체 | |
| JP2006072962A (ja) | 複数のターゲットコンピュータを制御する制御システム | |
| JP2002342299A (ja) | クラスタシステム、コンピュータ及びプログラム | |
| JP2013073289A (ja) | 多重化システム、データ通信カード、状態異常検出方法、及びプログラム | |
| US5386544A (en) | Data processing system with a standby process mechanism for saving and restoring operations | |
| US20120159241A1 (en) | Information processing system | |
| JP5332257B2 (ja) | サーバシステム、サーバ管理方法、およびそのプログラム | |
| JPH0764932A (ja) | マルチ計算機システム | |
| EP2019359B1 (en) | Information processing apparatus including transfer device for transferring requests | |
| JP4779948B2 (ja) | サーバシステム | |
| JP2937857B2 (ja) | 共通記憶装置のロックフラグ解除方式および方法 | |
| JPS60194647A (ja) | デ−タ伝送システム | |
| JP2002055891A (ja) | コンピュータ管理装置 | |
| KR20130009452A (ko) | 설비 관제 시스템 및 이의 운전 방법 | |
| JP5609272B2 (ja) | サーバ装置、サーバシステム及びサーバ装置の制御方法 | |
| JPH11110333A (ja) | 中央監視システム | |
| JP3324355B2 (ja) | 動作異常監視システム | |
| JP2706027B2 (ja) | プログラマブルコントローラ | |
| JP2606615B2 (ja) | コンピュータリセット制御回路およびコンピュータリセット制御方法 | |
| JPH08314843A (ja) | 計算機システム | |
| JPH10289121A (ja) | ２重化コンピュータシステム | |
| JPH06103220A (ja) | データ処理システム | |
| JP3008646B2 (ja) | 障害情報処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |