JPH0762831B2

JPH0762831B2 - ソフトウエア論理装置

Info

Publication number: JPH0762831B2
Application number: JP62157693A
Authority: JP
Inventors: 知鈴木; 幸夫長岡; 滋出海
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-26
Filing date: 1987-06-26
Publication date: 1995-07-05
Anticipated expiration: 2010-07-05
Also published as: JPS643747A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ソフトウエア論理装置に係り、特に論理演算
をソフトウエアで実行する論理装置であつて、ソフトウ
エアが仕様通りに作成され、論理装置全体が正しく動作
することを確認するのに好適なテスタビリテイーを付加
したソフトウエア論理装置に関する。

〔従来の技術〕

従来、リレーやIC素子で構成していた各種プラント等の
制御ロジツクを、マイクロプロセツサを導入してソフト
ウエア化した論理装置においては前記ソフトウエアが仕
様通りに正しく作成され、論理装置が正しく動作するこ
とを調べることが、制御ロジツクの信頼性検証の観点か
ら重要である。

ソフトウエアのテストとしては、従来は、プログラムの
フローを机上で追跡したり、特公昭62-15894号公報に示
されるように、プログラムのテトスランによつて得られ
たトレースデータを解析する方法がある。また、G.J.My
ers著（長尾，松尾訳）の「ソフトウエアテトスの技
法，近代科学社（昭和53年）」の第９頁から第14頁およ
び第41頁から第83頁において論じられているように、上
記ソフトウエアの入力データ領域のすべてのデータや、
ソフトウエアの経路を網羅するテストデータを、ソフト
ウエアを内蔵する論理装置に入力したときの出力を調べ
ることが必要である。

〔発明が解決しようとする問題点〕

前述の従来技術は、通常テストケースが膨大となるとい
う問題点があるため、実際上は、要求される信頼性を考
慮しながら、現実的な数の範囲内でテストケースをしぼ
つて使わざるを得ない。論理演算プログラムを内蔵する
論理装置のテストについても同様であり、上記方法の適
分では、テストの完全性に問題が残こる。

本発明の目的は、十分な完全性でしかも、少ない回数で
論理装置の動作を確認できるソフトウエア論理装置を提
供することにある。

本発明の他の目的は、デバツク文を必要としないでプロ
グラムをテストできるソフトウエア論理装置を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、論理演算のプログラムをAND,OR等の基本論
理演算要素を用いて記述し、上記基本演算要素の出力変
数の演算値を外部装置から読み出し可能にすることによ
り達成される。

〔作用〕

上記プログラムを構成する基本演算要素の演算値を観測
できれば、上記プログラム全体の機能テストは、各基本
演算要素の入出力関係をチエツクするテストを網羅する
ことで達成できる。すなわち、例えば、入力数６のAND
論理演算プログラムを考える。このプログラムは例えば
入力数が２つのAND基本演算要素で構成すれば、入力数
が６つのAND論理を５個の基本演算要素で構成できる。
このとき、入力数が６つのAND論理の機能テストを基本
演算要素の中間的な演算値を観測せずに、プログラムの
最終出力値だけを調べることによつて実行すると、２
（＝64）ケースのテストパターンが必要となる。ところ
が、すべての基本演算要素の出力を観測して、プログラ
ム上の各基本演算要素の演算値が期待通りの値となつて
いするかどうかを調べることによつて、テストケース
は、各々の２入力AND基本演算要素の入出力関係を2²ケ
ースのテストパターンでチエツクできるので、全体とし
て５×2²（＝20）ケースのテストパターンで、プログラ
ム全体のチエツクが可能となる。

さらに、上記20ケースの中には、ある１つの基本演算要
素のテストパターンは、同時に、他の基本演算要素のテ
ストパターンにもなつている場合が存在する。したがつ
て、これらの重複を取り去れば、テストケースは７ケー
スに低減することもできる。

以上のように、プログラムを小型の基本演算要素で構成
し、その出力を外部装置から観測可能にすることによつ
て、プログラム全体の機能をテストするテストパターン
の数は、大幅に低減し、一般に以下となる。

また、外部装置に、基本演算要素の演算値を出力するに
は、プログラムに上記演算値をラインプリンター等に出
力するデバツグ文を挿入することによつて観測できる。
しかし、デバツグ文の挿入は、前記したようにプログラ
ムを乱すとともに、テスト後に、プログラムに手を加え
る必要が残り、ヒユーマンエラーが入いりやすい。

そこで、前記した外部装置へ、各基本演算要素の演算値
を読み出し可能にすることにより、各基本演算要素の演
算値の観測可能化はもちろん、被検証プログラムへ、上
記演算値を観測するためのデバツク文の挿入の必要もな
くなる。

〔実施例〕

以下、本発明の一実施例であるソフトウエア論理装置を
第１図により説明する。第１図は、本実施例のソフトウ
エア論理装置１とソフトウエア論理装置１をテストする
ために接続した試験装置２の全体構成図である。ソフト
ウエア論理装置１は、プロセス信号入力手段11,演算処
理手段12、制御出力手段13,プログラム記憶手段14,基本
演算要素出力記憶手段15,変数アドレス記憶手段16,出力
端子13A,15A及び16A及び入力端子11Aを有している。演
算処理手段12は、プロセス信号入力手段11によつて取込
まれた信号に論理演算を加える。制御信号出力手段13
は、演算処理手段12が行つた論理演算の結果を出力す
る。プログラム記憶手段14は、基本演算要素によつて構
成された前述の論理演算のプログラムを記憶する。140
は論理演算プログラムである。基本演算要素出力記憶手
段15は、基本演算要素毎の演算値を記憶する。本実施例
における基本演算要素は、論理演算を構成する１つの単
位論理演算要素（例えば、AND論理演算要素,OR論理演算
要素,NOT論理演算要素,NAND論理演算要素,NOR論理演算
要素，フリツプフロツプ論理演算要素等の論理演算要
素）である。変数アドレス記憶手段16は、基本演算要素
出力記憶手段15における記憶アドレスがどの基本演算要
素の出力変数に対応するかを示す情報を記憶する。基本
演算要素出力記憶手段15及び変数アドレス記憶手段16
は、たとえば、デユアルポートノメモリー等で構成し、
外部装置によつて、前記各記憶手段15及び16の内容を読
み出せるようにしておく。端子11Aはプロセス信号入力
手段11に、端子13Aは制御信号出力手段13に、端子15Aは
基本演算要素出力記憶手段15に、端子16Aは変数アドレ
ス記憶手段16にそれぞれ接続されている。端子15A及び1
6Aは、記憶装置15及び16内の記憶内容を出力する出力手
段である。ソフトウエア論理装置は、マイクロコンピユ
ータにて構成されている。

一方、試験装置２は、前記ソフトウエア論理装置１に接
続される外部装置であり、前記ソフトウエア論理装置が
実行する論理演算が仕様通りに正しく動作するか否かを
テストする装置である。試験装置２は、テストパターン
生成手段21,試験結果読出手段22,変数アドレス情報読出
手段23,変数アドレス記憶手段24,比較照合手段25,マン
マシンインターフエース26,端子21A,22A,22B,23Aを有し
ている。端子21Aはテストパターン生成手段21に、端子2
2A及び22Bが試験結果読出手段22に、及び端子23Aが変数
アドレス情報読出手段23にそれぞれ連絡されている。試
験装置２は、ソフトウエア論理装置１の機能をテストす
る時にソフトウエア論理装置１に接続される。各々が接
続された状態では、端子11Aと端子21A,端子15Aと端子22
A,端子16Aと端子23A、及び端子13Aと端子22Bとがそれぞ
れ接続される。テストパターン生成手段で21は、プログ
ラム記憶手段14に記憶された基本演算要素構成のプログ
ラム140が正しいか否かを調べるためのテスト信号であ
るテストパターンを生成し、ソフトウエア論理装置１の
プロセス信号入力手段14にテストパターンを出力する。
テストパターン生成手段21にて生成されたテストパター
ンは、前述したように、各基本演算要素の入出力関係を
チエツクするテストパターンを網羅するように作成され
る。また、テストパターン生成手段21は、テストパター
ンをソフトウエア論理装置１に入力したときの基本演算
要素出力変数の期待値をも求める。テストパターン生成
手段２は、これらのテストパターン及び各基本演算要素
出力変数の期待値を、テストパターン生成手段21内に記
憶された論理演算の仕様にもとづいて生成する。

試験結果読出手段22は、ソフトウエア論理装置１の基本
演算要素出力記憶手段15に記憶された各基本演算要素出
力変数の演算値を読み出す。試験結果読出手段22は、ま
た、前記ソフトウエア論理装置の制御信号出力手段13か
ら出力された出力変数の値も取り込む。変数アドレス情
報読出手段23は、前記ソフトウエア論理装置の変数アド
レス記憶手段16の記憶内容を読み出して、試験装置２の
変数アドレス記憶手段24に記憶させる。変数アドレス記
憶手段24に記憶された変数アドレス対応表は、試験結果
読出手段22が基本演算要素出力記憶手段15に記憶された
基本演算要素の出力変数の演算値を読み出す際に、どの
変数の値がどのアドレスに存在するかを参照するための
ものである。比較照合手段25は、試験結果読出手段22が
読み出した基本演算要素の出力変数の演算値と、テスト
パターン生成手段21で生成された基本演算要素の出力変
数の期待値とを比較照合し、ソフトウエア論理装置１の
プログラム記憶手段に記憶されたプログラムの健全性を
調べる。マンマシンインターフエース26は、前記比較照
合結果を表示装置等に出力する。

第２図は、第１図におけるプログラム記憶手段14,基本
演算要素出力記憶手段15及び変数アドレス記憶手段16に
記憶される情報の例を示す。第２図（ａ）は、プログラ
ム記憶手段14に記憶されたプログラム140の内容を示
す。このプログラム140は基本演算要素出力記憶手段15
へのメモリ割付けプログラム141と、論理演算プログラ
ム142から成る。論理演算プログラム142は、例えば第３
図に示した論理演算を基本演算要素で構成したプログラ
ムである。論理演算プログラム142は、ソフトウエア論
理装置１が制御手段として用いられる場合には、従来の
IC等で構成されたハードの制御手段に対応した制御手段
として機能する。メモリ割付けプログラム141の処理に
よつて、論理演算プログラム142の各基本演算要素の出
力変数と、基本演算要素出力記憶手段14のアドレスとの
対応関係、すなわち第２図（ｃ）の対応表（一例）が求
められる。この第２図（ｃ）の対応表は、変数アドレス
記憶手段16に記憶される。第２図（ｃ）では、出力変数
I₁〜I₄が、アドレス100〜103に対応することを示してい
る。基本演算要素出力記憶手段15は、論理演算プログラ
ム142が実行されたときの各基本演算要素の出力変数の
演算値を、第２図の（ｃ）に示した対応表に従つて決め
られたアドレスに記憶する。第２図（ｂ）は、この基本
演算要素出力記憶手段15の記憶内容を示す。第２図
（ｂ）は、第２図（ａ）に示した論理演算プログラム14
2を内蔵するソフトウエア論理装置１のプロセス信号入
力手段11に入力変数列（X₁X₂X₃X₄X₅）に対応して、例えば（01011）のテストパターンを入力したときの各基本演算要素の出
力変数列（I₁I₂I₃I₄）の演算値（0111）を変数列I₁〜I₄のアドレス100から順番にアドレス103ま
でに記憶していることを示している。

ソフトウエア論理装置１は、試験装置２にて所定の正常
な機能を発揮できることが確認された後に、プラント等
の制御装置として使用される。この場合、プラント等の
情態量を測定する所定のセンサがソフトウエア論理装置
１の端子11Aに接続され、そのセンサの出力信号が信号
入力手段11を介して、演算処理手段12に入力される。演
算処理手段12は、センサからの入力信号とプログラム記
憶手段14内の論理演算プログラム142とによつて制御信
号を作成する。この制御信号は、制御信号出力手段13を
介して端子13Aに接続された制御対象機器に伝達され
る。ソフトウエア論理装置１が制御装置として使用され
ているときには、試験装置２はソフトウエア論理装置１
から切離されており、端子15A及び16Aには何も接続され
ていない。

第４図は、基本演算要素出力記憶手段15をデユアルポー
トメモリーで構成した例を示す。第４図において、151
は、調停手段で、152はメモリーである。A₁〜A₃はアド
レスバス、D₁〜D₃はデータバス及びC₁,C₂は制御信号で
ある。調停手段151は、演算処理手段12とメモリー152と
の間のデータの書き込みや読み出しを行う処理と、ソフ
トウエア論理装置１の外部接続端子（端子15A）に接続
された試験装置２（詳しくは試験結果読出手段22）から
のデータの読み出し処理が同時に生じないようにするた
めの回路であり、２つのポートから独立にメモリー152
へのデータの書き込みあるいは読み出しを可能とする。
したがつて、演算処理手段12で演算された各基本演算要
素の演算値をメモリー152に書き込み、この値を他のポ
ート153から読み出すことが可能となる。変数アドレス
記憶手段16についても第４図と同様なデユアルポートメ
モリーで構成してもよいし、基本演算要素出力記憶手段
15のデユアルポートメモリーを共用してもよい。

第５図は、基本演算要素出力記憶手段15を通常のランダ
ムアクセスメモリーで構成した他の実施例である。12
は、第１図に示した演算処理手段であり、15は、通常の
ランダムアクセスメモリーを用いた基本演算要素出力記
憶手段である。17は、調停手段で、第４図に示した実施
例における調停手段と同様の役目をする。18は、外部接
続端子である。本実施例では、次のようにメモリー15の
内容を試験装置２（詳細には試験結果読出手段22）に出
力する。すなわち、まず、試験結果読出手段22から制御
信号C2を調停手段17に入力すると、調停手段17は、演算
処理手段12に、アドレスバスA1及びデータバスD1の占有
要求信号BRを送る。演算処理手段12は、バス占有要求信
号BRを受けると、演算処理手段12が実行している処理を
中断し、バスを開放して、調停手段17にバス使用許可信
号BGを戻す。このとき、試験結果読出手段22によるメモ
リ15の記憶内容の読出しが可能となり、試験装置２は、
アドレスバスA2上のアドレスに対応するメモリ15の記憶
内容をデータバスD2を通して読み出すことができる。他
の実施例として、第５図に示す調停手段17を試験装置２
側にもたせた第６図に示す構成も可能である。

一方、変数アドレス記憶手段16については、第５図及び
第６図と同様な構成で基本演算要素出力記憶手段15と独
立に備えてもよいし、基本演算要素出力記憶手段15と共
用してもよい。

ソフトウエア論理装置１を制御装置としてプラント等の
制御を必要とする部分に組込んで使用している場合であ
つても、第１図に示すようにソフトウエア論理装置１と
試験装置２とを接続した状態に保持し、前述したように
試験装置２にてソフトウエア論理装置１の健全性を監視
することができる。この場合には、信号入力手段11の接
続される端子であつて端子11Aとは異なる１つの端子
（Ａ）、及び制御信号出力手段13に接続される端子であ
つて端子13Aとは異なる１つの端子（Ｂ）を、ソフトウ
エア論理装置１にそれぞれ設ける必要がある。端子
（Ａ）は前述のセンサに、端子（Ｂ）は前述の制御対象
機器に接続される。このような構成において、テストパ
ターン生成手段21よりテスト信号を信号入力手段11に出
力することによつて前述したようにソフトウエア論理装
置１の正常異常、すなわちプログラム142の正常異常が
チエツクされる。そのテスト信号の出力は、ソフトウエ
ア論理装置１の健全性のチエツクがソフトウエア論理装
置１による制御対象機器の制御に支障のない時期に行わ
れる。

第７図は、ソフトウエア論理装置の他の構成図であり、
第１図に示した実施例に、入出力インターフエース19を
設け、プログラム記憶手段14内に演算処理プログラム14
0の他に、入出力制御プログラム143を設けたものであ
る。第７図に示した構成は、演算処理手段12,プログラ
ム記憶手段14,基本演算単位出力記憶手段15及び変数ア
ドレス記憶手段16を集積回路化する場合に、基本演算要
素出力の読み出しのための信号端子数を少なくすること
ができる。入出力制御プログラムは、外部からの基本演
算要素記憶手段15の内容読み出しコマンドを入出力イン
ターフエース19から読んで、そのコマンドに応じて指定
アドレスから記憶内容を読み出し、その結果を入出力イ
ンターフエースから外部に出力させるプログラムであ
る。この入出力制御プログラムの処理は、外部からコマ
ンドが入力されたときに、割込みによつて、演算処理手
段が現在実行している処理を中断して実行される。

この構成によれば、入出力インターフエース19として、
一般に用いられているシリアル入出力またはパラレル入
出力インターフエースを利用することができ、これによ
り、外部装置と接続する信号線を少なくしている。

〔発明の効果〕

本発明によれば、論理演算をソフトウエアで実行する論
理装置において、前記ソフトウエアの各基本演算要素の
出力値を観測できる手段を備えているので、前記ソフト
ウエアが仕様通りに作成され、論理装置が正しく動作す
るか否かを少ないテストケースで確認できる効果があ
る。

また、本発明によれば、各基本演算要素の出力値を特別
なデバツグ文を前記ソフトウエアの挿入することなく観
測できるので、テスト終了後にデバツグ文を削除する等
のプログラム修正が不要になり、テスト後のソフトウエ
アも信頼性に悪影響を及ぼすことがないという効果もあ
る。

【図面の簡単な説明】第１図は、本発明の一実施例であるソフトウエア論理装
置と本装置を試験する試験装置の構成図、第２図は、第
１図のソフトウエア論理装置の各記憶手段の記憶内容を
示す図、第３図は、論理演算の一例を示す説明図、第４
図は、ソフトウエア論理装置の基本演算要素出力記憶手
段の一実施例を示す構成図、第５図及び第６図は、第１
図の基本演算要素出力記憶手段の他の実施例の構成図、
第７図は、ソフトウエア論理装置の他の実施例の構成図
である。１……ソフトウエア論理装置、11……信号入力手段、12
……演算処理手段、13……制御信号出力手段、14……プ
ログラム記憶手段、15……基本演算要素出力記憶手段、
16……変数アドレス記憶手段、17……調停回路、18……
外部接続端子、19……入出力インターフエース。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 17/50

Claims

【特許請求の範囲】

【請求項１】テスト信号及び検出されたプロセス情態量
信号のいずれかを入力する入力手段と、複数の単位論理
演算要素の組合せからなる論理演算プログラムを記憶す
る第１記憶手段と、前記入力手段に入力された前記プロ
セス情態量信号及び前記テスト信号のいずれかの信号を
入力して前記論理演算プログラムに基づいて制御信号を
作成する演算処理手段と、前記演算処理手段にて前記制
御信号を作成する時に得られる前記単位論理演算要素毎
の演算値を対応するアドレスに記憶する第２記憶手段
と、前記単位論理演算要素とこれに対応する前記アドレ
スとの対応関係を記憶した第３記憶手段と、前記演算処
理手段にて作成された制御信号を出力する第１出力手段
と、前記第２記憶装置に記憶されている前記単位論理演
算要素の演算値を出力する第２出力手段と、前記第３記
憶装置に記憶されている前記対応関係のデータを出力す
る第３出力手段とを備えたソフトウエア論理装置。