JPH075994A - インターフェイス装置 - Google Patents

Abstract

(57)【要約】 【目的】 入出力のデジタル信号処理回路を同じクロッ
クで処理する。 【構成】 第１のデジタル信号処理回路２１では第１の
装置（図示せず）からのデータが処理され、この処理さ
れた出力デジタルデータと、第１のクロック＃１もしく
は第１のクロックをＮ分周したクロックを出力クロック
＃２として第２の装置（図示せず）に送っている。第２
のデジタル信号処理回路２２の前にデュアルポートメモ
リ２３が置かれている。そして第２の装置から送られて
くる入力デジタルデータは一緒に送られてきた入力クロ
ック＃３でもってデュアルポートメモリ２３に書き込ま
れる。このデュアルポートメモリ２３に書き込まれたデ
ジタルデータは、第２のデジタル信号処理回路２２で使
用されるクロック＃１と同期したクロックを用いて読み
出し、この第２のデジタル信号処理回路２２では、クロ
ック＃１に同期してデジタル信号処理がなされ、第１の
装置に出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１の装置として例え
ばコンピュータと、第２の装置として例えばデジタルＶ
ＴＲを組み合わせて、例えばコンピュータで処理される
デジタルデータを、例えばデジタルＶＴＲに記録再生処
理する際に用いられるインターフェイス装置に関するも
のである。

【０００２】

【従来の技術】例えばデジタルＶＴＲを用いて、例えば
コンピュータで処理されるデジタルデータの記録再生を
行う装置が実施されている。このような装置において、
例えばいわゆるＤ−１型のデジタルＶＴＲを用いた装置
では、テープの１カセットあたり最大で１００Ｇバイト
程度の記録が行えるなど、極めて大容量の記録装置を形
成することができる。

【０００３】しかしながら従来のこの種の装置は、単体
では記録された個々のデータのアクセス等を容易に行う
ことができない。このため従来は、例えばコンピュータ
の内部メモリに記憶されたデータを一括して記録再生
（保存）する、いわゆるデータストリーマとしての用途
が一般的であった。

【０００４】これに対して、上述のデジタルＶＴＲをコ
ンピュータの通常処理動作上の周辺機器として利用する
ことが検討されている。その場合には、デジタルＶＴＲ
とコンピュータとの間にインターフェイス装置を設け
て、記録された個々のデータのアクセス等が円滑に行わ
れるようにする。

【０００５】すなわち図５に、このようなシステムの概
要を示す。この図５において、１００はホストコンピュ
ータ等の第１の装置、２００はインターフェイス装置、
３００はデジタルＶＴＲ等の第２の装置である。そして
まず第１の装置１００とインターフェイス装置２００と
の間でデジタルデータ等が入出力される。

【０００６】このインターフェイス装置２００では、ク
ロックとシステムとの同期を取るための同期信号、及び
インターフェイス装置２００内部で処理したデジタルデ
ータを形成し、これらの信号を第２の装置３００に対し
て送る。これに対して第２の装置３００では、インター
フェイス装置２００から送られてきたクロックと同期信
号に同期して内部のデジタル信号処理を行う。

【０００７】さらに第２の装置３００では、デジタル信
号処理した後のデータと、クロックと同期信号を形成
し、これらの信号とデジタルデータをインターフェイス
装置２００に対して送る。このときインターフェイス装
置２００の出力クロックと、入力クロックは周波数的に
同期している。また同様に出力同期信号と入力同期信号
とも周波数的には同期している。

【０００８】しかしこのクロックと同期信号は、インタ
ーフェイス装置２００と第２の装置３００とを接続する
ケーブル、あるいは第２の装置３００の内部回路の遅延
等で、位相的にはロックしていないのが普通である。こ
のクロックまたは同期信号の入出力間の位相差はやり取
りするクロックの周波数が低い時は無視できることが多
いが、周波数が高くなると無視できなくなる。

【０００９】このためインターフェイス装置２００に入
力されたデジタルデータを、インターフェイス装置２０
０内部のクロックを用いてインターフェイス装置２００
の内部に取り込もうとした時に正確に取り込めないとい
う問題が生じる。従って入力されたデジタルデータをイ
ンターフェイス装置２００の内部に正確に取り込もうと
すれば、インターフェイス装置２００に入力されたクロ
ックを用いてデジタルデータを取り込むことになる。

【００１０】また取り込んだデータをインターフェイス
装置２００内部でデジタル処理を行う時も、第２の装置
３００から送られてきたクロックで処理することにな
る。すなわち図６に従来のインターフェイス装置２００
のブロック図を示す。

【００１１】この図６において、第１のデジタル信号処
理回路２０１は、第２の装置３００に送るデータを処理
する回路であり、この回路２０１での処理は第１の装置
１００（図示せず）から入力されるまたはか内部で発生
される第１のクロック＃に同期して行われる。そして
この第１のクロックもしくは第１のクロックをＮ分周し
たクロックを出力クロック＃として第２の装置３００
に送っている。また出力同期信号（＃）と出力デジタ
ルデータは出力クロック＃に同期した信号である。

【００１２】逆にインターフェイス装置２００の入力側
は、第２の装置３００から入力クロック＃とそれに同
期した入力デジタルデータと入力同期信号（＃）とが
入力される。第２のデジタル信号処理回路２０２は、第
２の装置３００から送られてきたデータを処理する回路
であり、その処理は入力クロック＃で行われる。この
時第２のデジタル信号処理回路２０２で入力クロック＃
のＮ倍のクロックでデジタル信号処理する回路が含ま
れている場合は、入力クロック＃と同期したＮ倍のク
ロック〔＃〕を生成する、ＰＬＬ回路２０３が必要と
なる。

【００１３】

【発明が解決しようとする課題】ところがこの様な従来
の構成では、以上述べたことより、 １）第１のデジタル信号処理回路２０１と第２のデジタ
ル信号処理回路２０２とを同じくロックで処理すること
ができないため、両回路を一緒にした回路をＩＣ化する
するのが難しい。 ２）入力クロック＃にジッターがあった場合もＩＣ化
するするのが難しい。 ３）内部に入力クロック＃のＮ倍のクロックで処理す
る回路が含まれていると、新たにＰＬＬ回路２０３が必
要となる。 ４）入力クロック＃の波形の歪みが大きい場合にも、
やはりＰＬＬ回路２０３を持ってクロック波形を整形す
る必要がある。等々の問題があった。

【００１４】また第２の装置３００を複数台接続して、
その各々で並列にデジタルデータＡ、Ｂを処理して、そ
の各々から送られてくるデジタルデータＡｘ、Ｂｘ及び
入力クロック＃ａ、＃ｂ、入力同期信号（＃ａ、
＃ｂ）をインターフェイス装置２００に取り込んで処
理するような場合には、図７の様にデジタル信号処理回
路２０２ａ、２０２ｂ及びＰＬＬ回路２０３ａ、２０３
ｂを独立に持つ必要が生じ、インターフェイス装置２０
０の回路が複雑になってしまい、実現が困難になってし
まう。この出願はこのような点に鑑みて成されたもので
ある。

【００１５】

【課題を解決するための手段】本発明による第１の手段
は、デジタルデータを処理する第１の装置（ホストコン
ピュータ）及び第２の装置（デジタルＶＴＲ）の間に接
続されるインターフェイス装置であって、上記第１の装
置からのデジタルデータが入力され、入力されたデジタ
ルデータを上記第１の装置から入力されるかまたは内部
で発生される第１のクロックに従って処理し、処理した
デジタルデータと第１のクロックまたはそれを分周した
クロックとを上記第２の装置に出力する第１の処理手段
（デジタル信号処理回路２１）と、上記第２の装置から
の第２のクロックとそれに同期したデジタルデータとが
入力され、入力されたデジタルデータが、共に入力され
た第２のクロックに従って書き込まれるデュアルポート
メモリ２２と、上記デュアルポートメモリに第１のクロ
ックまたはそれを分周した信号を供給してデジタルデー
タを読み出し、読み出されたデジタルデータを第１のク
ロックに従って処理し、処理したデジタルデータを上記
第１の装置に出力する第２の処理手段（デジタル信号処
理回路２３）とを有することを特徴とするインターフェ
イス装置である。

【００１６】本発明による第２の手段は、上記第１の処
理手段から第１のクロックまたはそれを分周したクロッ
クとそれと同期した第１の同期信号とそれらに同期した
デジタルデータとが出力され、上記第２の装置からの第
２のクロックとそれと同期した第２の同期信号とそれら
に同期したデジタルデータとが上記デュアルポートメモ
リに入力され、上記第２の処理手段から第１のクロック
またはそれを分周したクロックとそれと同期した第１の
同期信号が上記デュアルポートメモリに供給され、上記
デュアルポートメモリの書き込みが上記第２の装置から
の第２のクロック及び第２の同期信号に従って行われ、
上記デュアルポートメモリの読み出しが第１のクロック
またはそれを分周したクロック及び第１の同期信号に従
って行われるようにしたことを特徴とする第１の手段記
載のインターフェイス装置である。

【００１７】本発明による第３の手段は、デジタルデー
タを処理する第１の装置（ホストコンピュータ）及び複
数の第２の装置（デジタルＶＴＲ）の間に接続されるイ
ンターフェイス装置であって、上記第１の装置からのデ
ジタルデータが入力され、入力されたデジタルデータを
上記第１の装置から入力されるかまたは内部で発生され
る第１のクロックに従って処理し、処理したデジタルデ
ータと第１のクロックまたはそれを分周したクロックと
それと同期した第１の同期信号とを上記複数の第２の装
置に並列に出力する第１の処理手段（デジタル信号処理
回路２１）と、上記複数の第２の装置からの第２のクロ
ックとそれと同期した第２の同期信号とそれらに同期し
たデジタルデータとが並列に入力され、入力されたデジ
タルデータが、共に入力されたそれぞれの第２のクロッ
クまたはそれらを分周した信号とそれぞれの第２の同期
信号に従って並列に書き込まれる複数のデュアルポート
メモリ２２ａ、２２ｂと、上記複数のデュアルポートメ
モリに共通に第１のクロックまたはそれを分周した信号
とそれと同期した第１の同期信号を供給し、並列に読み
出されたデジタルデータを第１のクロックに従って処理
し、処理したデジタルデータを上記第１の装置に出力す
る第２の処理手段（デジタル信号処理回路２３）とを有
することを特徴とするインターフェイス装置である。

【００１８】

【作用】これによれば、デュアルポートメモリを介する
ことによって、デジタルデータを第１のクロックに従っ
て処理することができ、上述の従来の問題点を一掃した
インターフェイス装置を実現することができる。

【００１９】

【実施例】図１に本発明のインターフェイス装置２０の
ブロック図を示す。この図１において、第１のデジタル
信号処理回路２１は、上述の第２の装置３００（図示せ
ず）に送るデータを処理する回路であり、この回路２１
での処理は上述の第１の装置１００（図示せず）から入
力されるかまたは内部のクロックジェネレータ（図示せ
ず）等で発生される第１のクロック＃１に同期して行わ
れる。そしてこの処理された出力デジタルデータと、第
１のクロックもしくは第１のクロックをＮ分周したクロ
ックを出力クロック＃２として第２の装置３００に送っ
ている。また出力同期信号（＃２）と出力デジタルデー
タは出力クロック＃２に同期した信号である。

【００２０】第２のデジタル信号処理回路２２は、上述
の第２の装置３００から送られてきたデータを処理する
回路である。またこの回路２２の前にデュアルポートメ
モリ２３が置かれている。そして第２の装置３００から
送られてくる入力デジタルデータは一緒に送られてきた
入力同期信号（＃３）と入力クロック＃３とでもってデ
ュアルポートメモリ２３に書き込まれる。

【００２１】さらにこのデュアルポートメモリ２３に書
き込まれたデジタルデータは、インターフェイス装置２
０の内部で生成される同期信号（例えば出力同期信号＃
２を遅延させた同期信号）〔＃２〕と第２のデジタル信
号処理回路２２で使用されるクロック＃１と同期したク
ロック〔＃１〕を用いて読み出し、回路２２に送られ
る。そしてこの第２のデジタル信号処理回路２２では、
クロック＃１に同期してデジタル信号処理がなされる。

【００２２】この場合、例えば出力クロック＃２がクロ
ック＃１をＮ分周したクロックであったとしても、入力
クロック＃３によるＰＬＬ回路でＮ倍のクロックを生成
する必要はなく、第２のデジタル信号処理回路２２の内
部ではクロック＃１をそのまま使用して、回路２２の内
部の処理を行えばよい。

【００２３】従ってこの装置において、データの受け側
にＰＬＬ等の回路が要らなくなり、回路が簡潔になる。
また内部のクロック系が１つである回路でインターフェ
イス装置が実現できるため、ＩＣ化することが容易とな
る。なおこの装置の場合に、同期信号は設けずともクロ
ックのみの同期で処理を行うこともできる。またデュア
ルポートメモリ２３はいわゆるＦＩＦＯを用いて形成す
ることができる。

【００２４】こうして上述の装置によれば、デュアルポ
ートメモリを介することによって、デジタルデータを第
１のクロックに従って処理することができ、上述の従来
の問題点を一掃したインターフェイス装置を実現するこ
とができるものである。

【００２５】なお具体的なシステムの例として、例えば
ＡＮＳＩ規格のＩＤ−１データレコーダ３０に接続して
ホストコンピュータ１０のコンピュータテープドライブ
を実現するＤＤ−１フォーマッタ２０が上げられる。

【００２６】すなわち図２にＤＤ−１フォーマッタ２０
のシステム図を示す。この図において、ＤＤ−１フォー
マッタ２０とＩＤ−１データレコーダ３０とは、例えば
８本のパラレルデータ、クロック、システムの同期を取
るための同期信号とで入出力独立に信号のやり取りが行
われる。このＤＤ−１フォーマッタ２０とＩＤ−１デー
タレコーダ３０とのデータ転送スピードは３２Ｍｂｙｔ
ｅｓ／ｓｅｃ以上であり、やり取りに使用されるクロッ
クの周波数は３２ＭＨｚ以上となっている。一方のＤＤ
−１フォーマッタ２０の入出力は標準のコンピュータイ
ンターフェイスを備えており、ホストコンピュータ１０
とデータのやり取りを行っている。

【００２７】実際、標準のコンピュータインターフェイ
スとしては、Ｈｉｐｐｉ（ＨｉｇｈＰｅｒｆｏｒｍａｎ
ｃｅ Ｐａｒａｌｌｅｒ Ｉｎｔｅｒｆａｃｅ）や、Ｓ
ＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ
Ｉｎｔｅｒｆａｃｅ）等が実現されている。このＤＤ
−１フォーマッタ２０のＩＤ−１データレコーダ３０か
らのデータの受け側に上述のデュアルポートメモリ２３
を持って、これらの間のデータのやり取りを円滑に行っ
ている。

【００２８】また図３には、２台の第２の装置を接続す
るインターフェイス装置２０Ｘのブロック図を示す。こ
の図３において、第１のデジタル信号処理回路２１Ｘ
は、第２の装置（図示せず）に送るデータを処理する回
路であり、この回路２１Ｘでの処理は第１の装置（図示
せず）から入力されるかまたは内部のクロックジェネレ
ータ（図示せず）等で発生される第１のクロック＃１に
同期して行われる。

【００２９】そしてこの処理された出力デジタルデータ
Ａ、Ｂと、第１のクロックもしくは第１のクロックをＮ
分周したクロックを出力クロック＃２ａ、＃２ｂとして
２台の第２の装置に送っている。また出力同期信号（＃
２ａ）と出力デジタルデータＡは出力クロック＃２ａに
同期した信号であり、出力同期信号（＃２ｂ）と出力デ
ジタルデータＢは出力クロック＃２ｂに同期した信号で
ある。

【００３０】第２のデジタル信号処理回路２２Ｘは、２
台の第２の装置から送られてきたデータを処理する回路
である。この場合は回路２２Ｘの前に各々の第２の装置
のため２つのデュアルポートメモリ２３ａ、２３ｂを持
っている。

【００３１】そして一方の第２の装置から送られてくる
入力デジタルデータＡｘは第２のデジタル信号処理回路
２２Ｘに入力される前に、入力デジタルデータＡｘと一
緒に送られてきた入力同期信号（＃３ａ）と入力クロッ
ク＃３ａとでもってデュアルポートメモリ２３ａに書き
込まれる。またもう一方の第２の装置から送られてくる
入力デジタルデータＢｘは第２のデジタル信号処理回路
２２Ｘに入力される前に、入力デジタルデータＢｘと一
緒に送られてきた入力同期信号（＃３ｂ）と入力クロッ
ク＃３ｂとでもってデュアルポートメモリ２３ｂに書き
込まれる。

【００３２】さらにデュアルポートメモリ２３ａ、２３
ｂに書き込まれたデジタルデータＡｙ、Ｂｙは、インタ
ーフェイス装置２０Ｘの内部で生成される同期信号（例
えば出力同期信号＃２を遅延させた同期信号）〔＃２〕
と第２のデジタル信号処理回路２２Ｘで使用されるクロ
ック＃１と同期したクロック〔＃１〕を用いて読み出
し、回路２２に送られる。そしてこの第２のデジタル信
号処理回路２２Ｘでは、クロック＃１に同期してデジタ
ル信号処理がなされる。

【００３３】またこの場合は、デュアルポートメモリ２
３ａ、２３ｂの読み出し側は、読み出しクロック〔＃
１〕だけでなく、デュアルポートメモリ２３ａ、２３ｂ
共に同期信号〔＃２〕で同期を取っており、両デュアル
ポートメモリ２３ａ、２３ｂの出力データＡｙ、Ｂｙは
同期信号〔＃２〕に同期して処理を行うことが可能にな
る。

【００３４】またこの場合も、例えば出力クロック＃２
ａ、出力クロック＃２ｂがクロック＃１をＮ分周したク
ロックであったとしても、入力クロック＃３ａまたは入
力クロック＃３ｂによるＰＬＬ回路でＮ倍のクロックを
生成する必要はなく、第２のデジタル信号処理回路２２
Ｘの内部ではクロック＃１をそのまま使用して、回路２
２Ｘの内部の処理を行えばよい。

【００３５】さらに具体的なシステムの例として、例え
ば２台のＡＮＳＩ規格のＩＤ−１データレコーダ３０
ａ、３０ｂを接続して、２台をパラレル運転してデータ
の記録再生を行うシステムが上げられる。すなわち図４
にＩＤ−１データレコーダ３０ａ、３０ｂの並列運転の
システム図を示す。これは２台のＩＤ−１データレコー
ダを使って、１台のＩＤ−１データレコーダの２倍の転
送レートでデータを記録再生することを可能にするシス
テムである。

【００３６】この場合に、１台のデータレコーダに対し
て３２Ｍｂｙｔｅｓ／ｓｅｃで記録するデータをデータ
レコーダ３０ａ、３０ｂに送っており、各々のデータレ
コーダ３０ａ、３０ｂに送っているデータは各々の同期
信号に同期している。ここでデータレコーダ３０ａには
データの上位８ビットを入力データとして、またデータ
レコーダ３０ｂにはデータの下位８ビットを入力データ
として記録再生するものとし、システムで１６ビットパ
ラレルの信号として転送レート６４Ｍｂｙｔｅｓ／ｓｅ
ｃでデータを記録再生しようとするものである。

【００３７】そして上位８ビットと下位８ビットは各々
の同期信号で同期が取られている。すなわちデータレコ
ーダ３０ａへの同期信号の立ち下がりに同期したデータ
８ビットと、データレコーダ３０ｂへの同期信号の立ち
下がりに同期したデータ８ビットで１６ビットのデータ
を構成する。また同じように２台のデータレコーダ３０
ａ、３０ｂから送られてくるデジタルデータも、上位８
ビットと下位８ビットとして各々のデータレコーダから
送られてくる各々の同期信号で同期が取られている。

【００３８】なお一方の並列運転装置（インターフェイ
ス装置）２０Ｘの入出力は、さらにビット幅の広い３２
ビットのデータもしくは６４ビットのデータで、データ
検出装置（ホストコンピュータ）から６４Ｍｂｙｔｅｓ
／ｓｅｃでデータのやり取りを行っている。

【００３９】従ってこの装置において、複数の装置毎に
データを受け取るため、各々の装置とのケーブルの長さ
等が関係なくなり、データ受取の信頼性が向上する。

【００４０】すなわち上述のシステムにおいて、例えば
ホストコンピュータ１０とＩＤ−１データレコーダ３０
ａ、３０ｂはそれぞれが大きな装置であるために、その
設置場所が限定されることがある。またホストコンピュ
ータ１０とインターフェイス装置２０Ｘとの間を、上述
のＳＣＳＩ等のインターフェイスで接続していた場合に
はその長さを余り長くすることができない。

【００４１】このためインターフェイス装置２０Ｘはホ
ストコンピュータ１０に近接して設け、データレコーダ
３０ａ、３０ｂとの間のケーブルを長く引き回すため
に、これらのケーブルの長さが異なり、このケーブルで
の遅延が等しくできなくなる。そのような場合であって
も、上述の装置において、複数の装置毎にデータを受け
取るため、各々の装置とのケーブルの長さ等が関係なく
なり、データ受取の信頼性が向上する。

【００４２】

【発明の効果】この発明によれば、インターフェイス装
置に接続して、クロックとデジタルデータのやり取りで
かなり速いデータレートでデータのやり取りを行う場合
に、 １）データの受け側にＰＬＬ等の回路が要らなくなり、
回路が簡潔になる。 ２）内部のクロック系が１つである回路でインターフェ
イス装置が実現できるため、ＩＣ化することが容易とな
る。 ３）複数の装置を接続して並列にデータをやり取りして
動作するインターフェイス装置では、複数の装置毎にデ
ータを受け取るため、各々の装置とのケーブルの長さ等
が関係なくなり、データ受取の信頼性が向上する。等効
果は絶大である。

【図面の簡単な説明】

【図１】本発明によるインターフェイス装置の一例の構
成図である。

【図２】そのシステムの説明のための図である。

【図３】本発明によるインターフェイス装置の他の例
（並列運転）の構成図である。

【図４】そのシステムの説明のための図である。

【図５】従来のシステムの説明のための図である。

【図６】従来のインターフェイス装置の構成図である。

【図７】従来の他のインターフェイス装置の構成図であ
る。

【符号の説明】

２０ インターフェイス装置 ２１ 第１のデジタル信号処理回路 ２２ 第２のデジタル信号処理回路 ２３ デュアルポートメモリ ＃１ 第１の装置から入力されるかまたは内部で発生さ
れる第１のクロック ＃２ 出力クロック ＃３ 入力クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタルデータを処理する第１の装置及
   び第２の装置の間に接続されるインターフェイス装置で
   あって、 上記第１の装置からのデジタルデータが入力され、入力
   されたデジタルデータを上記第１の装置から入力される
   かまたは内部で発生される第１のクロックに従って処理
   し、処理したデジタルデータと第１のクロックまたはそ
   れを分周したクロックとを上記第２の装置に出力する第
   １の処理手段と、 上記第２の装置からの第２のクロックとそれに同期した
   デジタルデータとが入力され、入力されたデジタルデー
   タが、共に入力された第２のクロックに従って書き込ま
   れるデュアルポートメモリと、 上記デュアルポートメモリに第１のクロックまたはそれ
   を分周した信号を供給してデジタルデータを読み出し、
   読み出されたデジタルデータを第１のクロックに従って
   処理し、処理したデジタルデータを上記第１の装置に出
   力する第２の処理手段とを有することを特徴とするイン
   ターフェイス装置。
2. 【請求項２】 上記第１の処理手段から第１のクロック
   またはそれを分周したクロックとそれと同期した第１の
   同期信号とそれらに同期したデジタルデータとが出力さ
   れ、 上記第２の装置からの第２のクロックとそれと同期した
   第２の同期信号とそれらに同期したデジタルデータとが
   上記デュアルポートメモリに入力され、 上記第２の処理手段から第１のクロックまたはそれを分
   周したクロックとそれと同期した第１の同期信号が上記
   デュアルポートメモリに供給され、 上記デュアルポートメモリの書き込みが上記第２の装置
   からの第２のクロック及び第２の同期信号に従って行わ
   れ、上記デュアルポートメモリの読み出しが第１のクロ
   ックまたはそれを分周したクロック及び第１の同期信号
   に従って行われるようにしたことを特徴とする請求項１
   記載のインターフェイス装置。
3. 【請求項３】 デジタルデータを処理する第１の装置及
   び複数の第２の装置の間に接続されるインターフェイス
   装置であって、 上記第１の装置からのデジタルデータが入力され、入力
   されたデジタルデータを上記第１の装置から入力される
   かまたは内部で発生される第１のクロックに従って処理
   し、処理したデジタルデータと第１のクロックまたはそ
   れを分周したクロックとそれと同期した第１の同期信号
   とを上記複数の第２の装置に並列に出力する第１の処理
   手段と、 上記複数の第２の装置からの第２のクロックとそれと同
   期した第２の同期信号とそれらに同期したデジタルデー
   タとが並列に入力され、入力されたデジタルデータが、
   共に入力されたそれぞれの第２のクロックとそれと第２
   の同期信号に従って並列に書き込まれる複数のデュアル
   ポートメモリと、 上記複数のデュアルポートメモリに共通に第１のクロッ
   クまたはそれを分周したクロックとそれと同期した第１
   の同期信号を供給し、並列に読み出されたデジタルデー
   タを第１のクロックに従って処理し、処理したデジタル
   データを上記第１の装置に出力する第２の処理手段とを
   有することを特徴とするインターフェイス装置。