JPH0759346A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH0759346A JPH0759346A JP13973294A JP13973294A JPH0759346A JP H0759346 A JPH0759346 A JP H0759346A JP 13973294 A JP13973294 A JP 13973294A JP 13973294 A JP13973294 A JP 13973294A JP H0759346 A JPH0759346 A JP H0759346A
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- circuit
- power supply
- switching
- load current
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Abstract
(57)【要約】
【目的】 スイッチング電源回路の軽負荷領域での変換
効率を向上する。 【構成】 軽負荷領域では、スイッチング信号の繰り返
し周波数を低下し、スイッチング信号の振幅値を減少
し、スイッチング素子の寄生容量を減少し、平滑チョー
クのインダクタンスを増加して軽負荷時の損失を減少し
た。
効率を向上する。 【構成】 軽負荷領域では、スイッチング信号の繰り返
し周波数を低下し、スイッチング信号の振幅値を減少
し、スイッチング素子の寄生容量を減少し、平滑チョー
クのインダクタンスを増加して軽負荷時の損失を減少し
た。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源回路に
関し、特に軽負荷時の入力直流電力と出力直流電力との
比である変換効率の向上に関するものである。
関し、特に軽負荷時の入力直流電力と出力直流電力との
比である変換効率の向上に関するものである。
【０００２】
【従来の技術】直流電圧を入力とし、これをスイッチン
グ素子でスイッチングして一旦交流に変換した後、変圧
器で電圧変換し、この電圧変換した交流を整流平滑して
所望の直流電圧として負荷に供給するスイッチング電源
回路では、負荷電流の変動が大きくまた軽負荷で長時間
使用される場合が多い。従って、軽負荷時における効率
を向上させて、一次電源である電池の使用可能時間を延
長することが望まれる。
グ素子でスイッチングして一旦交流に変換した後、変圧
器で電圧変換し、この電圧変換した交流を整流平滑して
所望の直流電圧として負荷に供給するスイッチング電源
回路では、負荷電流の変動が大きくまた軽負荷で長時間
使用される場合が多い。従って、軽負荷時における効率
を向上させて、一次電源である電池の使用可能時間を延
長することが望まれる。
【０００３】軽負荷時における効率を向上するため、従
来色々な提案がなされている。例えば、特開平３−１７
３３５２号公報に開示された装置では、軽負荷状態とな
った場合には間欠的なスイッチング動作を行い、スイッ
チング動作が停止している期間は平滑キャパシタに蓄積
された静電エネルギーによって負荷回路に電力供給を行
っている。
来色々な提案がなされている。例えば、特開平３−１７
３３５２号公報に開示された装置では、軽負荷状態とな
った場合には間欠的なスイッチング動作を行い、スイッ
チング動作が停止している期間は平滑キャパシタに蓄積
された静電エネルギーによって負荷回路に電力供給を行
っている。
【０００４】また、特開平２−２５４９７２号公報で開
示された装置では、軽負荷時にスナバキャパシタ（ｓｎ
ｕｂｂｅｒ ｃａｐａｃｉｔｏｒ）の容量を減少してい
る。スイッチング素子を保護するためこれと並列にスナ
バキャパシタを挿入してあるが、軽負荷の場合はスイッ
チング素子で制御される電流も小さくなるので、スナバ
キャパシタを小さくしてもスイッチング素子を保護する
ことができる。スナバキャパシタの充放電は全部電力損
失となるので、スナバキャパシタの容量を減少すると、
電力損失を減少することができる。
示された装置では、軽負荷時にスナバキャパシタ（ｓｎ
ｕｂｂｅｒ ｃａｐａｃｉｔｏｒ）の容量を減少してい
る。スイッチング素子を保護するためこれと並列にスナ
バキャパシタを挿入してあるが、軽負荷の場合はスイッ
チング素子で制御される電流も小さくなるので、スナバ
キャパシタを小さくしてもスイッチング素子を保護する
ことができる。スナバキャパシタの充放電は全部電力損
失となるので、スナバキャパシタの容量を減少すると、
電力損失を減少することができる。
【０００５】
【発明が解決しようとする課題】上述した従来のスイッ
チング電源回路では、以下のような問題点がある。すな
わち、特開平３−１７３３５２号公報で開示された装置
では、スイッチング動作停止期間には平滑キャパシタか
ら負荷に電力供給を行っているので、この平滑キャパシ
タの容量を大きくしておく必要があり、これが装置を小
形化する上での障害となる。また、軽負荷状態から急激
に負荷電流が増加した場合、間欠スイッチング状態から
連続スイッチング状態への切換は直ちに行われるが、負
荷電流の急増によって低下した平滑キャパシタの電圧を
充電するために時間がかかり、負荷電流の増加に即応で
きない。さらに、この装置では負荷電流の増加を出力電
圧の低下で検出しているので、出力電圧の変化をなるべ
く小さくしたいというスイッチング電源回路の性能を向
上させることができない等の問題点がある。
チング電源回路では、以下のような問題点がある。すな
わち、特開平３−１７３３５２号公報で開示された装置
では、スイッチング動作停止期間には平滑キャパシタか
ら負荷に電力供給を行っているので、この平滑キャパシ
タの容量を大きくしておく必要があり、これが装置を小
形化する上での障害となる。また、軽負荷状態から急激
に負荷電流が増加した場合、間欠スイッチング状態から
連続スイッチング状態への切換は直ちに行われるが、負
荷電流の急増によって低下した平滑キャパシタの電圧を
充電するために時間がかかり、負荷電流の増加に即応で
きない。さらに、この装置では負荷電流の増加を出力電
圧の低下で検出しているので、出力電圧の変化をなるべ
く小さくしたいというスイッチング電源回路の性能を向
上させることができない等の問題点がある。
【０００６】次に、特開平２−２５４９７２号公報で開
示された装置では、スナバキャパシタの容量を減少して
いるが、スナバキャパシタの容量を零にしても、スイッ
チング素子として使用されるＭＯＳＦＥＴのドレイン・
ソース間およびゲート・ソース間に存在する電極間寄生
容量の充放電が、スナバキャパシタの充放電と同様に損
失の原因となるという問題点があった。
示された装置では、スナバキャパシタの容量を減少して
いるが、スナバキャパシタの容量を零にしても、スイッ
チング素子として使用されるＭＯＳＦＥＴのドレイン・
ソース間およびゲート・ソース間に存在する電極間寄生
容量の充放電が、スナバキャパシタの充放電と同様に損
失の原因となるという問題点があった。
【０００７】本発明はかかる問題点を解決するためにな
されたものであり、従来の装置の問題点を解決し、出力
電圧のレギュレーション特性を劣化させず、平滑キャパ
シタの容量増加を必要とすることなく、かつ軽負荷から
定格負荷への変化時における出力電圧の瞬時低下を抑制
し、更にはスイッチング素子の寄生容量に起因する損失
を抑制することができる高効率のスイッチング電源回路
を提供することを目的としている。
されたものであり、従来の装置の問題点を解決し、出力
電圧のレギュレーション特性を劣化させず、平滑キャパ
シタの容量増加を必要とすることなく、かつ軽負荷から
定格負荷への変化時における出力電圧の瞬時低下を抑制
し、更にはスイッチング素子の寄生容量に起因する損失
を抑制することができる高効率のスイッチング電源回路
を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明に係わるスイッチ
ング電源回路は、一次側の直流電源と、この直流電源に
変圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、前記スイッチング手段
はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記整流
回路の負荷電流を表す電圧を発生する負荷電流検出回路
と、この負荷電流検出回路の出力電圧を基準電圧と比較
するコンパレータと、このコンパレータの出力が、前記
負荷電流検出回路の出力電圧が前記基準電圧より低いこ
とを示す場合、前記スイッチング信号の繰り返し周波数
を減少するよう制御する手段とを備えたことを特徴とす
る。
ング電源回路は、一次側の直流電源と、この直流電源に
変圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、前記スイッチング手段
はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記整流
回路の負荷電流を表す電圧を発生する負荷電流検出回路
と、この負荷電流検出回路の出力電圧を基準電圧と比較
するコンパレータと、このコンパレータの出力が、前記
負荷電流検出回路の出力電圧が前記基準電圧より低いこ
とを示す場合、前記スイッチング信号の繰り返し周波数
を減少するよう制御する手段とを備えたことを特徴とす
る。
【０００９】また、一次側の直流電源と、この直流電源
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記
整流回路の負荷電流を表す電圧を発生する負荷電流検出
回路と、この負荷電流検出回路の出力電圧を基準電圧と
比較するコンパレータと、このコンパレータの出力が、
前記負荷電流検出回路の出力電圧が前記基準電圧より低
いことを示す場合、前記スイッチング信号の振幅ＶＧＳ
を減少するよう制御する手段とを備えたことを特徴とす
る。
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記
整流回路の負荷電流を表す電圧を発生する負荷電流検出
回路と、この負荷電流検出回路の出力電圧を基準電圧と
比較するコンパレータと、このコンパレータの出力が、
前記負荷電流検出回路の出力電圧が前記基準電圧より低
いことを示す場合、前記スイッチング信号の振幅ＶＧＳ
を減少するよう制御する手段とを備えたことを特徴とす
る。
【００１０】また、一次側の直流電源と、この直流電源
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記
整流回路の負荷電流を表す電圧を発生する負荷電流検出
回路と、この負荷電流検出回路の出力電圧を基準電圧と
比較するコンパレータと、このコンパレータの出力が、
前記負荷電流検出回路の出力電圧が前記基準電圧より低
いことを示す場合、前記スイッチング信号の周波数を減
少しかつその振幅ＶＧＳを減少するよう制御する手段と
を備えたことを特徴とする。
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段はＦＥＴを有し、前記ＰＷＭ制御回路は更に、前記
整流回路の負荷電流を表す電圧を発生する負荷電流検出
回路と、この負荷電流検出回路の出力電圧を基準電圧と
比較するコンパレータと、このコンパレータの出力が、
前記負荷電流検出回路の出力電圧が前記基準電圧より低
いことを示す場合、前記スイッチング信号の周波数を減
少しかつその振幅ＶＧＳを減少するよう制御する手段と
を備えたことを特徴とする。
【００１１】また、一次側の直流電源と、この直流電源
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段は第１のＦＥＴと、オンオフスイッチにより前記第
１のＦＥＴに並列に接続され又はその並列回路から切り
離される第２のＦＥＴとを有し、前記スイッチング電源
回路は更に、前記整流回路の負荷電流を表す電圧を発生
する負荷電流検出回路と、この負荷電流検出回路の出力
電圧を基準電圧と比較するコンパレータと、このコンパ
レータの出力が、前記負荷電流検出回路の出力電圧が前
記基準電圧より低いことを示す場合、前記第２のＦＥＴ
を並列回路から切り離すよう制御する手段とを備えたこ
とを特徴とする。
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段は第１のＦＥＴと、オンオフスイッチにより前記第
１のＦＥＴに並列に接続され又はその並列回路から切り
離される第２のＦＥＴとを有し、前記スイッチング電源
回路は更に、前記整流回路の負荷電流を表す電圧を発生
する負荷電流検出回路と、この負荷電流検出回路の出力
電圧を基準電圧と比較するコンパレータと、このコンパ
レータの出力が、前記負荷電流検出回路の出力電圧が前
記基準電圧より低いことを示す場合、前記第２のＦＥＴ
を並列回路から切り離すよう制御する手段とを備えたこ
とを特徴とする。
【００１２】また、一次側の直流電源と、この直流電源
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記整流回路は、
平滑キャパシタと第１及び第２の平滑チョークを有する
平滑回路に接続され、前記平滑キャパシタには並列にダ
ミーロードが接続され、前記第２の平滑チョークはオン
オフスイッチにより前記第１の平滑チョークに対して並
列に接続され又はこの並列回路から切り離されるよう制
御され、前記スイッチング電源回路は更に、前記整流回
路の負荷電流を表す電圧を発生する負荷電流検出回路
と、この負荷電流検出回路の出力電圧を基準電圧と比較
するコンパレータと、このコンパレータの出力が、前記
負荷電流検出回路の出力電圧が前記基準電圧より低いこ
とを示す場合、前記第２の平滑チョークを並列回路から
切り離すよう制御する手段とを備えたことを特徴とす
る。
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記整流回路は、
平滑キャパシタと第１及び第２の平滑チョークを有する
平滑回路に接続され、前記平滑キャパシタには並列にダ
ミーロードが接続され、前記第２の平滑チョークはオン
オフスイッチにより前記第１の平滑チョークに対して並
列に接続され又はこの並列回路から切り離されるよう制
御され、前記スイッチング電源回路は更に、前記整流回
路の負荷電流を表す電圧を発生する負荷電流検出回路
と、この負荷電流検出回路の出力電圧を基準電圧と比較
するコンパレータと、このコンパレータの出力が、前記
負荷電流検出回路の出力電圧が前記基準電圧より低いこ
とを示す場合、前記第２の平滑チョークを並列回路から
切り離すよう制御する手段とを備えたことを特徴とす
る。
【００１３】また、一次側の直流電源と、この直流電源
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段は第１のＦＥＴと、オンオフスイッチにより前記第
１のＦＥＴに並列に接続され又はその並列回路から切り
離される第２のＦＥＴとを有し、前記整流回路は、平滑
キャパシタと第１及び第２の平滑チョークを有する平滑
回路に接続され、前記平滑キャパシタには並列にダミー
ロードが接続され、前記第２の平滑チョークはオンオフ
スイッチにより前記第１の平滑チョークに対して並列に
接続され又はこの並列回路から切り離されるよう制御さ
れ、前記スイッチング電源回路は更に、前記整流回路の
負荷電流を表す電圧を発生する負荷電流検出回路と、こ
の負荷電流検出回路の出力電圧を基準電圧と比較するコ
ンパレータと、このコンパレータの出力が、前記負荷電
流検出回路の出力電圧が前記基準電圧より低いことを示
す場合、前記第２のＦＥＴを並列回路から切り離し、か
つ前記第２の平滑チョークを並列回路から切り離すよう
制御する手段とを備えたことを特徴とする。
に変圧器の一次側巻線を経て接続されるスイッチング手
段と、前記変圧器の二次側巻線に接続される整流回路
と、前記スイッチング手段に供給するスイッチング信号
のパルス幅を制御するＰＷＭ制御回路とを有し、前記ス
イッチング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形
波列であってそのパルス幅は前記ＰＷＭ制御回路により
前記整流回路の出力電圧を一定に保つように自動制御さ
れるスイッチング電源回路において、前記スイッチング
手段は第１のＦＥＴと、オンオフスイッチにより前記第
１のＦＥＴに並列に接続され又はその並列回路から切り
離される第２のＦＥＴとを有し、前記整流回路は、平滑
キャパシタと第１及び第２の平滑チョークを有する平滑
回路に接続され、前記平滑キャパシタには並列にダミー
ロードが接続され、前記第２の平滑チョークはオンオフ
スイッチにより前記第１の平滑チョークに対して並列に
接続され又はこの並列回路から切り離されるよう制御さ
れ、前記スイッチング電源回路は更に、前記整流回路の
負荷電流を表す電圧を発生する負荷電流検出回路と、こ
の負荷電流検出回路の出力電圧を基準電圧と比較するコ
ンパレータと、このコンパレータの出力が、前記負荷電
流検出回路の出力電圧が前記基準電圧より低いことを示
す場合、前記第２のＦＥＴを並列回路から切り離し、か
つ前記第２の平滑チョークを並列回路から切り離すよう
制御する手段とを備えたことを特徴とする。
【００１４】また、前記負荷電流検出回路は、前記整流
回路の負荷電流の通路に挿入された抵抗を備えたことを
特徴とする。
回路の負荷電流の通路に挿入された抵抗を備えたことを
特徴とする。
【００１５】さらに、前記負荷電流検出回路は、前記ス
イッチング手段に直列に挿入されたカレントトランスと
そのカレントトランスの二次側電圧の振幅を検出する整
流器を備えたことを特徴とする。
イッチング手段に直列に挿入されたカレントトランスと
そのカレントトランスの二次側電圧の振幅を検出する整
流器を備えたことを特徴とする。
【００１６】
【作用】本発明のスイッチング電源回路は、スイッチン
グ素子がＦＥＴである場合、その電極間寄生容量の充放
電による損失は、充放電回数に比例するので、スイッチ
ング周波数ｆを低下させるとその損失を低下させること
ができる。また、軽負荷状態ではスイッチング周波数ｆ
を低下させても十分に負荷電流を供給することができ
る。さらに、スイッチング電圧ＶＧＳを低下させると、
この電圧への充放電による損失を低下することができ
る。ＶＧＳを低下すると、当該ＦＥＴのオン状態時の抵
抗が増加し、そのための損失は増加するが、軽負荷時に
はこのための損失増加は小さい。
グ素子がＦＥＴである場合、その電極間寄生容量の充放
電による損失は、充放電回数に比例するので、スイッチ
ング周波数ｆを低下させるとその損失を低下させること
ができる。また、軽負荷状態ではスイッチング周波数ｆ
を低下させても十分に負荷電流を供給することができ
る。さらに、スイッチング電圧ＶＧＳを低下させると、
この電圧への充放電による損失を低下することができ
る。ＶＧＳを低下すると、当該ＦＥＴのオン状態時の抵
抗が増加し、そのための損失は増加するが、軽負荷時に
はこのための損失増加は小さい。
【００１７】また、ＦＥＴの電極間寄生容量を減少する
と、その寄生容量充放電のための損失は減少するが、寄
生容量の小さいＦＥＴは電流容量も小さいので、本発明
では寄生容量の小さい２個のＦＥＴを並列接続してスイ
ッチング素子とし、軽負荷時には、そのうちの１個のＦ
ＥＴを回路から遮断した。平滑チョークを使用する場合
は、その平滑チョークに流れる電流が不連続にならない
ようにブリーダ抵抗を設けるが、このブリーダ抵抗によ
る損失を減少するためには、軽負荷時において平滑チョ
ークのインダクタンスを増加し、ブリーダ抵抗に流れる
電流を減少した。
と、その寄生容量充放電のための損失は減少するが、寄
生容量の小さいＦＥＴは電流容量も小さいので、本発明
では寄生容量の小さい２個のＦＥＴを並列接続してスイ
ッチング素子とし、軽負荷時には、そのうちの１個のＦ
ＥＴを回路から遮断した。平滑チョークを使用する場合
は、その平滑チョークに流れる電流が不連続にならない
ようにブリーダ抵抗を設けるが、このブリーダ抵抗によ
る損失を減少するためには、軽負荷時において平滑チョ
ークのインダクタンスを増加し、ブリーダ抵抗に流れる
電流を減少した。
【００１８】
【実施例】以下、本発明の実施例を図面について説明す
る。図１は本発明の一実施例を示すブロック図であっ
て、図において、直流電源１と変圧器２の一次巻線、ス
イッチング素子５の閉回路は、スイッチング素子５によ
り開放・閉塞が周期的に繰り返される。図９はスイッチ
ング素子がＦＥＴである場合のスイッチング波形例を示
す。ＦＥＴ５のゲートとソース間の電圧であるゲート駆
動電圧ＶＧＳは、図９にＶＧＳで示す矩形波である。
る。図１は本発明の一実施例を示すブロック図であっ
て、図において、直流電源１と変圧器２の一次巻線、ス
イッチング素子５の閉回路は、スイッチング素子５によ
り開放・閉塞が周期的に繰り返される。図９はスイッチ
ング素子がＦＥＴである場合のスイッチング波形例を示
す。ＦＥＴ５のゲートとソース間の電圧であるゲート駆
動電圧ＶＧＳは、図９にＶＧＳで示す矩形波である。
【００１９】ＶＧＳが加えられると、ＦＥＴ５がオンと
なり、ＦＥＴ５のドレインソース間電圧ＶＤＳはほとん
ど零になる。ドレイン電流ＩＤは、図９のＩＤで示すよ
うに変圧器２の一次巻線に流れる。このドレイン電流
は、変圧器２の二次巻線に電圧を誘起する。変圧器２の
二次巻線に誘起された電圧は、整流ダイオード３により
整流されて平滑キャパシタ４を充電する。負荷電流Ｉ０
はキャパシタ４の放電によって得られる。
なり、ＦＥＴ５のドレインソース間電圧ＶＤＳはほとん
ど零になる。ドレイン電流ＩＤは、図９のＩＤで示すよ
うに変圧器２の一次巻線に流れる。このドレイン電流
は、変圧器２の二次巻線に電圧を誘起する。変圧器２の
二次巻線に誘起された電圧は、整流ダイオード３により
整流されて平滑キャパシタ４を充電する。負荷電流Ｉ０
はキャパシタ４の放電によって得られる。
【００２０】ゲート駆動電圧ＶＧＳのパルス幅は、ＰＷ
Ｍ制御回路６により制御される。出力電圧Ｖ０は、ＰＷ
Ｍ制御回路６内で基準電圧と比較される。出力電圧と基
準電圧との差である誤差電圧が、この誤差電圧を殆ど零
に保つように、ＰＷＭ制御回路６でパルス幅をフィード
バック制御する。本実施例では、負荷電流検出器１０は
Ｉ０に比例する電圧ＶＩを発生する抵抗から構成され
る。コンパレータ９はＶＩと基準電圧Ｖｒｅｆとを比較
し、ＶＩ＜Ｖｒｅｆのとき論理「Ｈ」の信号Ｓ１，Ｓ２
を出力し、そうでない場合、論理「Ｌ」の信号を出力す
る。
Ｍ制御回路６により制御される。出力電圧Ｖ０は、ＰＷ
Ｍ制御回路６内で基準電圧と比較される。出力電圧と基
準電圧との差である誤差電圧が、この誤差電圧を殆ど零
に保つように、ＰＷＭ制御回路６でパルス幅をフィード
バック制御する。本実施例では、負荷電流検出器１０は
Ｉ０に比例する電圧ＶＩを発生する抵抗から構成され
る。コンパレータ９はＶＩと基準電圧Ｖｒｅｆとを比較
し、ＶＩ＜Ｖｒｅｆのとき論理「Ｈ」の信号Ｓ１，Ｓ２
を出力し、そうでない場合、論理「Ｌ」の信号を出力す
る。
【００２１】信号Ｓ１，Ｓ２の論理が「Ｌ」のとき、周
波数可変発振回路７からの制御周波数ｆと、出力電圧可
変補助電源回路８からの制御電圧は正規の値に維持され
る。信号Ｓ１，Ｓ２の論理が「Ｈ」のときは、制御周波
数ｆを低下し、制御電圧ＶＣＣを低下して装置のスイッ
チング損失を減少する。
波数可変発振回路７からの制御周波数ｆと、出力電圧可
変補助電源回路８からの制御電圧は正規の値に維持され
る。信号Ｓ１，Ｓ２の論理が「Ｈ」のときは、制御周波
数ｆを低下し、制御電圧ＶＣＣを低下して装置のスイッ
チング損失を減少する。
【００２２】図７は、周波数可変発振回路７の周波数制
御の一例を示すブロック図で、信号Ｓ１の論理が「Ｈ」
のとき、キャパシタＣ２がキャパシタＣ１に並列に接続
され、発振周波数は低下する。
御の一例を示すブロック図で、信号Ｓ１の論理が「Ｈ」
のとき、キャパシタＣ２がキャパシタＣ１に並列に接続
され、発振周波数は低下する。
【００２３】図１０は、ＦＥＴ５の寄生容量を示す回路
図で、Ｓはソース、Ｄはドレイン、Ｇはゲートである。
ドレインとソース間には寄生容量ＣＤＳがあり、ゲート
とソース間には寄生容量ＣＧＳがあり、ドレインとゲー
トの間には寄生容量ＣＧＤがある。ドレイン電流のオフ
期間には、ＣＤＳとＣＧＤはＶＤＳまで充電される。こ
の充電には、式（２）で表されるエネルギーＷＬが必要
である。 ＷＬ＝Ｃｏｓｓ（ＶＤＳ（ＯＦＦ））2 ／２・・・（２） 但しＣｏｓｓ＝ＣＤＳ＋ＣＧＤである。
図で、Ｓはソース、Ｄはドレイン、Ｇはゲートである。
ドレインとソース間には寄生容量ＣＤＳがあり、ゲート
とソース間には寄生容量ＣＧＳがあり、ドレインとゲー
トの間には寄生容量ＣＧＤがある。ドレイン電流のオフ
期間には、ＣＤＳとＣＧＤはＶＤＳまで充電される。こ
の充電には、式（２）で表されるエネルギーＷＬが必要
である。 ＷＬ＝Ｃｏｓｓ（ＶＤＳ（ＯＦＦ））2 ／２・・・（２） 但しＣｏｓｓ＝ＣＤＳ＋ＣＧＤである。
【００２４】このエネルギーＷＬは、このオフ期間の次
に来るドレイン電流のオン期間内にＦＥＴの内部で消費
される。すなわち、１スイッチングサイクルでエネギー
ＷＬが消費される。１秒間のスイッチングサイクルは周
波数ｆであるから、制御周波数を低下すればスイッチン
グ損失をｆに比例して減少させることができる。
に来るドレイン電流のオン期間内にＦＥＴの内部で消費
される。すなわち、１スイッチングサイクルでエネギー
ＷＬが消費される。１秒間のスイッチングサイクルは周
波数ｆであるから、制御周波数を低下すればスイッチン
グ損失をｆに比例して減少させることができる。
【００２５】図１に示すようなフライバック型のスイッ
チング電源回路では、最大出力は、 Ｐｍａｘ＝（１／２）Ｌ（ＩＤＰ）2 ｆ・・・（１）で
表される。但し、Ｌはスイッチング素子の電流が流れる
変圧器２の一次巻線のインダクタンスで、ＩＤＰはＦＥ
Ｔ５のオン状態のときのドレイン電流のピーク値で、ｆ
は制御周波数であるが、軽負荷状態ではＰｍａｘが小さ
いのでｆを小さくしても差し支えない。
チング電源回路では、最大出力は、 Ｐｍａｘ＝（１／２）Ｌ（ＩＤＰ）2 ｆ・・・（１）で
表される。但し、Ｌはスイッチング素子の電流が流れる
変圧器２の一次巻線のインダクタンスで、ＩＤＰはＦＥ
Ｔ５のオン状態のときのドレイン電流のピーク値で、ｆ
は制御周波数であるが、軽負荷状態ではＰｍａｘが小さ
いのでｆを小さくしても差し支えない。
【００２６】なお、ＶＧＳまで充電される実際の容量
は、ＣＧＳとＣＧＤとの和よりも大きくなる。それはＣ
ＧＤにはミラー効果が存在するからである。従って、こ
の実際の寄生容量を充電するエネルギーＷＧは、 ＷＧ＝（ＱＧ）（ＶＧＳ（ＯＮ））・・・（３）で表さ
れることになる。但し、ＱＧはオン期間にゲートからソ
ースへ充電される電荷である。このエネルギーの半分
は、オン期間の充電に際して消費され、残りの半分はこ
のオン期間に続くオフ期間にＰＷＭ制御回路６内で消費
される。従ってＶＧＳを減少すると、ＱＧによる損失は
ＶＧＳの２乗に比例して減少する。それはＱＧがＶＧＳ
に比例するからである。
は、ＣＧＳとＣＧＤとの和よりも大きくなる。それはＣ
ＧＤにはミラー効果が存在するからである。従って、こ
の実際の寄生容量を充電するエネルギーＷＧは、 ＷＧ＝（ＱＧ）（ＶＧＳ（ＯＮ））・・・（３）で表さ
れることになる。但し、ＱＧはオン期間にゲートからソ
ースへ充電される電荷である。このエネルギーの半分
は、オン期間の充電に際して消費され、残りの半分はこ
のオン期間に続くオフ期間にＰＷＭ制御回路６内で消費
される。従ってＶＧＳを減少すると、ＱＧによる損失は
ＶＧＳの２乗に比例して減少する。それはＱＧがＶＧＳ
に比例するからである。
【００２７】ＶＧＳを減少すると、ＦＥＴ５のオン状態
のときの抵抗ＲＯＮは、図１１に示すように増加する。
この増加はＦＥＴ５内の抵抗損失を増加する。軽負荷の
ときはこの抵抗損失の増加は式（３）から期待できる損
失の減少よりも小さい。
のときの抵抗ＲＯＮは、図１１に示すように増加する。
この増加はＦＥＴ５内の抵抗損失を増加する。軽負荷の
ときはこの抵抗損失の増加は式（３）から期待できる損
失の減少よりも小さい。
【００２８】図５は、従来の装置における負荷電流と電
力損失の関係を示す図で、Ｗ１は負荷電流の二乗に比例
する電力損失、Ｗ２は負荷電流には関係のない電力損失
である。軽負荷領域においては損失Ｗ２は負荷電流に比
較して大きく、この領域における変換効率を低下してい
る。
力損失の関係を示す図で、Ｗ１は負荷電流の二乗に比例
する電力損失、Ｗ２は負荷電流には関係のない電力損失
である。軽負荷領域においては損失Ｗ２は負荷電流に比
較して大きく、この領域における変換効率を低下してい
る。
【００２９】図６は、本発明の装置での負荷電流と電力
損失の関係を示す図で、Ｗ１は図５と図６で同一であ
り、Ｗ２は定格負荷電流領域（ａ）では図５と図６で同
一である。負荷電流が（ｂ）点になると、コンパレータ
９の出力論理が変化し、ｆを低下しＶＧＳを低下してＷ
２を減少させる。従って軽負荷領域（ａ）における本発
明の装置の変換効率は向上する。本発明の装置の変換効
率は図８の実線Ｐで示すようになる。従来の装置の変換
効率は図８に点線Ｑで示す通りである。
損失の関係を示す図で、Ｗ１は図５と図６で同一であ
り、Ｗ２は定格負荷電流領域（ａ）では図５と図６で同
一である。負荷電流が（ｂ）点になると、コンパレータ
９の出力論理が変化し、ｆを低下しＶＧＳを低下してＷ
２を減少させる。従って軽負荷領域（ａ）における本発
明の装置の変換効率は向上する。本発明の装置の変換効
率は図８の実線Ｐで示すようになる。従来の装置の変換
効率は図８に点線Ｑで示す通りである。
【００３０】図２は、図１に示す実施例の変形例であ
り、負荷電流検出回路として変圧器２の一次側巻線に流
れる電流をカレントトランス１１で変流し、カレントト
ランス１１の二次側の電圧を整流したものを負荷電流の
検出としている。図３は、図１に示す実施例の他の変形
例であり、図１の実施例のスイッチング電源回路がフラ
イバック型で制御周波数ｆが任意に変化できるのに対
し、図３に示すスイッチング電源回路はフォワワード型
であって、変圧器２の磁気飽和や、その二次回路がフラ
イホイールダイオード１２や平滑チョーク１３や平滑キ
ャパシタ４が、整流ダイオード３に接続されて共振周波
数を持っているために、制御周波数ｆを自由に変更する
ことができない。
り、負荷電流検出回路として変圧器２の一次側巻線に流
れる電流をカレントトランス１１で変流し、カレントト
ランス１１の二次側の電圧を整流したものを負荷電流の
検出としている。図３は、図１に示す実施例の他の変形
例であり、図１の実施例のスイッチング電源回路がフラ
イバック型で制御周波数ｆが任意に変化できるのに対
し、図３に示すスイッチング電源回路はフォワワード型
であって、変圧器２の磁気飽和や、その二次回路がフラ
イホイールダイオード１２や平滑チョーク１３や平滑キ
ャパシタ４が、整流ダイオード３に接続されて共振周波
数を持っているために、制御周波数ｆを自由に変更する
ことができない。
【００３１】この場合は、式（３）に示すＶＧＳだけが
出力電圧可変補助電源回路８内で低下する。固定周波数
の発振器１８が、固定周波数の信号をＰＷＭ制御回路６
に供給する。制御周波数ｆの低下と、ＶＧＳの低下とは
互いに関連なく実施することができて、それぞれ独立し
て損失低減の効果を有することは言うまでもない。
出力電圧可変補助電源回路８内で低下する。固定周波数
の発振器１８が、固定周波数の信号をＰＷＭ制御回路６
に供給する。制御周波数ｆの低下と、ＶＧＳの低下とは
互いに関連なく実施することができて、それぞれ独立し
て損失低減の効果を有することは言うまでもない。
【００３２】図４は、本発明の他の実施例を示すブロッ
ク図であり、図において、図１，図３と同一符号は同一
又は相当部分を示し、スイッチング素子としては２個の
ＦＥＴ５１と５２とを有し、定格負荷領域ではこの２個
のＦＥＴが並列に接続されている。軽負荷領域ではＦＥ
Ｔ５２がオンオフスイッチ１４，１５により回路から切
り離される。これを切り離すと式（２）のキャパシティ
Ｃｏｓｓ、式（３）のＱＧが減少して軽負荷時の損失を
減少することができる。図４に示すスイッチング電源回
路は、図３の回路と同様フォワワード型であり、発振器
１８から固定周波数の信号が供給される。図３の実施例
と同じく軽負荷領域でＶＧＳを低下することは可能であ
るが、図４に示す実施例では、これを実行していない。
ク図であり、図において、図１，図３と同一符号は同一
又は相当部分を示し、スイッチング素子としては２個の
ＦＥＴ５１と５２とを有し、定格負荷領域ではこの２個
のＦＥＴが並列に接続されている。軽負荷領域ではＦＥ
Ｔ５２がオンオフスイッチ１４，１５により回路から切
り離される。これを切り離すと式（２）のキャパシティ
Ｃｏｓｓ、式（３）のＱＧが減少して軽負荷時の損失を
減少することができる。図４に示すスイッチング電源回
路は、図３の回路と同様フォワワード型であり、発振器
１８から固定周波数の信号が供給される。図３の実施例
と同じく軽負荷領域でＶＧＳを低下することは可能であ
るが、図４に示す実施例では、これを実行していない。
【００３３】図４に示す実施例では、平滑チョークは２
個の平滑チョーク１３１と１３２から構成され、定格負
荷領域では、１３２は１３１に並列に接続されている
が、軽負荷領域ではオンオフスイッチ１６により並列接
続から遮断される。スイッチング電源回路の動作が安定
して行われるためには、平滑チョークに流れる電流が不
連続になってはならない。このため、ダミー負荷１７が
設けられている。オンオフスイッチ１６は軽負荷領域で
平滑チョークのリアクタンスを増加させて、ダミー負荷
１７に流れる電流を減少し損失を低下させる。
個の平滑チョーク１３１と１３２から構成され、定格負
荷領域では、１３２は１３１に並列に接続されている
が、軽負荷領域ではオンオフスイッチ１６により並列接
続から遮断される。スイッチング電源回路の動作が安定
して行われるためには、平滑チョークに流れる電流が不
連続になってはならない。このため、ダミー負荷１７が
設けられている。オンオフスイッチ１６は軽負荷領域で
平滑チョークのリアクタンスを増加させて、ダミー負荷
１７に流れる電流を減少し損失を低下させる。
【００３４】図１２は、平滑チョークに流れる電流波形
とダミー負荷に流れる電流値を示す波形図である。チョ
ークに流れる電流Ｉとその両端の電圧Ｅとの間には、 Ｅ＝Ｌ（ｄＩ／ｄｔ）・・・（４）の関係がある。但
し、Ｌはチョークのインダクタンスである。チョークの
両端の電圧Ｅが矩形波（図示せず）であると、その電流
Ｉは、図１２にチョーク電流ＩＬで示すように直線で上
昇し、直線で下降する波形になる。この直線の傾斜はＬ
に逆比例する。定格負荷電流Ｉ０ではＩＬの平均値がＩ
０に等しい。負荷電流が減少すると、チョーク内の電流
は減少するが、電流の傾斜は変化しない。チョーク内の
電流が不連続になってはいけないので、図１２の点線Ｓ
に示すように、その最小値は零である。
とダミー負荷に流れる電流値を示す波形図である。チョ
ークに流れる電流Ｉとその両端の電圧Ｅとの間には、 Ｅ＝Ｌ（ｄＩ／ｄｔ）・・・（４）の関係がある。但
し、Ｌはチョークのインダクタンスである。チョークの
両端の電圧Ｅが矩形波（図示せず）であると、その電流
Ｉは、図１２にチョーク電流ＩＬで示すように直線で上
昇し、直線で下降する波形になる。この直線の傾斜はＬ
に逆比例する。定格負荷電流Ｉ０ではＩＬの平均値がＩ
０に等しい。負荷電流が減少すると、チョーク内の電流
は減少するが、電流の傾斜は変化しない。チョーク内の
電流が不連続になってはいけないので、図１２の点線Ｓ
に示すように、その最小値は零である。
【００３５】従来の装置のように、図１２の点線Ｓに示
す電流を流すためには、負荷電流が０となったとき、Ｓ
の平均値に相当する電流をダミー負荷１７に流さなけれ
ばならない。本発明では、軽負荷領域でチョーク１３２
が回路から遮断されるので、チョークのインダクタンス
は増加し、電流の傾斜が減少し、図１２の実線Ｔで示す
ようになるので、電流の平均値は減少し、ダミー負荷に
よる損失は減少する。
す電流を流すためには、負荷電流が０となったとき、Ｓ
の平均値に相当する電流をダミー負荷１７に流さなけれ
ばならない。本発明では、軽負荷領域でチョーク１３２
が回路から遮断されるので、チョークのインダクタンス
は増加し、電流の傾斜が減少し、図１２の実線Ｔで示す
ようになるので、電流の平均値は減少し、ダミー負荷に
よる損失は減少する。
【００３６】図４に示す実施例では、ＦＥＴ５２の切り
離しと、チョーク１３２の切り離しを同時に行ったが、
何れかを単独に行っても、それぞれの効果が得られるこ
とは言うまでもない。さらに、図３，図４に示す実施例
の負荷電流検出回路として、図２のカレントトランス１
１を使用することができる。
離しと、チョーク１３２の切り離しを同時に行ったが、
何れかを単独に行っても、それぞれの効果が得られるこ
とは言うまでもない。さらに、図３，図４に示す実施例
の負荷電流検出回路として、図２のカレントトランス１
１を使用することができる。
【００３７】
【発明の効果】以上説明したように本発明のスイッチン
グ電源回路は、スイッチング電源装置の軽負荷領域では
スイッチング信号の繰り返し周波数を低下し、スイッチ
ング信号の振幅ＶＧＳを減少し、スイッチング素子の寄
生容量を減少し、平滑チョークのインダクタンスを増加
するなど、当該スイッチング電源装置で実行することが
できる損失低減対策を実行することができるので、変換
効率を大幅に改善することができる。
グ電源回路は、スイッチング電源装置の軽負荷領域では
スイッチング信号の繰り返し周波数を低下し、スイッチ
ング信号の振幅ＶＧＳを減少し、スイッチング素子の寄
生容量を減少し、平滑チョークのインダクタンスを増加
するなど、当該スイッチング電源装置で実行することが
できる損失低減対策を実行することができるので、変換
効率を大幅に改善することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の一変形例を示すブロック図である。
【図３】図１の他の変形例を示すブロック図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】従来の装置の負荷電流と損失との関係を示す図
である。
である。
【図６】本発明の装置の負荷電流と損失との関係を示す
図である。
図である。
【図７】図１の周波数可変発振回路の一部を示す回路図
である。
である。
【図８】本発明による変換効率の向上を示す説明図であ
る。
る。
【図９】本発明の装置のスイッチング素子の各部の電圧
を示す波形図である。
を示す波形図である。
【図１０】本発明の装置のスイッチング素子の等価回路
を示す回路図である。
を示す回路図である。
【図１１】本発明の装置のスイッチング素子のスイッチ
ング電圧対内部抵抗の関係を示す図である。
ング電圧対内部抵抗の関係を示す図である。
【図１２】図４の平滑チョークの電流波形を示す波形図
である。
である。
１ 直流電源 ２ 変圧器 ３ 整流ダイオード ４ 平滑キャパシタ ５ スイッチング素子 ６ ＰＷＭ制御回路 ７ 周波数可変発振回路 ８ 出力電圧可変補助電源回路 ９ コンパレータ １０ 負荷電流検出回路 １１ カレントトランス １２ フライホイールダイオード １３ 平滑チョーク １４，１５，１６ オンオフスイッチ １７ ダミー負荷 １３１，１３２ 平滑チョーク
Claims (8)
- 【請求項１】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記スイッチング手段はＦＥＴを有し、 前記ＰＷＭ制御回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記ス
イッチング信号の繰り返し周波数を減少するよう制御す
る手段と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項２】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記スイッチング手段はＦＥＴを有し、 前記ＰＷＭ制御回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記ス
イッチング信号の振幅ＶＧＳを減少するよう制御する手
段と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項３】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記スイッチング手段はＦＥＴを有し、 前記ＰＷＭ制御回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記ス
イッチング信号の周波数を減少しかつその振幅ＶＧＳを
減少するよう制御する手段と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項４】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記スイッチング手段は第１のＦＥＴと、オンオフスイ
ッチにより前記第１のＦＥＴに並列に接続され又はその
並列回路から切り離される第２のＦＥＴとを有し、 前記スイッチング電源回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記第
２のＦＥＴを並列回路から切り離すよう制御する手段
と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項５】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記整流回路は、平滑キャパシタと第１及び第２の平滑
チョークを有する平滑回路に接続され、前記平滑キャパ
シタには並列にダミーロードが接続され、前記第２の平
滑チョークはオンオフスイッチにより前記第１の平滑チ
ョークに対して並列に接続され又はこの並列回路から切
り離されるよう制御され、 前記スイッチング電源回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記第
２の平滑チョークを並列回路から切り離すよう制御する
手段と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項６】 一次側の直流電源と、この直流電源に変
圧器の一次側巻線を経て接続されるスイッチング手段
と、前記変圧器の二次側巻線に接続される整流回路と、
前記スイッチング手段に供給するスイッチング信号のパ
ルス幅を制御するＰＷＭ制御回路とを有し、前記スイッ
チング信号は繰り返し周波数ｆで振幅ＶＧＳの矩形波列
であってそのパルス幅は前記ＰＷＭ制御回路により前記
整流回路の出力電圧を一定に保つように自動制御される
スイッチング電源回路において、 前記スイッチング手段は第１のＦＥＴと、オンオフスイ
ッチにより前記第１のＦＥＴに並列に接続され又はその
並列回路から切り離される第２のＦＥＴとを有し、 前記整流回路は、平滑キャパシタと第１及び第２の平滑
チョークを有する平滑回路に接続され、前記平滑キャパ
シタには並列にダミーロードが接続され、前記第２の平
滑チョークはオンオフスイッチにより前記第１の平滑チ
ョークに対して並列に接続され又はこの並列回路から切
り離されるよう制御され、 前記スイッチング電源回路は更に、 前記整流回路の負荷電流を表す電圧を発生する負荷電流
検出回路と、 この負荷電流検出回路の出力電圧を基準電圧と比較する
コンパレータと、 このコンパレータの出力が、前記負荷電流検出回路の出
力電圧が前記基準電圧より低いことを示す場合、前記第
２のＦＥＴを並列回路から切り離し、かつ前記第２の平
滑チョークを並列回路から切り離すよう制御する手段
と、 を備えたことを特徴とするスイッチング電源回路。 - 【請求項７】 前記負荷電流検出回路は、前記整流回路
の負荷電流の通路に挿入された抵抗を備えたことを特徴
とする請求項第１項〜第６項記載のスイッチング電源回
路。 - 【請求項８】 前記負荷電流検出回路は、前記スイッチ
ング手段に直列に挿入されたカレントトランスとそのカ
レントトランスの二次側電圧の振幅を検出する整流器を
備えたことを特徴とする請求項第１項〜第６項記載のス
イッチング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139732A JP2814917B2 (ja) | 1993-06-07 | 1994-05-31 | スイッチング電源回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-135488 | 1993-06-07 | ||
| JP13548893 | 1993-06-07 | ||
| JP6139732A JP2814917B2 (ja) | 1993-06-07 | 1994-05-31 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0759346A true JPH0759346A (ja) | 1995-03-03 |
| JP2814917B2 JP2814917B2 (ja) | 1998-10-27 |
Family
ID=26469329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139732A Expired - Lifetime JP2814917B2 (ja) | 1993-06-07 | 1994-05-31 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814917B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044884A1 (fr) * | 1996-05-21 | 1997-11-27 | Hitachi, Ltd. | Circuit d'alimentation a decoupage |
| KR100418705B1 (ko) * | 2001-12-21 | 2004-02-14 | 삼성전자주식회사 | 스위칭모드 전원공급시스템 |
| JP2004505596A (ja) * | 2000-07-28 | 2004-02-19 | ヴァレオ クリマチザション | 自己誘導素子、特に電磁バルブを通過する電流をレギュレートするための装置 |
| KR100605259B1 (ko) * | 2005-04-12 | 2006-07-28 | 삼성전자주식회사 | 저전압 발생장치 |
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-
1994
- 1994-05-31 JP JP6139732A patent/JP2814917B2/ja not_active Expired - Lifetime
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| JP4668512B2 (ja) * | 2000-07-28 | 2011-04-13 | ヴァレオ クリマチザション | 自己誘導素子、特に電磁バルブを通過する電流をレギュレートするための装置 |
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| JP2015080303A (ja) * | 2013-10-15 | 2015-04-23 | 富士通株式会社 | Ｄｃ／ｄｃコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814917B2 (ja) | 1998-10-27 |
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