JPH0758601A - Duty controller - Google Patents

Duty controller

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Publication number
JPH0758601A
JPH0758601A JP5203154A JP20315493A JPH0758601A JP H0758601 A JPH0758601 A JP H0758601A JP 5203154 A JP5203154 A JP 5203154A JP 20315493 A JP20315493 A JP 20315493A JP H0758601 A JPH0758601 A JP H0758601A
Authority
JP
Japan
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pulse signal
pulse
signal
duty
output
Prior art date
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Pending
Application number
JP5203154A
Other languages
Japanese (ja)
Inventor
Yoshiki Sakiyama
善樹 崎山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0758601A publication Critical patent/JPH0758601A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To improve the mounting of parts and the temperature characteristic by reducing the value of the integral constant as a constituting element of a duty adjustment device which can adjust the duty of an output pulse signal synchronized with an input pulse signal. CONSTITUTION:A pulse generating circuit generates a gate pulse signal S5, which has an arbitrary pulse width and whose position can be moved in one period T of an input pulse signal Sin by a variable resistance VR1, from the input pulse signal Sin. A switch circuit SW5 is controlled by a gate pulse signal S5 to open/close the circuit between a monostable multivibrator MMV 1 and the integrating circuit. It is sufficient if the integral constant has such value that the pulse width of the gate pulse signal S5 can be sufficiently integrated; and since the edge at the time, when the MMV 1 turns off the output pulse signal S1, exists in the gate pulse signal S5, the gate pulse signal S5 is moved in one period T of the input pulse signal Sin to control the duty of an output pulse signal Sout.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は外部入力パルスに同期し
たパルスを出力しこの出力パルスのデューティの調節を
可能とするデューティ調節装置に関し、特に外部同期機
能を有するCCDカメラにおいて外部入力映像同期信号
に対する出力映像の水平位相調整回路等として使用され
る、入力パルスの周期が長いときのデューティ調節装置
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty adjusting device which outputs a pulse synchronized with an external input pulse and makes it possible to adjust the duty of this output pulse, and more particularly to an external input video synchronizing signal in a CCD camera having an external synchronizing function. The present invention relates to a duty adjusting device which is used as a horizontal phase adjusting circuit for an output image and the like when an input pulse has a long cycle.

【0002】[0002]

【従来の技術】図3は従来のデューティ調節装置の一例
を示す回路図である。
2. Description of the Related Art FIG. 3 is a circuit diagram showing an example of a conventional duty adjusting device.

【0003】図3においてB入力端子に入力パルス信号
Sinを入力したモノマルチバイブレータ(MMV)1
のQバー出力端子からのパルス信号S1は、入力パルス
信号Sinに同期した反転位相の信号である。このパル
ス信号S1は抵抗R2,R3,R4,可変抵抗VR2,
コンデンサC2および演算増幅器(OP)4を含んで構
成される積分回路により積分される。この積分回路はM
MV1からのパルス信号S1のデューティに応じた電圧
を出力する。積分回路から出力された電圧は抵抗R1,
コンデンサC1を通してMMV1に負帰還されるので、
MMV1のQ出力端子からの出力パルス信号Soutは
パルス幅の制御を受ける。
In FIG. 3, a monomultivibrator (MMV) 1 in which an input pulse signal Sin is input to a B input terminal
The pulse signal S1 from the Q-bar output terminal is a signal having an inverted phase synchronized with the input pulse signal Sin. This pulse signal S1 has resistances R2, R3, R4 and variable resistance VR2.
It is integrated by an integrating circuit including a capacitor C2 and an operational amplifier (OP) 4. This integrator circuit is M
A voltage corresponding to the duty of the pulse signal S1 from the MV1 is output. The voltage output from the integrating circuit is the resistance R1,
Since it is negatively fed back to MMV1 through the capacitor C1,
The output pulse signal Sout from the Q output terminal of MMV1 is controlled in pulse width.

【0004】ここで、デューティの制御の発生原理につ
いて図4により説明する。
The principle of duty control generation will now be described with reference to FIG.

【0005】図4(a)はモノマルチバイブレータのパ
ルス発生の原理を説明するための図、図4(b)は図3
におけるデューティ調整の原理を説明するための図であ
る。
FIG. 4 (a) is a diagram for explaining the principle of pulse generation in the mono-multivibrator, and FIG. 4 (b) is FIG.
6 is a diagram for explaining the principle of duty adjustment in FIG.

【0006】図3および図4(a)を参照すると、MM
V1ではトリガパルス(入力パルス信号Sin)の立上
がりエッジまたは立下がりエッジから抵抗R1,コンデ
ンサC1の時定数により充電が始まり、コンデンサC1
に充電された電圧があらかじめMMV1の内部で設定さ
れたスレッショルドレベルVthに達すると、ほぼ時定
数0で放電されてコンデンサC1にチャージされた電荷
がなくなる。このコンデンサC1の充電から放電に至る
時間だけMMV1のQバー出力端子からパルス信号S1
が出力される。
Referring to FIGS. 3 and 4 (a), the MM
At V1, charging starts from the rising edge or falling edge of the trigger pulse (input pulse signal Sin) by the time constant of the resistor R1 and the capacitor C1, and the capacitor C1
When the charged voltage reaches the threshold level Vth set inside the MMV1 in advance, it is discharged with a time constant of 0 and the capacitor C1 has no charge. The pulse signal S1 is output from the Q-bar output terminal of the MMV1 only during the time from the charging to the discharging of the capacitor C1.
Is output.

【0007】次に、図3および図4(b)を参照する
と、パルス信号S1のデューティが大きくなるとこれを
積分した信号S12の直流電圧値は大きくなり、OP4
の出力S13の電位はVAからVBに低下する。これに
よって抵抗R1に掛かる電圧が下がるので、コンデンサ
C1に掛かる電圧がスレッショルドレベルVthに達す
るまでの時間が延びる。したがってMMV1のQバー出
力端子からの出力パルス信号S1はパルスBのようにパ
ルスAより負の部分が大きくなり、つまりデューティは
下がる。
Next, referring to FIGS. 3 and 4 (b), when the duty of the pulse signal S1 increases, the DC voltage value of the signal S12 obtained by integrating the pulse signal S1 increases, and OP4
The potential of the output S13 of the V.sub.2 decreases from VA to VB. As a result, the voltage applied to the resistor R1 decreases, and the time required for the voltage applied to the capacitor C1 to reach the threshold level Vth is extended. Therefore, the output pulse signal S1 from the Q-bar output terminal of the MMV1 has a larger negative portion than the pulse A like the pulse B, that is, the duty decreases.

【0008】このように、このデューティ調節装置のM
MV1には、デューティが大きくなれば、それを妨げる
ようにデューティを小さくする制御が働き、逆にデュー
ティが小さくなればそれを妨げるようにデューティを大
きくする制御が働く。つまり、デューティにおいて負帰
還となっている。
As described above, the M of the duty adjusting device is
When the duty becomes large, the MV1 is controlled so that the duty is decreased so as to prevent it, and conversely, when the duty is decreased, the control is increased so as to prevent it. That is, the duty is negatively fed back.

【0009】もし、この負帰還の系が収束するならば、
あるデューティ値において安定点が存在するはずであ
る。
If this negative feedback system converges,
There should be a stable point at some duty value.

【0010】また、OP4の出力S13は、OP4の+
端子への入力電圧によって変化する。具体的には、+端
子の入力電圧を上げればOP4の出力電圧は下がり、逆
に+端子の入力電圧を下げればOP4の出力電圧は上が
る。したがって可変抵抗VR2の調整によりデューティ
を調整することが可能である。
The output S13 of OP4 is + of OP4.
It changes according to the input voltage to the terminal. Specifically, if the input voltage of the + terminal is increased, the output voltage of OP4 decreases, and conversely, if the input voltage of the + terminal is decreased, the output voltage of OP4 increases. Therefore, the duty can be adjusted by adjusting the variable resistor VR2.

【0011】[0011]

【発明が解決しようとする課題】この従来のデューティ
調節装置では、入力パルス信号Sinの周期が長くなる
と、抵抗R2の抵抗値とコンデンサC2の容量値との
積、すなわち時定数が大きくなり、MMV1から出力さ
れるパルス信号S1のデューティを制御する負帰還系の
ゲインが低くなる。したがって、出力パルス信号Sou
tのデューティが不安定になるという問題点があった。
In this conventional duty adjusting device, when the cycle of the input pulse signal Sin becomes long, the product of the resistance value of the resistor R2 and the capacitance value of the capacitor C2, that is, the time constant becomes large, and the MMV1 The gain of the negative feedback system that controls the duty of the pulse signal S1 output from the device becomes low. Therefore, the output pulse signal Sou
There is a problem that the duty of t becomes unstable.

【0012】[0012]

【課題を解決するための手段】本発明のデューティ調節
装置は、あらかじめ定めた周期の方形波信号を入力しこ
の方形波信号を位相反転した第1のパルス信号を出力す
る第1のモノマルチバイブレータと、前記方形波信号を
入力しこの方形波信号に対する時間遅れを可変とし且つ
パルス幅を前記方形波信号とは異なる値に規定した第2
のパルス信号を発生するゲートパルス発生手段と、入力
した前記第1のパルス信号を前記第2のパルス信号でサ
ンプリングするサンプリング手段と、このサンプリング
手段の出力信号のデューティ比に応じて出力電圧が負の
特性として変化する積分手段と、この積分手段の前記出
力電圧で前記第1のパルス信号のパルス幅を制御する制
御手段とを備えている。
SUMMARY OF THE INVENTION A duty adjusting device of the present invention is a first mono-multivibrator which inputs a square wave signal having a predetermined period and outputs a first pulse signal which is a phase inversion of the square wave signal. And the square wave signal is input, the time delay with respect to the square wave signal is made variable, and the pulse width is defined to a value different from that of the square wave signal.
Gate pulse generating means for generating the pulse signal, sampling means for sampling the input first pulse signal with the second pulse signal, and an output voltage negative according to the duty ratio of the output signal of the sampling means. And a control means for controlling the pulse width of the first pulse signal by the output voltage of the integration means.

【0013】[0013]

【実施例】次に、本発明について図面を参照して説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【0014】図1は本発明のデューティ調節装置の一実
施例を示す回路図、図2は図1に示す実施例における各
部の信号のタイムチャートである。
FIG. 1 is a circuit diagram showing an embodiment of the duty adjusting device of the present invention, and FIG. 2 is a time chart of signals of respective parts in the embodiment shown in FIG.

【0015】本実施例のデューティ調節装置は、B入力
端子に入力された任意の周期的な方形波の入力パルス信
号SinをトリガとしてQバー出力端子から反転位相の
パルス信号S1を出力するMMV1と、B入力端子に入
力された任意の周期的な方形波の入力パルス信号Sin
に対する時間遅れを可変抵抗VR1により可変としてパ
ルス信号S4を出力するMMV2と;このパルス信号S
4のパルス幅を入力パルス信号Sinのパルス幅と異な
る値に抵抗R5とコンデンサC4とによって規定するM
MV3とから構成されるゲートパルス発生回路と、入力
したパルス信号S1をゲートパルス信号S5でサンプリ
ングするスイッチ回路(SW)5と、SW5の出力S2
のパルス信号のデューティ比に応じて出力電圧が負の特
性として変化するOP4とを備え、OP4の出力電圧を
抵抗R1,コンデンサC1を通してMMV1に帰還して
パルス幅を制御する。
The duty adjusting device of this embodiment uses an MMV1 which outputs a pulse signal S1 having an inverted phase from the Q bar output terminal by using the input pulse signal Sin of an arbitrary periodic square wave input to the B input terminal as a trigger. , Input pulse signal Sin of arbitrary periodic square wave input to B input terminal
And MMV2 that outputs a pulse signal S4 by changing the time delay with respect to the variable resistance VR1;
4 is defined by the resistor R5 and the capacitor C4 to a value different from the pulse width of the input pulse signal Sin.
A gate pulse generation circuit composed of MV3, a switch circuit (SW) 5 for sampling the input pulse signal S1 with a gate pulse signal S5, and an output S2 of SW5.
OP4 in which the output voltage changes as a negative characteristic in accordance with the duty ratio of the pulse signal of 1., the output voltage of OP4 is fed back to MMV1 through the resistor R1 and the capacitor C1, and the pulse width is controlled.

【0016】なお、OP4は抵抗R2,R3,R4およ
びコンデンサC2を含んで積分回路を形成している。
OP4 includes resistors R2, R3, R4 and a capacitor C2 to form an integrating circuit.

【0017】続いて本実施例の動作について図2を併用
して説明する。
Next, the operation of this embodiment will be described with reference to FIG.

【0018】MMV1は入力パルス信号Sinをトリガ
としてQバー出力端子からパルス信号S1を出力する。
MMV2は入力パルス信号SinをトリガとしてQバー
出力端子からパルス信号S4を出力する。そして、MM
V3はこのパルス信号S4をトリガとしてQ出力端子か
らゲートパルス信号S5を出力する。
The MMV1 outputs the pulse signal S1 from the Q-bar output terminal using the input pulse signal Sin as a trigger.
The MMV2 outputs the pulse signal S4 from the Q-bar output terminal by using the input pulse signal Sin as a trigger. And MM
V3 uses this pulse signal S4 as a trigger to output a gate pulse signal S5 from the Q output terminal.

【0019】パルス信号S4のパルス幅tw1は可変抵
抗VR1によって可変可能である。したがってMMV3
のQ出力端子からのゲートパルス信号S5の位相を変化
させることができる。
The pulse width tw1 of the pulse signal S4 can be changed by the variable resistor VR1. Therefore MMV3
The phase of the gate pulse signal S5 from the Q output terminal can be changed.

【0020】このパルス幅tw1は外部入力の映像信号
の水平同期信号に対する出力映像信号の水平位相を決定
する。つまり、パルス幅tw1が長くなれば出力映像信
号の水平位相は遅れ、逆に短くなれば出力映像信号の水
平位相は進む。
The pulse width tw1 determines the horizontal phase of the output video signal with respect to the horizontal synchronizing signal of the externally input video signal. That is, if the pulse width tw1 is long, the horizontal phase of the output video signal is delayed, and conversely, if the pulse width tw1 is short, the horizontal phase of the output video signal is advanced.

【0021】SW5はMMV1のQバー出力端子からの
パルス信号S1を入力とし、MMV3のQ出力端子から
のゲートパルス信号S5によってオン/オフ動作をす
る。すなわち、ゲートパルス信号S5がハイレベル
(“H”)の時はゲートパルス信号S5のパルス幅tw
2の期間のみSW5の出力S2を“H”として出力し、
ゲートパルス信号S5がローレベル(“L”)の時はパ
ルス信号S2は破線で示すようにハイインピーダンス状
態となる。
SW5 receives the pulse signal S1 from the Q-bar output terminal of MMV1, and turns on / off by the gate pulse signal S5 from the Q-output terminal of MMV3. That is, when the gate pulse signal S5 is at a high level (“H”), the pulse width tw of the gate pulse signal S5
The output S2 of SW5 is output as "H" only during the period of 2,
When the gate pulse signal S5 is at low level ("L"), the pulse signal S2 is in a high impedance state as shown by the broken line.

【0022】パルス幅tw2はループのダンピングファ
クタを決定する他に、このループ内の積分回路の時定数
を調整することができる。すなわち、パルス幅tw2が
短いほど積分回路の時定数を小さくすることができる。
In addition to determining the damping factor of the loop, the pulse width tw2 can adjust the time constant of the integrator circuit in this loop. That is, the shorter the pulse width tw2, the smaller the time constant of the integrating circuit.

【0023】次に、OP4,抵抗R2,R3,R4およ
びコンデンサC2で構成される積分回路では、SW5の
出力S2を入力して積分するが、ゲートパルス信号S5
のパルス幅tw2が十分小さければ、抵抗R2,コンデ
ンサC2で決められる時定数τが入力パルス信号Sin
の周期Tに比べて十分に小さくても、OP4の出力S3
は十分に平滑された直流電圧と見なせる。
Next, in the integrating circuit composed of OP4, resistors R2, R3, R4 and capacitor C2, the output S2 of SW5 is input and integrated, but the gate pulse signal S5
If the pulse width tw2 of the input pulse signal Sin is sufficiently small, the time constant τ determined by the resistor R2 and the capacitor C2 becomes the input pulse signal Sin.
Output S3 of OP4 even if it is sufficiently smaller than the cycle T of
Can be regarded as a sufficiently smoothed DC voltage.

【0024】このOP4の出力S3の直流電圧はMMV
1に抵抗R1,コンデンサC1を通してループ帰還さ
れ、MMV1のQバー出力端子からのパルス信号S1お
よびQ出力端子からの出力パルス信号Soutのパルス
幅、言い換えればデューティを制御する。このループ系
によるデューティに対する制御はデューティの変化に対
してその変化を抑制する、いわゆる負帰還制御である。
The DC voltage of the output S3 of OP4 is MMV.
1 is looped back through the resistor R1 and the capacitor C1 to control the pulse width of the pulse signal S1 from the Q bar output terminal of the MMV1 and the output pulse signal Sout from the Q output terminal, in other words, the duty. The control for the duty by this loop system is so-called negative feedback control for suppressing the change in the duty.

【0025】ここで、図1におけるデューティ調整の原
理について述べる。
The principle of duty adjustment in FIG. 1 will be described.

【0026】OP4の出力S3の変化によるMMV1の
Qバー出力端子からのパルス信号S1のパルス幅の変化
の原理は前述した図3における従来のデューティ調整の
原理で説明したとおりである。
The principle of the change of the pulse width of the pulse signal S1 from the Q-bar output terminal of the MMV1 due to the change of the output S3 of OP4 is as described in the above-mentioned principle of the conventional duty adjustment in FIG.

【0027】本実施例のデューティ調節装置において
も、デューティに対して負帰還である。ここで負帰還系
の安定点を考えてみると、もしも、MMV1のQバー出
力端子からのパルス信号S1の立上がりエッジまたは立
下がりエッジがMMV3のQ出力端子からのゲートパル
ス信号S5のパルス内になければ、SW5の出力S2は
“H”または“L”となり、したがってOP4の出力S
3は“L”または“H”となり、負帰還系は収束しな
い。
Also in the duty adjusting device of this embodiment, negative feedback is performed with respect to the duty. Considering the stable point of the negative feedback system, if the rising edge or the falling edge of the pulse signal S1 from the Q bar output terminal of MMV1 falls within the pulse of the gate pulse signal S5 from the Q output terminal of MMV3. If not, the output S2 of SW5 becomes "H" or "L", and therefore the output S2 of OP4.
3 becomes "L" or "H", and the negative feedback system does not converge.

【0028】次に、MMV1からのパルス信号S1の立
上がりエッジがゲートパルス信号S5のパルス内にあれ
ば、SW5の出力S2を積分した電位は抵抗R3とR4
との抵抗分割により決められた電位になり得る。したが
って、そこに帰還系の安定点が存在し得る。つまりゲー
トパルス信号S5のパルスの位置を調整することによ
り、デューティの調整をすることが可能となる。
Next, if the rising edge of the pulse signal S1 from MMV1 is within the pulse of the gate pulse signal S5, the potential obtained by integrating the output S2 of SW5 is the resistances R3 and R4.
The potential can be determined by the resistance division with. Therefore, there may be a stable point of the feedback system there. That is, the duty can be adjusted by adjusting the position of the pulse of the gate pulse signal S5.

【0029】また、パルス信号S1の立下がりエッジが
ゲートパルス信号S5のパルス内にあるときは、ループ
系は正帰還となるので、安定点は存在しない。
When the falling edge of the pulse signal S1 is within the pulse of the gate pulse signal S5, the loop system is in positive feedback, and there is no stable point.

【0030】本実施例における積分回路では、ゲートパ
ルス信号S5のパルスの期間(図2におけるtw2)分
を直流レベルに変換できればよいので、図3に示した従
来例の積分回路より積分定数を小さくすることが可能と
なる。
In the integrating circuit of this embodiment, it is sufficient that the pulse period (tw2 in FIG. 2) of the gate pulse signal S5 can be converted into the DC level, and therefore the integration constant is smaller than that of the integrating circuit of the conventional example shown in FIG. It becomes possible to do.

【0031】前述した抵抗R2の抵抗値とコンデンサC
2の容量値とで決められる時定数τが小さいということ
は、上記の積分回路における応答特性を下げなくても済
むということであるので、MMV1出力のパルス信号S
1および出力パルス信号Soutのデューティを制御す
る負帰還系における応答特性を入力パルス信号Sinの
周期Tが大きくなったために下げなくてもよいというこ
とになる。
The resistance value of the resistor R2 and the capacitor C described above.
The fact that the time constant τ determined by the capacitance value of 2 is small means that the response characteristic of the integrating circuit does not have to be lowered, and therefore the pulse signal S of the MMV1 output is used.
1 and the response characteristics in the negative feedback system for controlling the duty of the output pulse signal Sout need not be lowered because the cycle T of the input pulse signal Sin is increased.

【0032】したがって、本実施例によれば、ジッタ等
により入力パルス信号Sinのデューティが変化して
も、MMV1のQ出力端子からの出力パルス信号Sou
tのデューティの変化を十分に抑えることができる。
Therefore, according to this embodiment, even if the duty of the input pulse signal Sin changes due to jitter or the like, the output pulse signal Sou from the Q output terminal of the MMV1 is output.
It is possible to sufficiently suppress the change in duty of t.

【0033】[0033]

【発明の効果】以上説明したように本発明は、出力パル
ス信号のデューティを制御する負帰還系の応答特性を入
力パルス信号の周期が大きくなっても下げずに済むの
で、出力パルス信号のデューティが不安定になることを
防止できる。
As described above, according to the present invention, the response characteristic of the negative feedback system for controlling the duty of the output pulse signal does not have to be lowered even if the cycle of the input pulse signal becomes large. Can be prevented from becoming unstable.

【0034】また、積分定数値を小さくできるので、実
装スペースや温度特性の優れたセラミックコンデンサが
使用でき、部品実装の改善が可能となり、温度特性が向
上するという効果を有する。
Further, since the integral constant value can be made small, a ceramic capacitor excellent in mounting space and temperature characteristics can be used, component mounting can be improved, and temperature characteristics can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のデューティ調節装置の一実施例を示す
回路図である。
FIG. 1 is a circuit diagram showing an embodiment of a duty adjusting device of the present invention.

【図2】図1に示す実施例における各部の信号のタイム
チャートである。
FIG. 2 is a time chart of signals of various parts in the embodiment shown in FIG.

【図3】従来のデューティ調節装置の一例を示す回路図
である。
FIG. 3 is a circuit diagram showing an example of a conventional duty adjusting device.

【図4】(a)はモノマルチバイブレータのパルス発生
の原理を説明するための図、(b)は図3におけるデュ
ーティ調整の原理を説明するための図である。
4A is a diagram for explaining the principle of pulse generation of the mono-multivibrator, and FIG. 4B is a diagram for explaining the principle of duty adjustment in FIG.

【符号の説明】[Explanation of symbols]

1,2,3 モノマルチバイブレータ(MMV) 4 演算増幅器(OP) 5 スイッチ回路(SW) C1,〜C4 コンデンサ R1,〜R5 抵抗 VR1,VR2 可変抵抗 S1,S4 パルス信号 S2 SW5の出力 S3,S13 OP4の出力 S5 ゲートパルス信号 S12 積分した信号 Sin 入力パルス信号 Sout 出力パルス信号 1, 2, 3 Mono multivibrator (MMV) 4 Operational amplifier (OP) 5 Switch circuit (SW) C1, ~ C4 Capacitor R1, ~ R5 Resistance VR1, VR2 Variable resistance S1, S4 Pulse signal S2 SW5 output S3, S13 Output of OP4 S5 Gate pulse signal S12 Integrated signal Sin Input pulse signal Sout Output pulse signal

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 あらかじめ定めた周期の方形波信号を入
力しこの方形波信号を位相反転した第1のパルス信号を
出力する第1のモノマルチバイブレータと、前記方形波
信号を入力しこの方形波信号に対する時間遅れを可変と
し且つパルス幅を前記方形波信号とは異なる値に規定し
た第2のパルス信号を発生するゲートパルス発生手段
と、入力した前記第1のパルス信号を前記第2のパルス
信号でサンプリングするサンプリング手段と、このサン
プリング手段の出力信号のデューティ比に応じて出力電
圧が負の特性として変化する積分手段と、この積分手段
の前記出力電圧で前記第1のパルス信号のパルス幅を制
御する制御手段とを備えることを特徴とするデューティ
調節装置。
1. A first mono-multivibrator for inputting a square wave signal having a predetermined period and outputting a first pulse signal obtained by phase-inversion of the square wave signal, and the square wave signal for inputting the square wave signal. Gate pulse generating means for generating a second pulse signal having a variable time delay with respect to the signal and having a pulse width defined to a value different from the square wave signal, and the input first pulse signal to the second pulse. Sampling means for sampling with a signal, integrating means for changing the output voltage as a negative characteristic according to the duty ratio of the output signal of the sampling means, and pulse width of the first pulse signal with the output voltage of the integrating means And a control means for controlling the.
【請求項2】 前記ゲートパルス発生手段は前記方形波
信号の時間遅れを可変とする第2のモノマルチバイブレ
ータと、この第2のモノマルチバイブレータ出力のパル
ス信号のパルス幅を規定して前記第2のパルス信号を出
力する第3のモノマルチバイブレータとから構成される
ことを特徴とする請求項1記載のデューティ調節装置。
2. The gate pulse generating means defines a second mono-multivibrator for varying the time delay of the square wave signal, and a pulse width of the pulse signal of the second mono-multivibrator output for defining the first mono-multivibrator. The duty adjusting device according to claim 1, comprising a third mono-multivibrator which outputs two pulse signals.
【請求項3】 前記サンプリング手段は前記第2のパル
ス信号のハイレベル/ローレベルによりオン/オフする
スイッチ回路であることを特徴とする請求項1記載のデ
ューティ調節装置。
3. The duty adjusting device according to claim 1, wherein the sampling means is a switch circuit which is turned on / off according to a high level / low level of the second pulse signal.
【請求項4】 前記積分手段は抵抗とコンデンサと演算
増幅器とから構成されることを特徴とする請求項1記載
のデューティ調節装置。
4. The duty adjusting device according to claim 1, wherein the integrating means comprises a resistor, a capacitor and an operational amplifier.
【請求項5】 前記制御手段は前記積分手段の出力電圧
を前記第1のモノマルチバイブレータに帰還して構成さ
れることを特徴とする請求項1記載のデューティ調節装
置。
5. The duty adjusting device according to claim 1, wherein the control means is configured by feeding back an output voltage of the integrating means to the first mono-multivibrator.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1662656A1 (en) * 2004-11-26 2006-05-31 Samsung Electronics Co., Ltd. Duty cycle correction circuit

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* Cited by examiner, † Cited by third party
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EP1662656A1 (en) * 2004-11-26 2006-05-31 Samsung Electronics Co., Ltd. Duty cycle correction circuit

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