JPH0758303A - 結合型基板の製造方法 - Google Patents
結合型基板の製造方法Info
- Publication number
- JPH0758303A JPH0758303A JP5206598A JP20659893A JPH0758303A JP H0758303 A JPH0758303 A JP H0758303A JP 5206598 A JP5206598 A JP 5206598A JP 20659893 A JP20659893 A JP 20659893A JP H0758303 A JPH0758303 A JP H0758303A
- Authority
- JP
- Japan
- Prior art keywords
- wafers
- wafer
- boron
- bonding
- clean room
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 230000008878 coupling Effects 0.000 title abstract 7
- 238000010168 coupling process Methods 0.000 title abstract 7
- 238000005859 coupling reaction Methods 0.000 title abstract 7
- 235000012431 wafers Nutrition 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000004140 cleaning Methods 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 11
- 238000001035 drying Methods 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 39
- 229910052796 boron Inorganic materials 0.000 abstract description 38
- 239000012535 impurity Substances 0.000 abstract description 13
- 238000002955 isolation Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000011109 contamination Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 結合型基板の結合界面における不純物、特に
ボロン量を低減し、結合型基板の品質の向上を図る。 【構成】 ウェーハの仕上げ洗浄工程と、仕上げ洗浄を
行ったウェーハをクリーンルームエアから隔離すべく密
閉式ボックス内に保管する工程と、一旦保管された２枚
のウェーハを直接クリーンルームエアにあたらない清浄
な雰囲気下で重ね合わせる工程と、重ね合わされた２枚
のウェーハを結合する結合熱処理工程とを有する。
ボロン量を低減し、結合型基板の品質の向上を図る。 【構成】 ウェーハの仕上げ洗浄工程と、仕上げ洗浄を
行ったウェーハをクリーンルームエアから隔離すべく密
閉式ボックス内に保管する工程と、一旦保管された２枚
のウェーハを直接クリーンルームエアにあたらない清浄
な雰囲気下で重ね合わせる工程と、重ね合わされた２枚
のウェーハを結合する結合熱処理工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、結合型基板の結合界面
における不純物量を低減することによって、品質の安定
した結合型基板を製造する方法に関する。
における不純物量を低減することによって、品質の安定
した結合型基板を製造する方法に関する。
【０００２】
【従来の技術】結合型基板とは、半導体材料からなるウ
ェーハ同士を直接結合した基板、及び半導体ウェーハと
絶縁体ウェーハとを結合した所謂ＳＯＩ（Semiconducto
r OnInsulator)型基板の二つの型に大きく別けることが
できる。
ェーハ同士を直接結合した基板、及び半導体ウェーハと
絶縁体ウェーハとを結合した所謂ＳＯＩ（Semiconducto
r OnInsulator)型基板の二つの型に大きく別けることが
できる。
【０００３】そのうち、前者の半導体材料からなるウェ
ーハ同士の結合型基板に関しては、ウェーハがシリコン
単結晶からなる鏡面ウェーハ（以下、Ｓｉウェーハとい
う）の場合、Ｓｉウェーハの鏡面同士を重ね合わせた
後、結合熱処理を施すことにより、エピタキシャルウェ
ーハに相当する結合型基板を製造することができる。
ーハ同士の結合型基板に関しては、ウェーハがシリコン
単結晶からなる鏡面ウェーハ（以下、Ｓｉウェーハとい
う）の場合、Ｓｉウェーハの鏡面同士を重ね合わせた
後、結合熱処理を施すことにより、エピタキシャルウェ
ーハに相当する結合型基板を製造することができる。
【０００４】他方、後者のＳＯＩ型基板の場合をＳｉウ
ェーハについて説明すれば、２枚のＳｉウェーハのうち
の少なくとも一方の表面にＳｉ酸化膜を形成せしめた
後、その鏡面部同士の間にＳｉ酸化膜を介在させた状態
で重ね合わせ、数百度以上の温度による結合熱処理によ
って結合させた後、その一方のウェーハを研削、研磨し
て薄層化することにより製造される。また、Ｓｉウェー
ハと石英ウェーハとによる結合型ウェーハの製造も可能
である。
ェーハについて説明すれば、２枚のＳｉウェーハのうち
の少なくとも一方の表面にＳｉ酸化膜を形成せしめた
後、その鏡面部同士の間にＳｉ酸化膜を介在させた状態
で重ね合わせ、数百度以上の温度による結合熱処理によ
って結合させた後、その一方のウェーハを研削、研磨し
て薄層化することにより製造される。また、Ｓｉウェー
ハと石英ウェーハとによる結合型ウェーハの製造も可能
である。
【０００５】従来、この結合型基板を製造するには、図
８に示すごとく、ウェーハの仕上げ洗浄を行う工程３２
と、仕上げ洗浄を行ったウェーハをクリーンベンチ内に
所定時間保管又は放置する工程３４と、その後２枚のウ
ェーハを空気中の開放状態で重ね合わせる工程３６と、
重ね合わされた２枚のウェーハを結合する結合熱処理工
程３８とによって行うのが通常である。
８に示すごとく、ウェーハの仕上げ洗浄を行う工程３２
と、仕上げ洗浄を行ったウェーハをクリーンベンチ内に
所定時間保管又は放置する工程３４と、その後２枚のウ
ェーハを空気中の開放状態で重ね合わせる工程３６と、
重ね合わされた２枚のウェーハを結合する結合熱処理工
程３８とによって行うのが通常である。
【０００６】
【発明が解決しようとする課題】ところで、このように
して製造される結合型基板にあっては、２枚のウェーハ
の結合部分における結合状態が均一かつ強固であるこ
と、及び結合の界面部において、活性層となる半導体単
結晶を汚染するような不純物を介在させないことが大切
な要件である。
して製造される結合型基板にあっては、２枚のウェーハ
の結合部分における結合状態が均一かつ強固であるこ
と、及び結合の界面部において、活性層となる半導体単
結晶を汚染するような不純物を介在させないことが大切
な要件である。
【０００７】しかしながら、現実には結合界面の不純物
汚染に起因するとみられる結合型基板の異常が発生して
いる。この結合型基板の汚染経路は、インゴット中の不
純物を除けば結合前のウェーハ表面から導入される場合
が多く、ウェーハ表面をそのまま露出させていると、重
金属や、抵抗率を変動させる非金属不純物が吸着されや
すい。
汚染に起因するとみられる結合型基板の異常が発生して
いる。この結合型基板の汚染経路は、インゴット中の不
純物を除けば結合前のウェーハ表面から導入される場合
が多く、ウェーハ表面をそのまま露出させていると、重
金属や、抵抗率を変動させる非金属不純物が吸着されや
すい。
【０００８】このような事情から、結合型基板の結合界
面には、種々の不純物が入り込む危険性が高い。そうし
て、もし結合型基板の界面が重金属不純物で汚染される
と、そのウェーハライフタイムが低下したり、結晶欠陥
を多発させ、半導体デバイスの歩留りを低下させる原因
となる。
面には、種々の不純物が入り込む危険性が高い。そうし
て、もし結合型基板の界面が重金属不純物で汚染される
と、そのウェーハライフタイムが低下したり、結晶欠陥
を多発させ、半導体デバイスの歩留りを低下させる原因
となる。
【０００９】また、結合型基板の結合界面が余分のボロ
ンやリンで汚染されると、当該基板の伝導型が反転した
り、設計した抵抗率からずれたりして、動作特性にバラ
ツキが生じ、半導体デバイスとしての信頼性を低下させ
る。そのため、ウェーハを重ね合わせる工程では、雰囲
気清浄度の高いクリーンルーム中でウェーハの洗浄を行
い、洗浄及び乾燥後の放置時間はなるべく短くしてウェ
ーハを重ね合わせる方法をとっている。しかしながら、
このような細心の注意を払っても、上記したような不純
物の混入が往々に発生し、その原因は明らかにされてい
なかった。
ンやリンで汚染されると、当該基板の伝導型が反転した
り、設計した抵抗率からずれたりして、動作特性にバラ
ツキが生じ、半導体デバイスとしての信頼性を低下させ
る。そのため、ウェーハを重ね合わせる工程では、雰囲
気清浄度の高いクリーンルーム中でウェーハの洗浄を行
い、洗浄及び乾燥後の放置時間はなるべく短くしてウェ
ーハを重ね合わせる方法をとっている。しかしながら、
このような細心の注意を払っても、上記したような不純
物の混入が往々に発生し、その原因は明らかにされてい
なかった。
【００１０】本発明者が、図８に示した第１従来方法に
よって製造される結合型基板として、Ｓｉウェーハを利
用したＳＯＩ型基板を製造した所、そのＳｉ活性層に抵
抗値の異常が発生した。そこで、その原因を調べた所、
抵抗値の異常は、ボロン不純物の濃度が結合界面部にお
いて、異常に高くなっていることが分かった。そこで、
更にその結合界面のボロン量をSIMS(Secondary Ion Mas
s Spectroscopy) で測定したところ、図６のようにＳｉ
活性層の深さ方向のプロファイルのピーク値として、１
０16atoms/cm3 以上のボロンが存在していることが分か
った。
よって製造される結合型基板として、Ｓｉウェーハを利
用したＳＯＩ型基板を製造した所、そのＳｉ活性層に抵
抗値の異常が発生した。そこで、その原因を調べた所、
抵抗値の異常は、ボロン不純物の濃度が結合界面部にお
いて、異常に高くなっていることが分かった。そこで、
更にその結合界面のボロン量をSIMS(Secondary Ion Mas
s Spectroscopy) で測定したところ、図６のようにＳｉ
活性層の深さ方向のプロファイルのピーク値として、１
０16atoms/cm3 以上のボロンが存在していることが分か
った。
【００１１】また、上記した第１従来方法の他に、図９
に示すごとく、第２従来方法として、ウェーハをクリー
ンベンチ内にある時間放置したものを、改めて密閉式ボ
ックス内に保管する工程３５を加え、このボックス内に
一旦保管された２枚のウェーハを結合することも行われ
ている。
に示すごとく、第２従来方法として、ウェーハをクリー
ンベンチ内にある時間放置したものを、改めて密閉式ボ
ックス内に保管する工程３５を加え、このボックス内に
一旦保管された２枚のウェーハを結合することも行われ
ている。
【００１２】この方法によってＳｉウェーハより製造し
たＳＯＩ型基板について、その結合界面のボロン量をSI
MSで測定した結果は、図７の第２従来方法の通り１０16
atoms/cm3 程度のボロンが存在している。しかし、密閉
式ボックス内で保管したことが原因になっているのか、
その量は若干減少していることが分かった。
たＳＯＩ型基板について、その結合界面のボロン量をSI
MSで測定した結果は、図７の第２従来方法の通り１０16
atoms/cm3 程度のボロンが存在している。しかし、密閉
式ボックス内で保管したことが原因になっているのか、
その量は若干減少していることが分かった。
【００１３】即ち、従来の製造方法においては、洗浄、
乾燥を行った２枚のウエーハをある時間放置した後で室
温にて重ね合わせ、次に、熱処理を施すことによって結
合強度を上げ、その後で単結晶ウェーハの薄膜化を行っ
ているが、上記ボロンの混入については、これまで追求
されていなかった。しかし、これらボロンが結合界面近
傍に存在することから、ウェーハを重ね合わせる前にボ
ロンが添加されたと考えられ、ウェーハ洗浄時の薬液や
純水、又はウェーハ放置中の雰囲気等が原因として推定
された。
乾燥を行った２枚のウエーハをある時間放置した後で室
温にて重ね合わせ、次に、熱処理を施すことによって結
合強度を上げ、その後で単結晶ウェーハの薄膜化を行っ
ているが、上記ボロンの混入については、これまで追求
されていなかった。しかし、これらボロンが結合界面近
傍に存在することから、ウェーハを重ね合わせる前にボ
ロンが添加されたと考えられ、ウェーハ洗浄時の薬液や
純水、又はウェーハ放置中の雰囲気等が原因として推定
された。
【００１４】本発明者は、上記した結合型基板の結合界
面におけるボロン混入の原因を究明すべく、結合前のＳ
ｉウェーハのクリーンベンチ内への放置時間と結合後の
ＳＯＩ型基板の結合界面のボロン量との関係を調べたと
ころ、図１０に示す結果を得た。
面におけるボロン混入の原因を究明すべく、結合前のＳ
ｉウェーハのクリーンベンチ内への放置時間と結合後の
ＳＯＩ型基板の結合界面のボロン量との関係を調べたと
ころ、図１０に示す結果を得た。
【００１５】同図から、放置時間が初期のボロン量はせ
いぜい１０15atoms/cm3 であるが、Ｓｉウェーハを放置
後、数時間は時間とともにボロン量が増加し、１０時間
を越える辺りで飽和値の１０17atoms/cm3 に達すること
が分かる。従って、この結合型基板の結合界面における
ボロンの混入源は、クリーンベンチ（クリーンルーム）
内の空気（クリーンルームエア）が主な原因であり、ウ
ェーハ洗浄又はリンス時にボロンで汚染されたものでは
ないことが推定された。
いぜい１０15atoms/cm3 であるが、Ｓｉウェーハを放置
後、数時間は時間とともにボロン量が増加し、１０時間
を越える辺りで飽和値の１０17atoms/cm3 に達すること
が分かる。従って、この結合型基板の結合界面における
ボロンの混入源は、クリーンベンチ（クリーンルーム）
内の空気（クリーンルームエア）が主な原因であり、ウ
ェーハ洗浄又はリンス時にボロンで汚染されたものでは
ないことが推定された。
【００１６】即ち、結合型基板の製造工程において、結
合前のウェーハが空気と触れる機会が多ければ多い程、
ボロン量が増加するものとみられる。従って、対策とし
て、クリーンベンチ（クリーンルーム）内、その他の工
程に存在するクリーンルーム内の空気（クリーンルーム
エア）からボロンを完全に排除可能であればこの問題は
解決する。しかしながら、極微量で空気中に存在するボ
ロンのような化学物質を完全に除去することは、現在の
技術では不可能に近く、若し可能であっても、そのため
の設備費は相当なものになる。
合前のウェーハが空気と触れる機会が多ければ多い程、
ボロン量が増加するものとみられる。従って、対策とし
て、クリーンベンチ（クリーンルーム）内、その他の工
程に存在するクリーンルーム内の空気（クリーンルーム
エア）からボロンを完全に排除可能であればこの問題は
解決する。しかしながら、極微量で空気中に存在するボ
ロンのような化学物質を完全に除去することは、現在の
技術では不可能に近く、若し可能であっても、そのため
の設備費は相当なものになる。
【００１７】本発明は、上記した従来技術の問題点に鑑
みてなされたもので、結合型基板の結合界面における不
純物、特にボロン量を低減し、結合型基板の品質の向上
を図ることを可能とした結合型基板の製造方法を提供す
ることを目的としている。
みてなされたもので、結合型基板の結合界面における不
純物、特にボロン量を低減し、結合型基板の品質の向上
を図ることを可能とした結合型基板の製造方法を提供す
ることを目的としている。
【００１８】
【課題を解決するための手段】上記した課題を解決する
ために、本発明方法においては、ウェーハの仕上げ洗浄
を行う工程と、仕上げ洗浄を行ったウェーハをクリーン
ルームエアから隔離すべく密閉式ボックス内に保管する
工程と、一旦保管された２枚のウェーハを直接クリーン
ルームエアにあたらない清浄な雰囲気下で重ね合わせる
工程と、重ね合わされた２枚のウェーハを結合する結合
熱処理工程とから構成するようにしたものである。この
密閉式ボックスは、内蔵されるウェーハをクリーンルー
ムエアから完全に遮断するものであればよいが、その内
部を超高純度のＮ2 ガス等で置換すれば、なお確実な効
果をあげることができる。
ために、本発明方法においては、ウェーハの仕上げ洗浄
を行う工程と、仕上げ洗浄を行ったウェーハをクリーン
ルームエアから隔離すべく密閉式ボックス内に保管する
工程と、一旦保管された２枚のウェーハを直接クリーン
ルームエアにあたらない清浄な雰囲気下で重ね合わせる
工程と、重ね合わされた２枚のウェーハを結合する結合
熱処理工程とから構成するようにしたものである。この
密閉式ボックスは、内蔵されるウェーハをクリーンルー
ムエアから完全に遮断するものであればよいが、その内
部を超高純度のＮ2 ガス等で置換すれば、なお確実な効
果をあげることができる。
【００１９】また、上記方法において、仕上げ洗浄を行
ったウェーハを水中で保管し、重ね合わせ直前にウェー
ハを乾燥させ２枚のウェーハを重ね合わせるようにして
もよい。
ったウェーハを水中で保管し、重ね合わせ直前にウェー
ハを乾燥させ２枚のウェーハを重ね合わせるようにして
もよい。
【００２０】
【作用】本発明方法においては、結合型基板の結合界面
における不純物、特にボロン量を低減するために、ウェ
ーハをボロンを含む空気に直接触れさせない工程を採用
するようにしたものである。具体的には、次の二つの特
徴点を有するものである。
における不純物、特にボロン量を低減するために、ウェ
ーハをボロンを含む空気に直接触れさせない工程を採用
するようにしたものである。具体的には、次の二つの特
徴点を有するものである。
【００２１】従来の重ね合わせ工程においては、ボロ
ンを含む空気とウェーハとの接触は避けられなかった
が、本発明ではリンス、スピン乾燥、及び密閉式ボック
スを兼ね備えた重ね合わせ機を用いることによって、ク
リーンルーム内の空気（クリーンルームエア）との接触
を断つことに成功した。
ンを含む空気とウェーハとの接触は避けられなかった
が、本発明ではリンス、スピン乾燥、及び密閉式ボック
スを兼ね備えた重ね合わせ機を用いることによって、ク
リーンルーム内の空気（クリーンルームエア）との接触
を断つことに成功した。
【００２２】従来は仕上げ洗浄したウェーハを、特に
清浄であるとみられたクリーンベンチ内で保管する工程
を採用していたが、本発明では仕上げ洗浄したウェーハ
を乾燥させずに水中で保管するか、又は仕上げ洗浄後に
乾燥したウェーハを密閉式ボックス内で保管したもの
を、直ちに重ね合わせ工程に投入することによって、ク
リーンベンチ内における空気（クリーンルームエア）と
ウェーハとの接触によるボロンの汚染を皆無とした。
清浄であるとみられたクリーンベンチ内で保管する工程
を採用していたが、本発明では仕上げ洗浄したウェーハ
を乾燥させずに水中で保管するか、又は仕上げ洗浄後に
乾燥したウェーハを密閉式ボックス内で保管したもの
を、直ちに重ね合わせ工程に投入することによって、ク
リーンベンチ内における空気（クリーンルームエア）と
ウェーハとの接触によるボロンの汚染を皆無とした。
【００２３】
【実施例】以下に、本発明の実施例を添付図面中、図１
〜７に基づいて説明する。図１は、本発明方法の第１実
施例の工程を示すフローチャートである。同図におい
て、１２はウェーハの仕上げ洗浄工程で、鏡面化された
ウェーハを洗浄と同時に親水性を持たせる薬液で洗浄す
るものである。
〜７に基づいて説明する。図１は、本発明方法の第１実
施例の工程を示すフローチャートである。同図におい
て、１２はウェーハの仕上げ洗浄工程で、鏡面化された
ウェーハを洗浄と同時に親水性を持たせる薬液で洗浄す
るものである。
【００２４】１４は重ね合わせ工程で、本実施例では後
述する重ね合わせ機Ａを用いて、仕上げ洗浄された２枚
のウェーハを直ちにクリーンルーム内の空気とは遮断し
た状態で重ね合わせる。１６は結合熱処理工程で、重ね
合わされた２枚のウェーハを所定条件、例えばｗｅｔＯ
2 雰囲気で、１１００℃、３０分の熱処理を行って結合
する。
述する重ね合わせ機Ａを用いて、仕上げ洗浄された２枚
のウェーハを直ちにクリーンルーム内の空気とは遮断し
た状態で重ね合わせる。１６は結合熱処理工程で、重ね
合わされた２枚のウェーハを所定条件、例えばｗｅｔＯ
2 雰囲気で、１１００℃、３０分の熱処理を行って結合
する。
【００２５】Ｓｉウェーハを使用し、第１実施例の工程
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した。その結果を図６に示す。
同図において、図１の方法によるＳＯＩ型基板の結合界
面のボロン量は、SIMSの検出限界( ５×１０14atoms/cm
3 、点線で示す。）以下であった（図面上は、白抜きの
棒グラフ）。この結果から、第１実施例によれば、従来
方法に比べで遙かにボロン量が減少していることが確認
できた。
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した。その結果を図６に示す。
同図において、図１の方法によるＳＯＩ型基板の結合界
面のボロン量は、SIMSの検出限界( ５×１０14atoms/cm
3 、点線で示す。）以下であった（図面上は、白抜きの
棒グラフ）。この結果から、第１実施例によれば、従来
方法に比べで遙かにボロン量が減少していることが確認
できた。
【００２６】図２は、本発明方法の第２実施例の工程を
示すフローチャートである。この第２実施例では、上記
第１実施例のウェーハの仕上げ洗浄工程１２の後に、ウ
ェーハをクリーンベンチ内で放置せず、密閉式ボックス
内に保管する工程１３を加え、このボックス内に一旦保
管された２枚のウェーハを取り出して、直ちに重ね合わ
せ工程１４で重ね合わせるようにしたものである。
示すフローチャートである。この第２実施例では、上記
第１実施例のウェーハの仕上げ洗浄工程１２の後に、ウ
ェーハをクリーンベンチ内で放置せず、密閉式ボックス
内に保管する工程１３を加え、このボックス内に一旦保
管された２枚のウェーハを取り出して、直ちに重ね合わ
せ工程１４で重ね合わせるようにしたものである。
【００２７】Ｓｉウェーハを使用し、第２実施例の工程
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した結果を図７に示す。同図に
おいて、図２の方法によるＳＯＩ型基板の結合界面のボ
ロン量は、２×１０15atoms/cm3 程度であり、この結果
から、第２実施例によっても、従来方法に比べで格段に
ボロン量が減少していることが確認できた。
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した結果を図７に示す。同図に
おいて、図２の方法によるＳＯＩ型基板の結合界面のボ
ロン量は、２×１０15atoms/cm3 程度であり、この結果
から、第２実施例によっても、従来方法に比べで格段に
ボロン量が減少していることが確認できた。
【００２８】また、リンスにより、ウェーハ表面に吸着
していたボロンが溶けることを利用して、密閉式ボック
ス内保管工程と、重ね合わせ工程の間に、１５分のリン
ス工程１４ａを付け加えた方法（図３）を第３実施例と
し、その結果を図７に示す。図７の第３実施例に示す通
り、この場合、ボロン濃度は１×１０15atoms/cm3 とさ
らに減少していることが確認できた。
していたボロンが溶けることを利用して、密閉式ボック
ス内保管工程と、重ね合わせ工程の間に、１５分のリン
ス工程１４ａを付け加えた方法（図３）を第３実施例と
し、その結果を図７に示す。図７の第３実施例に示す通
り、この場合、ボロン濃度は１×１０15atoms/cm3 とさ
らに減少していることが確認できた。
【００２９】図４は、本発明方法の第４実施例の工程を
示すフローチャートである。この第４実施例では、ウェ
ーハの仕上げ洗浄工程１２の後、乾燥させずに、リンス
槽内でウェーハを保管する工程１３ａを加え、この水中
保管の２枚のウェーハをスピン乾燥工程を含む重ね合わ
せ工程１４で重ね合わせるようにしたものである。
示すフローチャートである。この第４実施例では、ウェ
ーハの仕上げ洗浄工程１２の後、乾燥させずに、リンス
槽内でウェーハを保管する工程１３ａを加え、この水中
保管の２枚のウェーハをスピン乾燥工程を含む重ね合わ
せ工程１４で重ね合わせるようにしたものである。
【００３０】Ｓｉウェーハを使用し、第４実施例の工程
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した所、図６の第１実施例の場
合と同様に、SIMSでのボロン検出限界以下であった。こ
の結果から、第４実施例によっても、従来方法に比べで
格段にボロン量が減少していることが確認できた。
により製造されたＳＯＩ型基板について、その結合界面
のボロン量をSIMSで測定した所、図６の第１実施例の場
合と同様に、SIMSでのボロン検出限界以下であった。こ
の結果から、第４実施例によっても、従来方法に比べで
格段にボロン量が減少していることが確認できた。
【００３１】而して、本発明方法において有効に用いら
れる水封式の重ね合わせ機の一具体例について、図５に
基づいて説明する。同図において、Ａは重ね合わせ機
で、基盤２０を有している。該基盤２０の上面には３本
のガイドロッド２２が互いに等間隔に設けられ、該３本
のガイドロッド２２を介して第１ウェーハＷ１及び第２
ウェーハＷ２が上下方向に摺動可能なように当接支持さ
れる。
れる水封式の重ね合わせ機の一具体例について、図５に
基づいて説明する。同図において、Ａは重ね合わせ機
で、基盤２０を有している。該基盤２０の上面には３本
のガイドロッド２２が互いに等間隔に設けられ、該３本
のガイドロッド２２を介して第１ウェーハＷ１及び第２
ウェーハＷ２が上下方向に摺動可能なように当接支持さ
れる。
【００３２】２４は該ウェーハＷ１，Ｗ２の間に介在可
能でかつガイドロッド２２を中心として回転移動が可能
に設けられたスペーサである。このスペーサにより、第
１ウェーハＷ１及び第２ウェーハＷ２の間に１〜２ｍｍ
の間隙が設けられる。
能でかつガイドロッド２２を中心として回転移動が可能
に設けられたスペーサである。このスペーサにより、第
１ウェーハＷ１及び第２ウェーハＷ２の間に１〜２ｍｍ
の間隙が設けられる。
【００３３】２６は該基盤２０上に設けられた透明カバ
ーで、該ガイドロッド２２、ウェーハＷ１，Ｗ２及びス
ペーサ２４を密閉状態で包囲可能にしている。該透明カ
バー２６で密閉する前に、前記スペーサ２４で設けられ
た２枚のウェーハの間隙部に純水をかけ流すことによ
り、ウェーハ表面についたパーティクルを除去するとと
もに、間隙部を純水で満たして、該ウェーハＷ１，Ｗ２
の表面が空気と接触しないようにし、その後カバー２６
により密閉する。
ーで、該ガイドロッド２２、ウェーハＷ１，Ｗ２及びス
ペーサ２４を密閉状態で包囲可能にしている。該透明カ
バー２６で密閉する前に、前記スペーサ２４で設けられ
た２枚のウェーハの間隙部に純水をかけ流すことによ
り、ウェーハ表面についたパーティクルを除去するとと
もに、間隙部を純水で満たして、該ウェーハＷ１，Ｗ２
の表面が空気と接触しないようにし、その後カバー２６
により密閉する。
【００３４】２８は該該基盤２０の下面に取りつけられ
た回転軸である。この回転軸２８を回転させることによ
り基盤２０が回転し、ウェーハＷ１，Ｗ２のスピン乾燥
を行うことができる。また、外部より、赤外線ランプを
用いて赤外光をあてることで、乾燥の時間を短縮するこ
とができる。
た回転軸である。この回転軸２８を回転させることによ
り基盤２０が回転し、ウェーハＷ１，Ｗ２のスピン乾燥
を行うことができる。また、外部より、赤外線ランプを
用いて赤外光をあてることで、乾燥の時間を短縮するこ
とができる。
【００３５】上記のような構成により、図５に示したよ
うに、第１ウェーハＷ１をガイドロッド２２間にセット
し、次いでスペーサ２４を介して第２ウェーハＷ２を該
第１ウェーハＷ１の直上にセットする。次に、ウェーハ
Ｗ１，Ｗ２の間隙部に純水のかけ流しを行い、間隙部を
純水で満たした後、透明カバー２６を被せウェーハを密
閉する。
うに、第１ウェーハＷ１をガイドロッド２２間にセット
し、次いでスペーサ２４を介して第２ウェーハＷ２を該
第１ウェーハＷ１の直上にセットする。次に、ウェーハ
Ｗ１，Ｗ２の間隙部に純水のかけ流しを行い、間隙部を
純水で満たした後、透明カバー２６を被せウェーハを密
閉する。
【００３６】この後、純水を排除すべく、回転によるウ
ェーハのスピン乾燥を行った後、密閉したまま該スペー
サ２４を回転移動させると、ウェーハＷ２が降下してウ
ェーハＷ１の上面に接触し最終的に２枚のウェーハＷ
１，Ｗ２の重ね合わせが完了する。このような重ね合わ
せ機Ａを用いることにより、ウェーハＷ１，Ｗ２の表面
の水の被膜がウェーハへのボロンの吸着を妨げる作用を
行うものである。
ェーハのスピン乾燥を行った後、密閉したまま該スペー
サ２４を回転移動させると、ウェーハＷ２が降下してウ
ェーハＷ１の上面に接触し最終的に２枚のウェーハＷ
１，Ｗ２の重ね合わせが完了する。このような重ね合わ
せ機Ａを用いることにより、ウェーハＷ１，Ｗ２の表面
の水の被膜がウェーハへのボロンの吸着を妨げる作用を
行うものである。
【００３７】なお、上記した重ね合わせ機は、パーティ
クルフリーな結合界面を作り出すべく、Duke大学におい
て考案されたものを、本発明の目的に添うので応用した
ものである。従って、その代替工程としては、局所的な
クリーンベンチ内に超高純度のＮ2 ガス置換された空間
を設け、その中でスピン乾燥や重ね合わせ工程を組み込
んでもよい。
クルフリーな結合界面を作り出すべく、Duke大学におい
て考案されたものを、本発明の目的に添うので応用した
ものである。従って、その代替工程としては、局所的な
クリーンベンチ内に超高純度のＮ2 ガス置換された空間
を設け、その中でスピン乾燥や重ね合わせ工程を組み込
んでもよい。
【００３８】
【発明の効果】以上のように、本発明方法によれば、結
合型基板の結合界面の不純物、特にボロン量を大幅に減
少させることができる。その結果、結合型基板の品質向
上を図ることができ、その結果、結合型基板の結合界面
をＳＯＩ層と埋め込み酸化膜に置き換えたり、ベース基
板にパターン付けをした結合型基板や、パターン付けウ
ェーハ同士の重ね合わせ等を可能にし、立体的に複雑な
半導体デバイスの作成に役立つという効果が達成され
る。
合型基板の結合界面の不純物、特にボロン量を大幅に減
少させることができる。その結果、結合型基板の品質向
上を図ることができ、その結果、結合型基板の結合界面
をＳＯＩ層と埋め込み酸化膜に置き換えたり、ベース基
板にパターン付けをした結合型基板や、パターン付けウ
ェーハ同士の重ね合わせ等を可能にし、立体的に複雑な
半導体デバイスの作成に役立つという効果が達成され
る。
【図１】本発明方法における第１実施例の結合型基板製
造工程を示すフローチャートである。
造工程を示すフローチャートである。
【図２】本発明方法における第２実施例の結合型基板製
造工程を示すフローチャートである。
造工程を示すフローチャートである。
【図３】本発明方法における第３実施例の結合型基板製
造工程を示すフローチャートである。
造工程を示すフローチャートである。
【図４】本発明方法における第４実施例の結合型基板製
造工程を示すフローチャートである。
造工程を示すフローチャートである。
【図５】本発明方法に用いられる重ね合わせ機の一例を
示す断面的説明図である。
示す断面的説明図である。
【図６】第１実施例及び第１従来方法によって得られた
結合型基板の結合界面のボロン量を示すグラフである。
結合型基板の結合界面のボロン量を示すグラフである。
【図７】第２実施例、第３実施例及び第２従来方法によ
って得られた結合型基板の結合界面のボロン量を示すグ
ラフである。
って得られた結合型基板の結合界面のボロン量を示すグ
ラフである。
【図８】第１従来方法による結合型基板製造工程を示す
フローチャートである。
フローチャートである。
【図９】第２従来方法による結合型基板製造工程を示す
フローチャートである。
フローチャートである。
【図１０】Ｓｉウェーハをクリーンベンチ内に保管した
場合の保管時間とＳＯＩ型基板（結合型基板）の結合界
面のボロン量との関係を示すグラフである。
場合の保管時間とＳＯＩ型基板（結合型基板）の結合界
面のボロン量との関係を示すグラフである。
１２，３２ 仕上げ洗浄工程 １３，３５ 密閉式ボックス内に保管する工程 １３ａ 水中保管工程 １４ａ リンス工程 １４，３６ 重ね合わせ工程 １６，３８ 結合熱処理工程 Ａ 重ね合わせ機 ２０ 基盤 ２２ ガイドロッド ２４ スペーサ Ｗ１，Ｗ２ ウェーハ ３４ クリーンベンチ内で保管する工程
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中沢 一志 長野県更埴市大字屋代1393番地 長野電子 工業株式会社内
Claims (2)
- 【請求項１】 ウェーハの仕上げ洗浄を行う工程と、仕
上げ洗浄を行ったウェーハをクリーンルームエアから隔
離すべく密閉式ボックス内に保管する工程と、一旦保管
された２枚のウェーハを直接クリーンルームエアにあた
らない清浄な雰囲気下で重ね合わせる工程と、重ね合わ
された２枚のウェーハを結合する結合熱処理工程とを有
することを特徴とする結合型基板の製造方法。 - 【請求項２】 ウェーハの仕上げ洗浄を行う工程と、仕
上げ洗浄を行ったウェーハを水中で保管する工程と、直
接クリーンルームエアにあたらない清浄な雰囲気下で重
ね合わせ直前にウェーハを乾燥させ、２枚のウェーハを
重ね合わせる工程と、重ね合わされた２枚のウェーハを
結合する結合熱処理工程とを有することを特徴とする結
合型基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206598A JP2723787B2 (ja) | 1993-08-20 | 1993-08-20 | 結合型基板の製造方法 |
| US08/694,861 US5804494A (en) | 1993-08-20 | 1996-08-09 | Method of fabricating bonded wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206598A JP2723787B2 (ja) | 1993-08-20 | 1993-08-20 | 結合型基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758303A true JPH0758303A (ja) | 1995-03-03 |
| JP2723787B2 JP2723787B2 (ja) | 1998-03-09 |
Family
ID=16526050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206598A Expired - Lifetime JP2723787B2 (ja) | 1993-08-20 | 1993-08-20 | 結合型基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5804494A (ja) |
| JP (1) | JP2723787B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940847A2 (en) * | 1998-03-03 | 1999-09-08 | Canon Kabushiki Kaisha | SOI substrate bonding under clean room conditions |
| EP0975011A1 (en) * | 1998-07-23 | 2000-01-26 | Canon Kabushiki Kaisha | Semiconductor substrate and method of producing same |
| US6959854B2 (en) | 2001-04-18 | 2005-11-01 | Shin-Etsu Handotai Co., Ltd. | Production method for bonded substrates |
| JP2005333090A (ja) * | 2004-05-21 | 2005-12-02 | Sumco Corp | Ｐ型シリコンウェーハおよびその熱処理方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097096A (en) * | 1997-07-11 | 2000-08-01 | Advanced Micro Devices | Metal attachment method and structure for attaching substrates at low temperatures |
| US6656779B1 (en) * | 1998-10-06 | 2003-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof |
| KR100774066B1 (ko) | 1999-09-29 | 2007-11-06 | 신에쯔 한도타이 가부시키가이샤 | 웨이퍼, 에피택셜웨이퍼 및 이들의 제조방법 |
| WO2001073838A1 (fr) * | 2000-03-29 | 2001-10-04 | Shin-Etsu Handotai Co., Ltd. | Procede de production pour une plaquette recuite |
| DE10030431A1 (de) * | 2000-06-21 | 2002-01-10 | Karl Suess Kg Praez Sgeraete F | Verfahren und Vorrichtung zum Reinigen und/oder Bonden von Substraten |
| EP1411342B1 (en) * | 2002-10-11 | 2006-12-13 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Method of evaluating a particle concentration in an atmosphere of a clean-room or a mini-environment |
| US20080012087A1 (en) * | 2006-04-19 | 2008-01-17 | Henri Dautet | Bonded wafer avalanche photodiode and method for manufacturing same |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196375A (en) * | 1987-07-24 | 1993-03-23 | Kabushiki Kaisha Toshiba | Method for manufacturing bonded semiconductor body |
| US4962879A (en) * | 1988-12-19 | 1990-10-16 | Duke University | Method for bubble-free bonding of silicon wafers |
| JP2688082B2 (ja) * | 1989-01-23 | 1997-12-08 | 住友金属鉱山株式会社 | 半導体基板の接合方法および接合装置 |
| JPH0744135B2 (ja) * | 1989-08-28 | 1995-05-15 | 株式会社東芝 | 半導体基板の接着方法及び接着装置 |
| US5266135A (en) * | 1990-02-07 | 1993-11-30 | Harris Corporation | Wafer bonding process employing liquid oxidant |
| JPH06244389A (ja) * | 1992-12-25 | 1994-09-02 | Canon Inc | 半導体基板の作製方法及び該方法により作製された半導体基板 |
-
1993
- 1993-08-20 JP JP5206598A patent/JP2723787B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-09 US US08/694,861 patent/US5804494A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940847A2 (en) * | 1998-03-03 | 1999-09-08 | Canon Kabushiki Kaisha | SOI substrate bonding under clean room conditions |
| EP0940847A3 (en) * | 1998-03-03 | 2000-07-05 | Canon Kabushiki Kaisha | SOI substrate bonding under clean room conditions |
| EP0975011A1 (en) * | 1998-07-23 | 2000-01-26 | Canon Kabushiki Kaisha | Semiconductor substrate and method of producing same |
| US6959854B2 (en) | 2001-04-18 | 2005-11-01 | Shin-Etsu Handotai Co., Ltd. | Production method for bonded substrates |
| JP4628580B2 (ja) * | 2001-04-18 | 2011-02-09 | 信越半導体株式会社 | 貼り合せ基板の製造方法 |
| JP2005333090A (ja) * | 2004-05-21 | 2005-12-02 | Sumco Corp | Ｐ型シリコンウェーハおよびその熱処理方法 |
| US7939441B2 (en) | 2004-05-21 | 2011-05-10 | Sumco Corporation | P-type silicon wafer and method for heat-treating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5804494A (en) | 1998-09-08 |
| JP2723787B2 (ja) | 1998-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0758303A (ja) | 結合型基板の製造方法 | |
| US8616821B2 (en) | Integrated apparatus to assure wafer quality and manufacturability | |
| EP0420555A2 (en) | Method of bubble-free bonding of silicon wafers | |
| KR20090006265A (ko) | 플라즈마 세정 방법 | |
| EP0782177A2 (en) | Improvements in or relating to semiconductors | |
| JPH0817163B2 (ja) | エピタキシャルウェーハの製造方法 | |
| US20170194504A1 (en) | Integrated circuits with gaps | |
| US6059887A (en) | Process for cleaning the interior of semiconductor substrate | |
| JP3255103B2 (ja) | シリコンウエーハの保管用水及び保管する方法 | |
| JP2003309101A (ja) | 貼り合せ基板の製造方法 | |
| CN110660706B (zh) | 定向腔室及处理基板的方法 | |
| JPH0239523A (ja) | 半導体基板への成膜方法 | |
| JPH04245431A (ja) | 半導体基板の酸化膜除去方法とその装置 | |
| KR20030030634A (ko) | 웨이퍼 표면 결함 분석 방법 | |
| US20180033611A1 (en) | Cluster tool and manufacuturing method of semiconductor structure using the same | |
| KR0180622B1 (ko) | 저온에서의 실리콘 웨이퍼 접합에 의한 다층 구조의 soi 웨이퍼 제조 방법 및 이 방법에 의해 제조되는 soi 웨이퍼 | |
| CN1949454A (zh) | 利用温度改变不同热膨胀系数材料的晶片键合的方法 | |
| JPH1064861A (ja) | ウエハの洗浄方法および装置 | |
| JPH07335513A (ja) | 半導体基板の製造方法 | |
| JP2019110221A (ja) | 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法 | |
| JPH06151304A (ja) | 化合物半導体ウェーハ | |
| JPH05139881A (ja) | 分子線エピタキシヤル成長法およびその装置 | |
| JPH0517300A (ja) | 化合物半導体基体のエツチング方法および製造方法 | |
| JPS6322671Y2 (ja) | ||
| JPS5837982B2 (ja) | ３−５族化合物半導体の表面処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term |