JPH0758269A - 放熱体及び半導体パッケージ - Google Patents
放熱体及び半導体パッケージInfo
- Publication number
- JPH0758269A JPH0758269A JP20662493A JP20662493A JPH0758269A JP H0758269 A JPH0758269 A JP H0758269A JP 20662493 A JP20662493 A JP 20662493A JP 20662493 A JP20662493 A JP 20662493A JP H0758269 A JPH0758269 A JP H0758269A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- base unit
- heat
- heat dissipating
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 放熱性に優れかつコンパクトな半導体パッケ
ージを提供すること。 【構成】 放熱体であるビルドアップ多層薄膜配線板２
では、高熱伝導性材料からなる板材としてのりん青銅板
３の片側面を放熱領域とし、反対側面を高密度配線層と
してのビルドアップ層Ｂを備える電子部品搭載領域とし
ている。ビルドアップ層Ｂ上には電子部品搭載部として
のダイパッド７が設けられる。電子部品搭載領域の外縁
部には、ビルドアップ層Ｂを介してＬＳＩチップ８，９
側に電気的に接続される複数の接続端子１２が配設され
る。ビルドアップ多層薄膜配線板２はベースユニット１
５のほぼ中央部に装着される。同部分には放熱領域を外
側に露出させるための窓部１６が設けられる。窓部１６
の周囲には複数の入出力端子であるピン１９が立設され
る。接続端子１２側とピン１９側とは配線パターン２２
によって電気的に接続される。
ージを提供すること。 【構成】 放熱体であるビルドアップ多層薄膜配線板２
では、高熱伝導性材料からなる板材としてのりん青銅板
３の片側面を放熱領域とし、反対側面を高密度配線層と
してのビルドアップ層Ｂを備える電子部品搭載領域とし
ている。ビルドアップ層Ｂ上には電子部品搭載部として
のダイパッド７が設けられる。電子部品搭載領域の外縁
部には、ビルドアップ層Ｂを介してＬＳＩチップ８，９
側に電気的に接続される複数の接続端子１２が配設され
る。ビルドアップ多層薄膜配線板２はベースユニット１
５のほぼ中央部に装着される。同部分には放熱領域を外
側に露出させるための窓部１６が設けられる。窓部１６
の周囲には複数の入出力端子であるピン１９が立設され
る。接続端子１２側とピン１９側とは配線パターン２２
によって電気的に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、放熱体及び半導体パッ
ケージに関するものである。
ケージに関するものである。
【０００２】
【従来の技術】ＩＣチップやＬＳＩチップとマザーボー
ドであるプリント配線板との電気的な接続は、一般的に
半導体パッケージを介して行われる。そして、近年にお
いては樹脂封止型の半導体パッケージ（いわゆるプラス
ティックパッケージ）がその主流を占めている。
ドであるプリント配線板との電気的な接続は、一般的に
半導体パッケージを介して行われる。そして、近年にお
いては樹脂封止型の半導体パッケージ（いわゆるプラス
ティックパッケージ）がその主流を占めている。
【０００３】プラスティックパッケージを作製する場
合、ＬＳＩチップの誤動作や熱破壊を未然に防止するた
めに、ＬＳＩチップの発する熱を確実に放散させること
が必要になる。そのため、従来のプラスティックパッケ
ージでは、例えばチップ実装部分の裏面側にＣｕ−Ｗ等
の高熱伝導材料製の板材である放熱体を配置するという
ような対策が採られている。
合、ＬＳＩチップの誤動作や熱破壊を未然に防止するた
めに、ＬＳＩチップの発する熱を確実に放散させること
が必要になる。そのため、従来のプラスティックパッケ
ージでは、例えばチップ実装部分の裏面側にＣｕ−Ｗ等
の高熱伝導材料製の板材である放熱体を配置するという
ような対策が採られている。
【０００４】
【発明が解決しようとする課題】ところが、大型の放熱
体を使用することによりパッケージに大きな放熱領域を
確保しようとすると、配線を形成することができない領
域（デッドエリア）が放熱領域の面積分だけ増えてしま
う。このため、パッケージ全体のサイズを大きくせざる
得なくなり、結果的に信号伝搬速度の低下などというよ
うに電気特性の悪化につながるという問題があった。
体を使用することによりパッケージに大きな放熱領域を
確保しようとすると、配線を形成することができない領
域（デッドエリア）が放熱領域の面積分だけ増えてしま
う。このため、パッケージ全体のサイズを大きくせざる
得なくなり、結果的に信号伝搬速度の低下などというよ
うに電気特性の悪化につながるという問題があった。
【０００５】逆にデッドエリアを極力小さくしてパッケ
ージサイズの現状維持を図ろうとすると、放熱体を小さ
くせざるを得なく、結果として充分な放熱領域を確保す
ることができなかった。
ージサイズの現状維持を図ろうとすると、放熱体を小さ
くせざるを得なく、結果として充分な放熱領域を確保す
ることができなかった。
【０００６】また、放熱体を使用することのほかにも、
例えばプラスティックパッケージを構成している基板自
体をＣｕ等の金属やセラミックスといった高熱伝導材料
に代えることなどが考えられる。
例えばプラスティックパッケージを構成している基板自
体をＣｕ等の金属やセラミックスといった高熱伝導材料
に代えることなどが考えられる。
【０００７】しかし、このようなパッケージの場合、プ
ラスティック材料に比べて硬い材料が基板に使用されて
いるため、穴あけ加工等のような基板加工をすることが
困難であった。また、前記パッケージの場合、金属やセ
ラミックスの表面にファインな配線を形成することが難
しかった。このため、パッケージが大型化して、コスト
高になるなどの問題があった。
ラスティック材料に比べて硬い材料が基板に使用されて
いるため、穴あけ加工等のような基板加工をすることが
困難であった。また、前記パッケージの場合、金属やセ
ラミックスの表面にファインな配線を形成することが難
しかった。このため、パッケージが大型化して、コスト
高になるなどの問題があった。
【０００８】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、ベースユニットと共に半導体パッ
ケージを構成したときに、その半導体パッケージをコン
パクトで放熱性に優れたものとすることができる放熱体
を提供することにある。
であり、その目的は、ベースユニットと共に半導体パッ
ケージを構成したときに、その半導体パッケージをコン
パクトで放熱性に優れたものとすることができる放熱体
を提供することにある。
【０００９】また、本発明のもう一つの目的は、放熱性
に優れかつコンパクトな半導体パッケージを提供するこ
とにある。
に優れかつコンパクトな半導体パッケージを提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明では、半導体パッケージを
構成するベースユニットに装着される放熱体であって、
高熱伝導性材料からなる板材の片側面を放熱領域とし、
かつその反対側面を高密度配線層を備える電子部品搭載
領域とし、その高密度配線層上に電子部品搭載部を設
け、前記高密度配線層を介して電子部品側に電気的に接
続される複数の接続端子を前記電子部品搭載領域の外縁
部に配設したことを特徴とする放熱体をその要旨として
いる。
めに、請求項１に記載の発明では、半導体パッケージを
構成するベースユニットに装着される放熱体であって、
高熱伝導性材料からなる板材の片側面を放熱領域とし、
かつその反対側面を高密度配線層を備える電子部品搭載
領域とし、その高密度配線層上に電子部品搭載部を設
け、前記高密度配線層を介して電子部品側に電気的に接
続される複数の接続端子を前記電子部品搭載領域の外縁
部に配設したことを特徴とする放熱体をその要旨として
いる。
【００１１】請求項２に記載の発明では、ベースユニッ
トに請求項１に記載の放熱体を装着した半導体パッケー
ジであって、装着された前記放熱体の放熱領域を外側に
露出させるための窓部を前記ベースユニットのほぼ中央
部に設け、その窓部の周囲に複数の入出力端子を配設
し、かつ前記放熱体の接続端子側と前記ベースユニット
の入出力端子側とを電気的に接続したことを特徴とする
半導体パッケージをその要旨としている。この場合、窓
部の内壁面に段部を設け、その段部の上面と窓部の内壁
面とがなす収容部に放熱体を嵌合しても良い。
トに請求項１に記載の放熱体を装着した半導体パッケー
ジであって、装着された前記放熱体の放熱領域を外側に
露出させるための窓部を前記ベースユニットのほぼ中央
部に設け、その窓部の周囲に複数の入出力端子を配設
し、かつ前記放熱体の接続端子側と前記ベースユニット
の入出力端子側とを電気的に接続したことを特徴とする
半導体パッケージをその要旨としている。この場合、窓
部の内壁面に段部を設け、その段部の上面と窓部の内壁
面とがなす収容部に放熱体を嵌合しても良い。
【００１２】
【作用】請求項１に記載の発明の場合、板材の片面側に
形成される配線層は高密度なものであるため、ベースユ
ニットと共に半導体パッケージを形成したときでも、そ
の表面に放熱体の面積に相当するようなデッドエリアが
生じることがない。従って、パッケージ全体を大型化す
ることなしに、充分な放熱領域を確保すること（即ち、
大きな放熱体を用いること）ができる。
形成される配線層は高密度なものであるため、ベースユ
ニットと共に半導体パッケージを形成したときでも、そ
の表面に放熱体の面積に相当するようなデッドエリアが
生じることがない。従って、パッケージ全体を大型化す
ることなしに、充分な放熱領域を確保すること（即ち、
大きな放熱体を用いること）ができる。
【００１３】また、請求項２に記載の発明の構成による
と、ベースユニットに放熱体を装着すると、放熱体の放
熱領域が窓部から大きく露出した状態となる。よって、
放熱領域の裏面となる電子部品搭載領域から放熱領域に
伝導してきた熱を、窓部を介して大気中に効率良く放散
させることができる。そして、この半導体パッケージに
は請求項１の放熱体が使用されているため、全体的にコ
ンパクトなものにすることができる。
と、ベースユニットに放熱体を装着すると、放熱体の放
熱領域が窓部から大きく露出した状態となる。よって、
放熱領域の裏面となる電子部品搭載領域から放熱領域に
伝導してきた熱を、窓部を介して大気中に効率良く放散
させることができる。そして、この半導体パッケージに
は請求項１の放熱体が使用されているため、全体的にコ
ンパクトなものにすることができる。
【００１４】更に、窓部の内壁面に段部を設け、その段
部の上面と窓部の内壁面とがなす収容部に放熱体を嵌合
すると、放熱体をベースユニットに確実に固定すること
ができる。また、このような構成にすると、放熱体及び
ベースユニットの表面の段差が小さくなるため、例えば
両者を接続するためのボンディング等が容易になり、し
かも半導体パッケージが肉薄になる。
部の上面と窓部の内壁面とがなす収容部に放熱体を嵌合
すると、放熱体をベースユニットに確実に固定すること
ができる。また、このような構成にすると、放熱体及び
ベースユニットの表面の段差が小さくなるため、例えば
両者を接続するためのボンディング等が容易になり、し
かも半導体パッケージが肉薄になる。
【００１５】
【実施例】〔実施例１〕以下、本発明を具体化した実施
例１の半導体パッケージを図１〜図４に基づき詳細に説
明する。
例１の半導体パッケージを図１〜図４に基づき詳細に説
明する。
【００１６】本実施例の半導体パッケージ１は、図３に
示されるように、基本的にＰＧＡタイプのベースユニッ
ト１５と、放熱体であるビルドアップ多層薄膜配線板２
とによって構成されている。
示されるように、基本的にＰＧＡタイプのベースユニッ
ト１５と、放熱体であるビルドアップ多層薄膜配線板２
とによって構成されている。
【００１７】放熱体としてのビルドアップ多層薄膜配線
板２は、図４に示されるように、高熱伝導性材料からな
る板材としてのりん青銅板３を主体として形成されてい
る。このりん青銅板３の片側面全体は放熱領域となって
おり、かつその反対側面全体は電子部品搭載領域となっ
ている。電子部品搭載領域全体には、高密度配線層とし
てのビルドアップ層Ｂが形成されている。本実施例で
は、前記ビルドアップ層Ｂは絶縁層４と極めてファイン
な配線パターン５とを交互に積層したような構成を有し
ている。各層の配線パターン５は、絶縁層４に形成され
たバイアホール６によって互いに接続されている。
板２は、図４に示されるように、高熱伝導性材料からな
る板材としてのりん青銅板３を主体として形成されてい
る。このりん青銅板３の片側面全体は放熱領域となって
おり、かつその反対側面全体は電子部品搭載領域となっ
ている。電子部品搭載領域全体には、高密度配線層とし
てのビルドアップ層Ｂが形成されている。本実施例で
は、前記ビルドアップ層Ｂは絶縁層４と極めてファイン
な配線パターン５とを交互に積層したような構成を有し
ている。各層の配線パターン５は、絶縁層４に形成され
たバイアホール６によって互いに接続されている。
【００１８】図４に示されるように、ビルドアップ層Ｂ
上には、電子部品搭載部としてのダイパッド７が複数個
設けられている。ダイパッド７上には、電子部品として
のＬＳＩチップ８，９が搭載されている。ＬＳＩチップ
８，９とビルドアップ層Ｂ上のボンディングパッド１０
とは、ボンディングワイヤ１１を介して接合されてい
る。なお、ＬＳＩチップ８，９は、必要に応じてポッテ
ィング樹脂等によって封止される。ビルドアップ層Ｂの
外縁部には、接続端子としての多数の接続パッド１２が
規則的に配設されている。そして、ＬＳＩチップ８，９
側と接続パッド１２とは、ビルドアップ層Ｂの内層また
は外層の配線パターン５を介して電気的に接続されてい
る。
上には、電子部品搭載部としてのダイパッド７が複数個
設けられている。ダイパッド７上には、電子部品として
のＬＳＩチップ８，９が搭載されている。ＬＳＩチップ
８，９とビルドアップ層Ｂ上のボンディングパッド１０
とは、ボンディングワイヤ１１を介して接合されてい
る。なお、ＬＳＩチップ８，９は、必要に応じてポッテ
ィング樹脂等によって封止される。ビルドアップ層Ｂの
外縁部には、接続端子としての多数の接続パッド１２が
規則的に配設されている。そして、ＬＳＩチップ８，９
側と接続パッド１２とは、ビルドアップ層Ｂの内層また
は外層の配線パターン５を介して電気的に接続されてい
る。
【００１９】ベースユニット１５は、基本的に加工し易
いプラスティック材料を主体として形成されている。図
１及び図２に示されるように、ベースユニット１５のほ
ぼ中央部には、前記ビルドアップ多層薄膜配線板２の外
形にほぼ等しい外形を有する窓部１６が透設されてい
る。図１及び図３に示されるように、窓部１６の内壁面
には段部１７が設けられている。段部１７の上面と窓部
１６の内壁面とがなす収容部には、ビルドアップ多層薄
膜配線板２が嵌合されるようになっている。窓部１６の
周囲には、表裏を貫通するスルーホール１８が多数形成
されている。各スルーホール１８には、入出力端子とし
ての金属製のピン１９が挿入されている。
いプラスティック材料を主体として形成されている。図
１及び図２に示されるように、ベースユニット１５のほ
ぼ中央部には、前記ビルドアップ多層薄膜配線板２の外
形にほぼ等しい外形を有する窓部１６が透設されてい
る。図１及び図３に示されるように、窓部１６の内壁面
には段部１７が設けられている。段部１７の上面と窓部
１６の内壁面とがなす収容部には、ビルドアップ多層薄
膜配線板２が嵌合されるようになっている。窓部１６の
周囲には、表裏を貫通するスルーホール１８が多数形成
されている。各スルーホール１８には、入出力端子とし
ての金属製のピン１９が挿入されている。
【００２０】図３に示されるように、窓部１６の周囲を
取り囲むように配列された接続パッド２０と、スルーホ
ール１８のランド２１とは、配線パターン２２を介して
電気的に接続されている。また、ベースユニット１５側
の接続パッド２０と、ビルドアップ多層薄膜配線板２の
接続パッド１２とは、ボンディングワイヤ２３を介して
接合されている。そして、ベースユニット１５において
配線パターン２２が形成されている面は、配線パターン
２２を湿気等から保護するためのソルダーレジスト２４
によって被覆されている。
取り囲むように配列された接続パッド２０と、スルーホ
ール１８のランド２１とは、配線パターン２２を介して
電気的に接続されている。また、ベースユニット１５側
の接続パッド２０と、ビルドアップ多層薄膜配線板２の
接続パッド１２とは、ボンディングワイヤ２３を介して
接合されている。そして、ベースユニット１５において
配線パターン２２が形成されている面は、配線パターン
２２を湿気等から保護するためのソルダーレジスト２４
によって被覆されている。
【００２１】図３及び図４に示されるように、ベースユ
ニット１５にビルドアップ多層薄膜配線板２を装着する
と、ビルドアップ多層薄膜配線板２の放熱領域が窓部１
６から外側に露出するようになっている。そして、本実
施例の半導体パッケージ１は、図示しないマザーボード
にピン１９によってフェースダウン式に実装されるよう
になっている。つまり、実装時においては放熱領域が上
向き（外側向き）になり、電子部品搭載領域が下向き
（内側向き）になる。そして、前記放熱領域の面積、よ
り詳細には放熱領域のうち窓部１６から露出する部分の
面積がこの半導体パッケージ１における実際上の放熱面
積になる。
ニット１５にビルドアップ多層薄膜配線板２を装着する
と、ビルドアップ多層薄膜配線板２の放熱領域が窓部１
６から外側に露出するようになっている。そして、本実
施例の半導体パッケージ１は、図示しないマザーボード
にピン１９によってフェースダウン式に実装されるよう
になっている。つまり、実装時においては放熱領域が上
向き（外側向き）になり、電子部品搭載領域が下向き
（内側向き）になる。そして、前記放熱領域の面積、よ
り詳細には放熱領域のうち窓部１６から露出する部分の
面積がこの半導体パッケージ１における実際上の放熱面
積になる。
【００２２】ここで、この半導体パッケージ１を作製す
る手順の一例を紹介する。半導体パッケージ１を構成す
るビルドアップ多層薄膜配線板２は、次のようにして作
製される。まず出発材料であるりん青銅板３の片面を黒
化処理し、その上に感光性エポキシ樹脂を塗布する。そ
して、露光・現像を行うことにより、内径４０μｍのバ
イアホール形成用穴を有する厚さ１５μｍの絶縁層４を
形成する。スパッタリングすることによって絶縁層４上
に厚さ０．１μｍのＣｒ薄層を形成し、更にその上にス
パッタリングすることによって厚さ０．２μｍのＣｕ薄
層を形成する。Ｌ／Ｓ＝２５μｍ／２５μｍの配線パタ
ーン５を形成するためのめっきレジストをＣｕ薄層上に
配置する。この状態で電解Ｃｕめっき及び電解Ｎｉめっ
きを順次行うことにより、厚さ６μｍのＣｕめっき層及
び厚さ１μｍのＮｉめっき層をそれぞれ形成する。めっ
きレジストを剥離した後、塩化第二銅溶液と２０％塩酸
水溶液とを用いて非めっき部分のＣｕ薄層及びＣｒ薄層
をエッチングする。そして、以上の工程を必要に応じて
繰り返すことにより、絶縁層４と複数種の金属からなる
配線パターン５とを交互に形成する。その結果、配線パ
ターン５を５層備えたビルドアップ多層薄膜配線板（３
５mm角，１．０mm厚）２が作製される。
る手順の一例を紹介する。半導体パッケージ１を構成す
るビルドアップ多層薄膜配線板２は、次のようにして作
製される。まず出発材料であるりん青銅板３の片面を黒
化処理し、その上に感光性エポキシ樹脂を塗布する。そ
して、露光・現像を行うことにより、内径４０μｍのバ
イアホール形成用穴を有する厚さ１５μｍの絶縁層４を
形成する。スパッタリングすることによって絶縁層４上
に厚さ０．１μｍのＣｒ薄層を形成し、更にその上にス
パッタリングすることによって厚さ０．２μｍのＣｕ薄
層を形成する。Ｌ／Ｓ＝２５μｍ／２５μｍの配線パタ
ーン５を形成するためのめっきレジストをＣｕ薄層上に
配置する。この状態で電解Ｃｕめっき及び電解Ｎｉめっ
きを順次行うことにより、厚さ６μｍのＣｕめっき層及
び厚さ１μｍのＮｉめっき層をそれぞれ形成する。めっ
きレジストを剥離した後、塩化第二銅溶液と２０％塩酸
水溶液とを用いて非めっき部分のＣｕ薄層及びＣｒ薄層
をエッチングする。そして、以上の工程を必要に応じて
繰り返すことにより、絶縁層４と複数種の金属からなる
配線パターン５とを交互に形成する。その結果、配線パ
ターン５を５層備えたビルドアップ多層薄膜配線板（３
５mm角，１．０mm厚）２が作製される。
【００２３】一方、ベースユニット１５は次のようにし
て作製される。まずプラスティック板をコアとする銅張
積層板（５０mm角，１．７mm厚）の外周部を穴あけ加工
することにより、ピン挿入用のスルーホール形成用孔を
形成する。触媒核付与及びその活性化の後、無電解Ｃｕ
めっきを行うことにより、前記スルーホール形成用孔内
にＣｕを析出させる。銅張積層板のほぼ中央部をざぐり
加工（３５mm角，深さ１．０mm）した後、更に同部分を
貫通ざぐり加工（３１mm角）することにより、段部１７
を有する窓部１６を形成する。所定部分にめっきレジス
トを配置した状態で電解Ｃｕめっきを行うことにより、
必要部分にＣｕを析出させる。めっきレジストを剥離し
た後、不要なＣｕをエッチングする。このエッチングに
よってスルーホール１８、接続パッド２０及び配線パタ
ーン２２が形成される。この後、スルーホール１８のラ
ンド２１及び接続パッド２０以外の部分を被覆するよう
にソルダーレジスト２４を形成した後、スルーホール１
８にピン１９を挿入する。
て作製される。まずプラスティック板をコアとする銅張
積層板（５０mm角，１．７mm厚）の外周部を穴あけ加工
することにより、ピン挿入用のスルーホール形成用孔を
形成する。触媒核付与及びその活性化の後、無電解Ｃｕ
めっきを行うことにより、前記スルーホール形成用孔内
にＣｕを析出させる。銅張積層板のほぼ中央部をざぐり
加工（３５mm角，深さ１．０mm）した後、更に同部分を
貫通ざぐり加工（３１mm角）することにより、段部１７
を有する窓部１６を形成する。所定部分にめっきレジス
トを配置した状態で電解Ｃｕめっきを行うことにより、
必要部分にＣｕを析出させる。めっきレジストを剥離し
た後、不要なＣｕをエッチングする。このエッチングに
よってスルーホール１８、接続パッド２０及び配線パタ
ーン２２が形成される。この後、スルーホール１８のラ
ンド２１及び接続パッド２０以外の部分を被覆するよう
にソルダーレジスト２４を形成した後、スルーホール１
８にピン１９を挿入する。
【００２４】ベースユニット１５とビルドアップ多層薄
膜配線板２とは、銅張積層板の段部１７に配置した接着
シール（三菱油化製，商品名：ＹＥＦ−０４０）２５に
よって接着される。なお、両者２，１５を接着する前に
は、予め各々に対するオープン・ショートテストがなさ
れている。そして、ダイパッド７上にテスト済のＣＰＵ
用ＬＳＩチップ８を１個、メモリ用ＬＳＩチップ９を６
個搭載し、それぞれボンディングワイヤ１１によって接
続する。更に、接続パッド１２，２０同士をボンディン
グワイヤ２３によって接続する。そして、最後に図示し
ないポッティング樹脂でＬＳＩチップ８，９及び接続パ
ッド１２，２０の部分を個別に封止する。以上のような
手順を経ることにより、図３及び図４に示されるような
半導体パッケージ１が得られる。
膜配線板２とは、銅張積層板の段部１７に配置した接着
シール（三菱油化製，商品名：ＹＥＦ−０４０）２５に
よって接着される。なお、両者２，１５を接着する前に
は、予め各々に対するオープン・ショートテストがなさ
れている。そして、ダイパッド７上にテスト済のＣＰＵ
用ＬＳＩチップ８を１個、メモリ用ＬＳＩチップ９を６
個搭載し、それぞれボンディングワイヤ１１によって接
続する。更に、接続パッド１２，２０同士をボンディン
グワイヤ２３によって接続する。そして、最後に図示し
ないポッティング樹脂でＬＳＩチップ８，９及び接続パ
ッド１２，２０の部分を個別に封止する。以上のような
手順を経ることにより、図３及び図４に示されるような
半導体パッケージ１が得られる。
【００２５】さて、本実施例の場合、ビルドアップ多層
薄膜配線板２を構成するりん青銅板３の片面側には、高
密度配線層であるビルドアップ層Ｂが形成されている。
このため、ベースユニット１５と共に半導体パッケージ
１を形成したときでも、半導体パッケージ１の表面にビ
ルドアップ多層薄膜配線板２の面積に相当するようなデ
ッドエリアが生じるというようなことはない。従って、
半導体パッケージ１全体が大型になることなく、充分な
放熱領域を確保することが可能となる。また、大型化が
回避されることに起因して信号伝搬速度が速くなるな
ど、電気特性も向上する。そして、上記のように半導体
パッケージ１の放熱性が向上することによって、ＬＳＩ
チップ８，９の誤動作・熱破壊等が従来に比して極めて
少なくなる。
薄膜配線板２を構成するりん青銅板３の片面側には、高
密度配線層であるビルドアップ層Ｂが形成されている。
このため、ベースユニット１５と共に半導体パッケージ
１を形成したときでも、半導体パッケージ１の表面にビ
ルドアップ多層薄膜配線板２の面積に相当するようなデ
ッドエリアが生じるというようなことはない。従って、
半導体パッケージ１全体が大型になることなく、充分な
放熱領域を確保することが可能となる。また、大型化が
回避されることに起因して信号伝搬速度が速くなるな
ど、電気特性も向上する。そして、上記のように半導体
パッケージ１の放熱性が向上することによって、ＬＳＩ
チップ８，９の誤動作・熱破壊等が従来に比して極めて
少なくなる。
【００２６】また、本実施例の場合、ベースユニット１
５の収容部にビルドアップ多層薄膜配線板２を装着する
と、りん青銅板３の片側面である放熱領域が窓部１６か
ら大きく露出した状態となる。よって、電子部品搭載領
域からビルドアップ層Ｂ及びりん青銅板３を経て放熱領
域に伝導してきた熱は、窓部１６を介して大気中に効率
良く放散されるという利点がある。
５の収容部にビルドアップ多層薄膜配線板２を装着する
と、りん青銅板３の片側面である放熱領域が窓部１６か
ら大きく露出した状態となる。よって、電子部品搭載領
域からビルドアップ層Ｂ及びりん青銅板３を経て放熱領
域に伝導してきた熱は、窓部１６を介して大気中に効率
良く放散されるという利点がある。
【００２７】更に、本実施例の場合、窓部１６の内壁面
に段部１７を設け、その段部１７の上面と窓部１６の内
壁面とがなす収容部にビルドアップ多層薄膜配線板２を
嵌合することとしている。このため、ベースユニット１
５にビルドアップ多層薄膜配線板２を確実に固定するこ
とができる。また、このような構成にすると、ビルドア
ップ多層薄膜配線板２及びベースユニット１５の表面の
段差をなくすことができる。従って、両者２，１５を接
続するためのワイヤボンディングを容易にかつ確実に実
施することができ、しかも半導体パッケージ１を肉薄に
することができる。
に段部１７を設け、その段部１７の上面と窓部１６の内
壁面とがなす収容部にビルドアップ多層薄膜配線板２を
嵌合することとしている。このため、ベースユニット１
５にビルドアップ多層薄膜配線板２を確実に固定するこ
とができる。また、このような構成にすると、ビルドア
ップ多層薄膜配線板２及びベースユニット１５の表面の
段差をなくすことができる。従って、両者２，１５を接
続するためのワイヤボンディングを容易にかつ確実に実
施することができ、しかも半導体パッケージ１を肉薄に
することができる。
【００２８】そして、本実施例の場合、ビルドアップ層
Ｂはりん青銅板３の片面側のみに形成されることを特徴
している。つまり、りん青銅板３自体には貫通スルーホ
ールが形成されないため、穴あけ加工も不要になり、全
体の製造コストも低減する。また、この半導体パッケー
ジ１では中央部のビルドアップ多層薄膜配線板２以外の
部分が加工し易くかつ安価なプラスティックであること
を特徴としている。このため、金属のみまたはセラミッ
クスのみを主体とする従来の半導体パッケージに比べ
て、製造コストが安くなる。
Ｂはりん青銅板３の片面側のみに形成されることを特徴
している。つまり、りん青銅板３自体には貫通スルーホ
ールが形成されないため、穴あけ加工も不要になり、全
体の製造コストも低減する。また、この半導体パッケー
ジ１では中央部のビルドアップ多層薄膜配線板２以外の
部分が加工し易くかつ安価なプラスティックであること
を特徴としている。このため、金属のみまたはセラミッ
クスのみを主体とする従来の半導体パッケージに比べ
て、製造コストが安くなる。
【００２９】更に、本実施例のようなベースユニット１
５であると、装着すべきビルドアップ多層薄膜配線板２
の種類を用途に応じて交換することができる。従って、
極めて汎用性に富んだものとなっている。
５であると、装着すべきビルドアップ多層薄膜配線板２
の種類を用途に応じて交換することができる。従って、
極めて汎用性に富んだものとなっている。
【００３０】また、本実施例では、ビルドアップ多層薄
膜配線板２のビルドアップ層Ｂ上に複数のＬＳＩチップ
８，９を搭載していることを特徴としている。このよう
な構成であると、個々のチップ毎に放熱体を取り付ける
必要があった従来方法に比較して、製造工程が簡略化す
る。また、この構成を採ることによりデッドスペースも
確実に少なくすることができる。
膜配線板２のビルドアップ層Ｂ上に複数のＬＳＩチップ
８，９を搭載していることを特徴としている。このよう
な構成であると、個々のチップ毎に放熱体を取り付ける
必要があった従来方法に比較して、製造工程が簡略化す
る。また、この構成を採ることによりデッドスペースも
確実に少なくすることができる。
【００３１】なお、上述のような手順に従って作製され
た半導体パッケージ１の場合、そのサイズは従来タイプ
の半導体パッケージの約５０％となっていた。しかも、
放熱領域の面積は半導体パッケージ１片面側の面積の約
７０％にも及んでいた。従って、極めて広い放熱面積が
確保されているといい得るものとなっていた。 〔実施例２〕次に、実施例２の半導体パッケージについ
て説明する。なお、実施例２の半導体パッケージと実施
例１の半導体パッケージ１とでは構成的に特に大きな差
異がないため、かかる点に関する説明は省略し、製造手
順のみについて説明する。
た半導体パッケージ１の場合、そのサイズは従来タイプ
の半導体パッケージの約５０％となっていた。しかも、
放熱領域の面積は半導体パッケージ１片面側の面積の約
７０％にも及んでいた。従って、極めて広い放熱面積が
確保されているといい得るものとなっていた。 〔実施例２〕次に、実施例２の半導体パッケージについ
て説明する。なお、実施例２の半導体パッケージと実施
例１の半導体パッケージ１とでは構成的に特に大きな差
異がないため、かかる点に関する説明は省略し、製造手
順のみについて説明する。
【００３２】本実施例では、ビルドアップ多層薄膜配線
板の出発材料としてＡｌＮ基板（ＡｌＮ：Ｙ2 Ｏ3 ＝９
６：４）が使用される。ＡｌＮ基板の片面にＴｉ，Ｍ
ｏ，Ｎｉからなる薄膜パターンを形成し、その上に感光
性エポキシ樹脂を塗布する。そして、露光・現像を行う
ことにより、内径５０μｍのバイアホール形成用穴を有
する厚さ２３μｍの絶縁層を形成する。スパッタリング
することによって絶縁層上に厚さ０．１μｍのＣｒ薄層
を形成し、更にその上にスパッタリングすることによっ
て厚さ０．２μｍのＣｕ薄層を形成する。Ｌ／Ｓ＝５０
μｍ／５０μｍの配線パターンを形成するためのめっき
レジストをＣｕ薄層上に配置する。この状態で電解Ｃｕ
めっき及び電解Ｎｉめっきを順次行うことにより、厚さ
１０μｍのＣｕめっき層及び厚さ２μｍのＮｉめっき層
をそれぞれ形成する。めっきレジストを剥離した後、塩
化第二銅溶液と２０％塩酸水溶液とを用いて非めっき部
分のＣｕ薄層及びＣｒ薄層をエッチングする。そして、
以上の工程を必要に応じて繰り返すことにより、絶縁層
と複数種の金属からなる配線パターンとを交互に形成す
る。その結果、配線パターンを５層備えたビルドアップ
多層薄膜配線板（３０mm角，０．７mm厚）が作製され
る。
板の出発材料としてＡｌＮ基板（ＡｌＮ：Ｙ2 Ｏ3 ＝９
６：４）が使用される。ＡｌＮ基板の片面にＴｉ，Ｍ
ｏ，Ｎｉからなる薄膜パターンを形成し、その上に感光
性エポキシ樹脂を塗布する。そして、露光・現像を行う
ことにより、内径５０μｍのバイアホール形成用穴を有
する厚さ２３μｍの絶縁層を形成する。スパッタリング
することによって絶縁層上に厚さ０．１μｍのＣｒ薄層
を形成し、更にその上にスパッタリングすることによっ
て厚さ０．２μｍのＣｕ薄層を形成する。Ｌ／Ｓ＝５０
μｍ／５０μｍの配線パターンを形成するためのめっき
レジストをＣｕ薄層上に配置する。この状態で電解Ｃｕ
めっき及び電解Ｎｉめっきを順次行うことにより、厚さ
１０μｍのＣｕめっき層及び厚さ２μｍのＮｉめっき層
をそれぞれ形成する。めっきレジストを剥離した後、塩
化第二銅溶液と２０％塩酸水溶液とを用いて非めっき部
分のＣｕ薄層及びＣｒ薄層をエッチングする。そして、
以上の工程を必要に応じて繰り返すことにより、絶縁層
と複数種の金属からなる配線パターンとを交互に形成す
る。その結果、配線パターンを５層備えたビルドアップ
多層薄膜配線板（３０mm角，０．７mm厚）が作製され
る。
【００３３】一方、ベースユニットは次のようにして作
製される。まずプラスティック板をコアとする銅張積層
板（４５mm角，１．４mm厚）の外周部を穴あけ加工する
ことにより、ピン挿入用のスルーホール形成用孔を形成
する。触媒核付与及びその活性化の後、無電解Ｃｕめっ
きを行うことにより、前記スルーホール形成用孔内にＣ
ｕを析出させる。銅張積層板のほぼ中央部をざぐり加工
（３０mm角，深さ０．７mm）した後、更に同部分を貫通
ざぐり加工（２６mm角）することにより、段部を有する
窓部を形成する。所定部分にめっきレジストを配置した
状態で電解Ｃｕめっきを行うことにより、必要部分にＣ
ｕを析出させる。めっきレジストを剥離した後、不要な
Ｃｕをエッチングする。このエッチングによってスルー
ホール、接続パッド及び配線パターンが形成される。こ
の後、スルーホールのランド及び接続パッド以外の部分
を被覆するようにソルダーレジストを形成した後、スル
ーホールにピンを挿入する。
製される。まずプラスティック板をコアとする銅張積層
板（４５mm角，１．４mm厚）の外周部を穴あけ加工する
ことにより、ピン挿入用のスルーホール形成用孔を形成
する。触媒核付与及びその活性化の後、無電解Ｃｕめっ
きを行うことにより、前記スルーホール形成用孔内にＣ
ｕを析出させる。銅張積層板のほぼ中央部をざぐり加工
（３０mm角，深さ０．７mm）した後、更に同部分を貫通
ざぐり加工（２６mm角）することにより、段部を有する
窓部を形成する。所定部分にめっきレジストを配置した
状態で電解Ｃｕめっきを行うことにより、必要部分にＣ
ｕを析出させる。めっきレジストを剥離した後、不要な
Ｃｕをエッチングする。このエッチングによってスルー
ホール、接続パッド及び配線パターンが形成される。こ
の後、スルーホールのランド及び接続パッド以外の部分
を被覆するようにソルダーレジストを形成した後、スル
ーホールにピンを挿入する。
【００３４】そして、所定のテストを行った後、実施例
１のときと同様にベースユニットとビルドアップ多層薄
膜配線板とを接着シールによって接合する。そして、Ｃ
ＰＵ用ＬＳＩチップを１個、メモリ用ＬＳＩチップを３
個をダイパッド上に搭載し、ボンディングワイヤによっ
て接続する。更に、接続パッド同士をボンディングワイ
ヤによって接続する。そして、最後にポッティング樹脂
でＬＳＩチップ及び接続パッドの部分を個別に封止す
る。以上のような手順を経ることにより、図３及び図４
に示された実施例１の半導体パッケージ１と同様の構成
を有する半導体パッケージが得られる。
１のときと同様にベースユニットとビルドアップ多層薄
膜配線板とを接着シールによって接合する。そして、Ｃ
ＰＵ用ＬＳＩチップを１個、メモリ用ＬＳＩチップを３
個をダイパッド上に搭載し、ボンディングワイヤによっ
て接続する。更に、接続パッド同士をボンディングワイ
ヤによって接続する。そして、最後にポッティング樹脂
でＬＳＩチップ及び接続パッドの部分を個別に封止す
る。以上のような手順を経ることにより、図３及び図４
に示された実施例１の半導体パッケージ１と同様の構成
を有する半導体パッケージが得られる。
【００３５】さて、本実施例２の半導体パッケージにつ
いても前記実施例１の半導体パッケージ１と構成が殆ど
同一であるため、同様の作用効果を奏するということは
いうまでもない。上述のような手順に従って作製された
半導体パッケージの場合、そのサイズは従来タイプの半
導体パッケージの約５０％となっていた。しかも、放熱
領域の面積は半導体パッケージ片面側の面積の約７５％
にも及んでいた。従って、前記実施例１と同様に、極め
て広い放熱面積が確保されているといい得るものとなっ
ていた。
いても前記実施例１の半導体パッケージ１と構成が殆ど
同一であるため、同様の作用効果を奏するということは
いうまでもない。上述のような手順に従って作製された
半導体パッケージの場合、そのサイズは従来タイプの半
導体パッケージの約５０％となっていた。しかも、放熱
領域の面積は半導体パッケージ片面側の面積の約７５％
にも及んでいた。従って、前記実施例１と同様に、極め
て広い放熱面積が確保されているといい得るものとなっ
ていた。
【００３６】本発明は上記実施例１，２のみに限定され
ることはなく、以下のような構成に変更することが可能
である。例えば、 （ａ）ベースキャリア形成用の材料として、前記プラス
ティック以外の材料、例えば加工が容易で比較的安価な
その他の材料を使用することもできる。
ることはなく、以下のような構成に変更することが可能
である。例えば、 （ａ）ベースキャリア形成用の材料として、前記プラス
ティック以外の材料、例えば加工が容易で比較的安価な
その他の材料を使用することもできる。
【００３７】（ｂ）ＰＧＡタイプのベースキャリアに代
えて、例えばＱＦＰタイプ（即ち、表面実装タイプ）の
ベースキャリアとしても勿論良い。つまり、ベースキャ
リアの入出力端子をピンに代えてリード等にすることが
できるということである。
えて、例えばＱＦＰタイプ（即ち、表面実装タイプ）の
ベースキャリアとしても勿論良い。つまり、ベースキャ
リアの入出力端子をピンに代えてリード等にすることが
できるということである。
【００３８】（ｃ）放熱体に搭載するＬＳＩチップは複
数でも１個でも構わない。また、ＬＳＩチップのほかに
も発熱量の多い電子部品を搭載することも勿論可能であ
る。 （ｄ）放熱体とベースユニットとの接続部やワイヤボン
ディング部を樹脂封止することは特に必須ではなく、例
えば全体をキャップによって封止するという方法に代え
ても良い。また、これらを併用しても勿論良い。
数でも１個でも構わない。また、ＬＳＩチップのほかに
も発熱量の多い電子部品を搭載することも勿論可能であ
る。 （ｄ）放熱体とベースユニットとの接続部やワイヤボン
ディング部を樹脂封止することは特に必須ではなく、例
えば全体をキャップによって封止するという方法に代え
ても良い。また、これらを併用しても勿論良い。
【００３９】（ｅ）放熱体を構成する板材は必ずしも完
全に板状である必要はなく、例えば放熱領域側の表面に
多少凹凸があるものでも構わない。 （ｆ）ベースユニットのピンはスルーホールに挿入する
タイプのものに限られない。例えば、ベースユニットに
スルーホールを形成することなく、表面に設けられたパ
ッド等に直接接合するようなタイプにしても良い。
全に板状である必要はなく、例えば放熱領域側の表面に
多少凹凸があるものでも構わない。 （ｆ）ベースユニットのピンはスルーホールに挿入する
タイプのものに限られない。例えば、ベースユニットに
スルーホールを形成することなく、表面に設けられたパ
ッド等に直接接合するようなタイプにしても良い。
【００４０】（ｇ）放熱体であるビルドアップ多層薄膜
配線板を作製する場合、実施例１にて用いたりん青銅板
以外にも、例えばアルミニウム板やアルマイト板等の金
属板を使用することが勿論可能である。同様に、実施例
２にて用いたＡｌＮ基板以外にも、例えばアルミナ板、
ムライト板、窒化珪素板、窒化ホウ素板等のセラミック
ス基板を使用することが可能である。
配線板を作製する場合、実施例１にて用いたりん青銅板
以外にも、例えばアルミニウム板やアルマイト板等の金
属板を使用することが勿論可能である。同様に、実施例
２にて用いたＡｌＮ基板以外にも、例えばアルミナ板、
ムライト板、窒化珪素板、窒化ホウ素板等のセラミック
ス基板を使用することが可能である。
【００４１】
【発明の効果】以上詳述したように、本発明の放熱体に
よれば、ベースユニットと共に半導体パッケージを構成
したときに、その半導体パッケージをコンパクトで放熱
性に優れたものとすることができるという優れた効果を
奏する。また、本発明の半導体パッケージによると、放
熱性に優れかつコンパクトな半導体パッケージを得るこ
とができるという優れた効果を奏する。
よれば、ベースユニットと共に半導体パッケージを構成
したときに、その半導体パッケージをコンパクトで放熱
性に優れたものとすることができるという優れた効果を
奏する。また、本発明の半導体パッケージによると、放
熱性に優れかつコンパクトな半導体パッケージを得るこ
とができるという優れた効果を奏する。
【図１】実施例１のベースユニットを示す底面図であ
る。
る。
【図２】図１のベースユニットを示す平面図である。
【図３】半導体パッケージを示す一部破断断面図であ
る。
る。
【図４】ベースユニットにビルドアップ多層薄膜配線板
を装着した状態を示す一部破断拡大断面図である。
を装着した状態を示す一部破断拡大断面図である。
【符号の説明】 １…半導体パッケージ、２…放熱体してのビルドアップ
多層薄膜配線板、３…高熱伝導性材料からなる板材とし
てのりん青銅板、７…電子部品搭載部としてのダイパッ
ド、８，９…電子部品としてのＬＳＩチップ、１２…接
続端子としての接続パッド、１５…ベースユニット、１
６…窓部、１７…段部、１９…入出力端子としてのピ
ン、Ｂ…高密度配線層としてのビルドアップ層。
多層薄膜配線板、３…高熱伝導性材料からなる板材とし
てのりん青銅板、７…電子部品搭載部としてのダイパッ
ド、８，９…電子部品としてのＬＳＩチップ、１２…接
続端子としての接続パッド、１５…ベースユニット、１
６…窓部、１７…段部、１９…入出力端子としてのピ
ン、Ｂ…高密度配線層としてのビルドアップ層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/34 Ａ 23/538
Claims (3)
- 【請求項１】半導体パッケージを構成するベースユニッ
トに装着される放熱体であって、 高熱伝導性材料からなる板材の片側面を放熱領域とし、
かつその反対側面を高密度配線層を備える電子部品搭載
領域とし、その高密度配線層上に電子部品搭載部を設
け、前記高密度配線層を介して電子部品側に電気的に接
続される複数の接続端子を前記電子部品搭載領域の外縁
部に配設したことを特徴とする放熱体。 - 【請求項２】ベースユニットに請求項１に記載の放熱体
を装着した半導体パッケージであって、 装着された前記放熱体の放熱領域を外側に露出させるた
めの窓部を前記ベースユニットのほぼ中央部に設け、そ
の窓部の周囲に複数の入出力端子を配設し、かつ前記放
熱体の接続端子側と前記ベースユニットの入出力端子側
とを電気的に接続したことを特徴とする半導体パッケー
ジ。 - 【請求項３】前記窓部の内壁面に段部を設け、その段部
の上面と前記窓部の内壁面とがなす収容部に前記放熱体
を嵌合したことを特徴とする請求項２に記載の半導体パ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20662493A JP3256040B2 (ja) | 1993-08-20 | 1993-08-20 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20662493A JP3256040B2 (ja) | 1993-08-20 | 1993-08-20 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758269A true JPH0758269A (ja) | 1995-03-03 |
| JP3256040B2 JP3256040B2 (ja) | 2002-02-12 |
Family
ID=16526461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20662493A Expired - Lifetime JP3256040B2 (ja) | 1993-08-20 | 1993-08-20 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256040B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101040136B1 (ko) * | 2008-09-23 | 2011-06-09 | 엘지이노텍 주식회사 | 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법 |
| JP2014120772A (ja) * | 2012-12-17 | 2014-06-30 | Princo Corp | チップ放熱構造 |
-
1993
- 1993-08-20 JP JP20662493A patent/JP3256040B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101040136B1 (ko) * | 2008-09-23 | 2011-06-09 | 엘지이노텍 주식회사 | 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법 |
| JP2014120772A (ja) * | 2012-12-17 | 2014-06-30 | Princo Corp | チップ放熱構造 |
| US9117792B2 (en) | 2012-12-17 | 2015-08-25 | Princo Middle East Fze | Chip thermal dissipation structure |
| US9362199B2 (en) | 2012-12-17 | 2016-06-07 | Princo Middle East Fze | Chip thermal dissipation structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3256040B2 (ja) | 2002-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5599747A (en) | Method of making circuitized substrate | |
| US5728606A (en) | Electronic Package | |
| US5357674A (en) | Method of manufacturing a printed circuit board | |
| US6023098A (en) | Semiconductor device having terminals for heat radiation | |
| US6803257B2 (en) | Printed circuit board with a heat dissipation element, method for manufacturing the printed circuit board, and package comprising the printed circuit board | |
| US5357672A (en) | Method and system for fabricating IC packages from laminated boards and heat spreader | |
| US5953594A (en) | Method of making a circuitized substrate for chip carrier structure | |
| US6221694B1 (en) | Method of making a circuitized substrate with an aperture | |
| US6426468B1 (en) | Circuit board | |
| US6207354B1 (en) | Method of making an organic chip carrier package | |
| US6225028B1 (en) | Method of making an enhanced organic chip carrier package | |
| JP3256040B2 (ja) | 半導体パッケージ | |
| KR100693168B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
| JP2841945B2 (ja) | 半導体装置 | |
| JP3373084B2 (ja) | 半導体パッケージ | |
| JP3153062B2 (ja) | 電子部品搭載用基板 | |
| JP3506788B2 (ja) | 半導体パッケージ | |
| JP2623980B2 (ja) | 半導体搭載用リード付き基板の製造法 | |
| JP3378680B2 (ja) | 半導体パッケージ | |
| JPH06291246A (ja) | マルチチップ半導体装置 | |
| JP3506789B2 (ja) | 半導体パッケージ | |
| JPS6134989A (ja) | 電子部品搭載用基板 | |
| JP3100833B2 (ja) | プラスティック・パッケージ | |
| JPH0823151A (ja) | チップオンボード及びその製造方法 | |
| JPH07312380A (ja) | 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20101130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20111130 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20131130 |
|
| EXPY | Cancellation because of completion of term |