JPH0757461A

JPH0757461A - 半導体装置

Info

Publication number: JPH0757461A
Application number: JP5195845A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Kiyoo Ito; 清男伊藤; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-06
Filing date: 1993-08-06
Publication date: 1995-03-03
Anticipated expiration: 2016-03-26
Also published as: JP3150503B2

Abstract

(57)【要約】【目的】外部単一電源で動作し電圧マージンが広い高
集積ＤＲＡＭを提供する。【構成】メモリアレーＭＣＡ内のデータ線Ｄｔ，Ｄｂ
の高レベルＶＤＨ，低レベルＶＤＬを、それぞれ昇圧回
路ＧＶＷＨ，ＧＶＷＬより昇圧したＶＷＨ，ＶＷＬでワ
ードドライバＷＤを動作させ、ワード線Ｗの電圧振幅は
ＶＷＬからＶＷＨとする。【効果】メモリセルＭＣ内のＭＯＳトランジスタのサ
ブスレッショルド電流が増加することなくしきい値電圧
を小さくできる。その結果、従来と同じ耐圧のＭＯＳト
ランジスタを用いて、より広い電圧マージンが得られ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
低電圧動作で情報保持時間の長い高集積な半導体ダイナ
ミックメモリに関するものである。

【０００２】

【従来の技術】１９８９インターナショナルシンポ
ジウムオンブイ・エル・エス・アイテクノロジ
ー，システムズアンドアプリケーションズ、プロシ
ーディングズオブテクニカルペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。また、電池動
作の携帯用機器などで用いられる半導体装置では、低消
費電力化のために、一層動作電圧が下げられる。ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）では、低電
圧化によりメモリセルの電圧マージンが小さくなる。こ
れまでＤＲＡＭは、１個のトランジスタと１個のキャパ
シタからなる１トランジスタセルをメモリセルとして用
いて、広く実用化されている。ＤＲＡＭでは、高集積・
大容量化とともに、チップの消費電力を低減しつつ、メ
モリセルの最大リフレッシュ時間（情報保持時間）を増
大させることが特に重要である。これについては、アイ
・イー・イー・イー、ジャーナルオブソリッド−ス
テートサーキッツ、第25巻、3（1990年6月）第778頁
から第789頁(IEEE Journal of Solid-State Circuits,
vol.25, no.3, pp.778〜789 (June 1990))に述べられて
いる。しかし、低電圧化により、メモリセルの電圧マー
ジンは狭くなり、最大リフレッシュ時間の確保が困難に
なる。

【０００３】［従来例１］この問題を具体的に説明す
る。図２は、ＤＲＡＭで現在主流となっている構成の要
部を示している。ＤＲＡＭのチップＣＨＰ内の回路は、
主に電源電圧ＶＤＨとＶＤＬで動作する。高レベルの電
源電圧ＶＤＨは、チップＣＨＰの外部から供給される外
部電源電圧ＶＣＣを直接用いても良いし、周知の電圧リ
ミッタにより外部電源電圧をチップＣＨＰ内で降圧した
内部電源電圧であっても良い。低レベルの電源電圧ＶＤ
Ｌは、チップＣＨＰの外部から供給される接地電圧ＶＳ
Ｓである。周辺回路ＰＣの大部分は、ＶＤＨとＶＤＬで
動作する。例えば、ロウデコーダＲＤの出力信号ＸＤｂ
の電圧振幅はＶＤＬからＶＤＨである。ワードドライバ
ＷＤには、ＶＤＨをチャージポンプ回路ＧＶＷＨにより
昇圧したＶＷＨと、接地電圧ＶＳＳであるＶＷＬが供給
される。ワードドライバＷＤは、ＸＤｂがＶＤＬになる
ことにより選択され、ＶＷＬとなっているワード線Ｗを
ＶＷＨに駆動する。メモリセルアレーＭＣＡは、電源電
圧ＶＤＨとＶＤＬで動作する。すなわち、データ対線Ｄ
ｔ，Ｄｂの電圧振幅は、ＶＤＬからＶＤＨである。デー
タ対線には、メモリセルＭＣが接続される。データ対線
には、正帰還接続のＰＭＯＳ回路ＳＡＰ，正帰還接続の
ＮＭＯＳ回路ＳＡＮから構成されるセンスアンプが接続
される。ＳＡＰもしくはＳＡＮの増幅動作のタイミング
を制御するスイッチ（図示せず）を介して、ＳＡＰには
ＶＤＨが、ＳＡＮにはＶＤＬがそれぞれ供給される。図
２は、チップ内の電圧を模式的に示すための図なので、
簡単のためメモリセルＭＣを１個しか示していないが、
ワード線Ｗ及びデータ対線Ｄｔ，Ｄｂはそれぞれ複数配
置され、それらの所望の交点に多数のメモリセルＭＣが
配置されてメモリセルアレーＭＣＡが構成されるのは周
知の通りである。また、図２では、各データ線対に設け
られるプリチャージ回路や入出力用のスイッチなども省
略している。

【０００４】図３，図４は、ＮチャンネルＭＯＳトラン
ジスタを用いた１トランジスタセルＭＣの回路図と、そ
の読み出し動作のタイミング波形図である。図３で、デ
ータ線は対線Ｄｔ，Ｄｂからなり、いわゆる折り返し形
のデータ線配置である。１トランジスタセルがマトリク
ス状に配置されてメモリセルアレーを構成し、各データ
対線には周知のプリチャージ回路とセンスアンプなどが
接続されるが、これらは簡単のため省略してある。今、
メモリセルＭＣ内の電荷蓄積ノードＮＳに２値の記憶情
報“１”，“０”に対応した高電圧ＶＤＨと低電圧ＶＤ
Ｌのいずれかが書き込まれ、これが読み出される動作を
考える。キャパシタＣＳのノード（電極）端子ＮＰに
は、キャパシタに印加されるストレス電圧を軽減し信頼
性を向上させるために、ＶＤＨとＶＤＬとの中間の直流
電圧ＶＭが印加され、各データ線は、ＶＭに等しくプリ
チャージされているとする。また、ＮチャンネルＭＯＳ
トランジスタＭＴのＰ型基板には、負の電圧ＶＢＢが印
加されているとする。書き込み動作は以下のようにして
行われる。ワード線Ｗにパルス電圧ＶＷＨを与え、同時
に書き込み情報に対応した差動電圧をデータ線に与える
と、それまでプリチャージされていたデータ線ＤｔはＶ
ＤＨあるいはＶＤＬに設定される。ワード線電圧ＶＷＨ
によりトランジスタＭＴは導通するから、書き込み情報
に対応したＶＤＨあるいはＶＤＬがノードＮＳに与えら
れる。その後にワードパルスをオフにしてＭＴを非導通
にし、データ線をＶＭにプリチャージして書き込みが完
了する。

【０００５】読み出し動作を、図４を参照して説明す
る。行選択されワード線Ｗにパルス電圧ＶＷＨが印加さ
れると、ＭＯＳトランジスタＭＴが導通し、キャパシタ
ＣＳに蓄えられていた電荷がデータ線容量と再配分さ
れ、中間レベルＶＭにプリチャージされていたデータ線
Ｄｔに信号電圧が読み出される。情報“１”が記憶され
ている場合、すなわち蓄積ノードＮＳがＶＤＨとなって
いれば、参照電圧となる他のデータ線Ｄｂの電圧に対し
て正の極性の信号がデータ線Ｄｔに現れる。一方、情報
“０”が記憶されている場合、すなわち蓄積ノードＮＳ
がＶＤＬとなっていれば、負の極性の信号がデータ線Ｄ
ｔに現われる。この信号電圧はデータ線Ｄｂの電圧を参
照電圧として、データ対線Ｄｔ，Ｄｂに接続されている
周知の２つのＣＭＯＳインバータの正帰還接続により構
成された差動センスアンプ（図中省略）によって、ＶＤ
ＨあるいはＶＤＬに増幅される。この増幅された電圧が
ＭＯＳトランジスタＭＴを通じてキャパシタＣＳに与え
られると同時に、列選択されて所望の増幅電圧が外部に
とり出され読み出しデータとなる。その後ワード線が低
レベルの電圧ＶＷＬに戻され、ＭＯＳトランジスタＭＴ
はオフとなり、データ対線Ｄｔ，Ｄｂは中間レベルＶＭ
にプリチャージされて読み出し動作は完了する。

【０００６】ここで、本発明で問題とする情報保持状態
について考える。トランジスタＭＴがオフになるよう
に、ワード線は低レベルＶＷＬとなっている。書き込み
あるいは再書き込みによって、ＶＤＨあるいはＶＤＬに
印加された蓄積ノードＮＳの電圧はリーク電流によって
変化する。このリーク電流は、蓄積ノードＮＳとデータ
線Ｄｔの間を流れるトランジスタＭＴのサブスレッショ
ルド電流と、ノードＮＳのＮ型拡散層とＰ型基板の間の
ダイオードの逆方向電流からなる。トランジスタのサブ
スレッショルド電流は、蓄積ノードＮＳとデータ線の電
圧により定まる。ダイオードの逆方向電流は、Ｐ型基板
には負の電圧ＶＢＢが印加されているため、つねに蓄積
ノードＮＳから基板に流れだす向きである。“１”を記
憶している場合、両者共にノードＮＳから流れ出す向き
である。一方、“０”を記憶している場合、トランジス
タのサブスレッショルド電流はノードＮＳへ流れ込む向
きであり、ダイオードの逆方向電流はノードＮＳから流
れ出す向きである。サブスレッショルド電流が逆方向電
流を上回り、ノードＮＳの電圧が高くなってくると、サ
ブスレッショルド電流が小さくなる。したがって、
“１”を記憶している場合の方がノードＮＳの電圧変化
が大きく、その電圧マージンで、最大のリフレッシュ時
間が定まる。サブスレッショルド電流はデータ線Ｄｔの
電圧に依存し、“１”を記憶している場合にはデータ線
Ｄｔが低レベルＶＤＬのときに最大となる。上記文献に
示されているように、最大リフレッシュ時間ＴＲＥＦｍ
ａｘは、リーク電流ＩＬに対して、ＣＳ・（ＶＤＨ−ＶＭ）≧ＣＤ・ｖｎ＋ＩＬ・ＴＲＥＦｍａｘ＋Ｑｃ・・・・・・（数１）を満たさなければならない。ただし、ＣＳは蓄積容量，
ＣＤはデータ線容量，ｖｎはデータ線に加わるノイズ電
圧，Ｑｃはソフトエラー臨界電荷である。数１から明ら
かなように、十分な最大リフレッシュ時間を確保するた
めには（ＶＤＨ−ＶＭ）を大きくＩＬを小さくしなけれ
ばならない。

【０００７】さて、ワード線やデータ線の電圧は、図５
に示すように設定されている。図５には、各電圧の数値
例も示している。“０”の蓄積電圧ＶＤＬと非選択のワ
ード線電圧ＶＷＬは、ともに、チップ外部から供給され
る接地電圧ＶＳＳ（＝０Ｖ）である。ＭＯＳトランジス
タのゲートに印加することのできる最大電圧は、ゲート
酸化膜の耐圧により定まり、その電圧は（ＶＷＨ−ＶＤ
Ｌ）よりも大きくなければならない。ここで、ワードパ
ルス電圧ＶＷＨは、メモリセルトランジスタＭＴのしき
い値電圧ＶＴの影響を受けずにＶＤＨの値を書き込んだ
り、十分大きな読み出し信号を得るために、（ＶＤＨ＋
ＶＴ）よりも大きく設定される。すなわち、ワードブー
スとする。データ線のプリチャージ電圧である中間電圧
ＶＭは、低消費電力に有効なように、｛（ＶＤＨ＋ＶＤ
Ｌ）／２｝に設定される。以上より、ＶＤＨ−ＶＭ＜（ＶＧｍａｘ−ＶＴ）／２・・・・・・（数２）と表されるので、（ＶＤＨ−ＶＭ）を大きくするために
は、（ＶＧｍａｘ−ＶＴ）を大きくしなければならな
い。しきい値電圧ＶＴは、リーク電流ＩＬを十分に小さ
くするために、サブスレッショルド電流が所望の十分小
さい値となるように十分大きくしなければならない。所
望リフレッシュ時間から定まるリーク電流の最大値ＩＬ
ｍａｘは、数１より、

【０００８】

【数３】

【０００９】である。そのリーク電流の最大値ＩＬｍａ
ｘに対して許容されるしきい値電圧の最低値ＶＴｃは、

【００１０】

【数４】

【００１１】であるので、

【００１２】

【数５】

【００１３】ここで、Ｓはサブスレッショルドスイン
グ、Ｗはメモリセルトランジスタのゲート幅、Ｗ０とＩ
０はしきい値電圧を定義するゲート幅と電流値である。
サブスレッショルドスイングＳを小さくするのは困難で
あるので、しきい値電圧の最低値ＶＴｃは低くできな
い。したがって、高集積化の原動力である素子の微細化
により、世代が進むにつれゲート酸化膜は薄膜化し最大
ゲート電圧ＶＧｍａｘが低下し、十分な蓄積電圧（ＶＤ
Ｈ−ＶＭ）を確保できなくなる。言い替えれば、十分な
蓄積電圧を確保するためには、最大ゲート電圧を小さく
できず、ゲート酸化膜を薄膜化できない。その結果、短
チャネル化が困難になり高集積化できなくなる。また、
通常トランジスタの酸化膜は同一工程で周辺回路とメモ
リセルの両方を形成するため、周辺回路のトランジスタ
の特性も悪化し、動作速度が遅くなる。

【００１４】また、メモリセルトランジスタＭＴのしき
い値電圧はスケーリングできないため、低電圧化にとも
ない周辺回路とメモリセルでしきい値電圧が大きく異な
るようになる。メモリセルトランジスタのしきい値電圧
を周辺回路よりも高くするために、イオン打ち込みが必
要となり、そのためのマスクが必要となる。また、イオ
ン打ち込み量が大きくなると、基板濃度が上昇してしま
うため、サブスレッショルド特性が悪化する。その結
果、さらにしきい値電圧を大きくしなければならなくな
る。以上に述べたように、しきい値電圧ＶＴを小さくす
るとリーク電流ＩＬが増加してしまうため、現在の主流
であるこの構成ではＤＲＡＭの高集積化を今後も進めて
いくことは困難になってきた。

【００１５】［従来例２］メモリセルトランジスタのし
きい値電圧を小さくしてもサブスレッショルド電流が増
加しない構成が、アイ・イー・イー・イー、ジャーナル
オブソリッド−ステートサーキッツ、第23巻、1
（1988年2月）第41頁から第47頁(IEEE Journal of Soli
d-State Circuits, vol.23, no.1, pp.41〜47 (Februar
y 1990))に示されている。この論文は、ＤＲＡＭのワー
ドブーストによるゲート耐圧の問題を緩和する手法につ
いて論じたものである。そこでは、ＤＲＡＭのワード線
に、周辺回路およびデータ線に供給される通常の内部電
圧よりも高い高電圧を、キャパシタで昇圧することなし
に、固定電圧源から印加する。そのために、ＭＯＳトラ
ンジスタに多種のゲート材料を用いることにより、仕事
関数差を変化させ、しきい値電圧を高くすると共にゲー
ト耐圧を確保している。第42頁の図１(Fig.1,p.42)で
は、メモリアレー(CELL ARRAY)内でメモリセルトランジ
スタとして、しきい値電圧が＋０．２Ｖのデプレッショ
ン型ＰＭＯＳトランジスタを用いている。非選択時のワ
ード線の電圧(V_WL)を、データ線の高レベル(V_DS)よりも
１Ｖ高くしているため、ワード線の電圧とデータ線の高
レベルを同じにしてしきい値電圧が−０．８Ｖのエンハ
ンスメント型ＰＭＯＳトランジスタを用いた場合とサブ
スレッショルド電流が同程度になり、情報の破壊が防が
れている。この構成には（１）電源系の複雑化と（２）
製造プロセスの複雑化の二つの問題がある。（１）デー
タ線の電圧と異なる非選択ワード線の電圧を必要とし、
接地を含めずに少なくとも二電源を必要とする。通常の
論理ＬＳＩは外部から、外部電源電圧と接地電圧のみが
供給されて動作するので、３電源を供給するのはシステ
ムの電源系に負担が大きい。特に電池動作機器などの低
電圧化の要求に反する。外部電源が単一電源の場合に、
もう一つの電源をいかに供給するかは明らかにされてい
ない。（２）ＰＭＯＳトランジスタのゲート材料にｐ型
ポリシリコンとｎ型ポリシリコンを使い分けなければな
らないので、通常のＤＲＡＭよりも工程数が増加する。
また、メモリセルのトランジスタはデプレッション型で
あるため、しきい値を周辺回路と違う値にするためのマ
スクが必要であり、さらに工程数が増加する。

【００１６】［従来例３］従来例２の論文中には、別な
電圧設定法として、第45頁の図５(Fig.5, p.45)に、ワ
ード線の選択時の電圧をデータ線の高レベルと異なる電
圧にした構成も示されている。この構成では、メモリセ
ルのトランジスタはエンハンスメント型でよく、周辺回
路のＰＭＯＳトランジスタと同じしきい値電圧にでき
る。この構成では、周辺回路とメモリセルのトランジス
タのゲート材料が、仕事関数差により限定される。同図
では、ゲート材料としてタングステンを用いている。こ
の構成には、従来例１と同様に（１）電源系の複雑化と
（２）製造プロセスの複雑化の二つの問題がある上に、
（３）汚染の問題もある。（１）接地を含めずに少なく
とも三電源を必要とする。これらをいかに供給するかは
明らかにされていない。（２）ゲート材料として、ｐ型
ポリシリコン，ｎ型ポリシリコン，タングステンの三種
類を用いている。従来例１に比べ、少なくともタングス
テンの加工によりプロセスが複雑になる。しかも、タン
グステンは酸化膜とのエッチング選択費が小さく、加工
が困難である。また、タングステンはイオン打ち込みの
ストッパとして不適なので、ゲートをストッパとしたソ
ース・ドレイン領域の自己整合プロセスが困難である。
（３）タングステンから重金属を完全に除去するのは困
難であり、重金属汚染の恐れが大きい。

【００１７】

【発明が解決しようとする課題】以上に述べたように、
現在主流となっている従来例１では、しきい値電圧がス
ケーリングできないため、低電圧化にともない電圧マー
ジンが小さくなり、高集積化が困難になる。一方、しき
い値電圧を小さくできる従来例２及び従来例３には、電
源系の複雑化や製造プロセスの複雑化といった問題があ
る。例えば、十分高耐圧であるＭＯＳトランジスタを用
いた場合でも、簡単なプロセスにより製造し、１．５Ｖ
以下の低電圧で高速動作させたい要求がありえる。実施
例２や実施例３は、そのような場合の解決策とならな
い。本発明は、以上のような問題を解決するためになさ
れた。すなわち本発明の目的は、製造プロセスを複雑化
せずに外部単一電源で、メモリセルの電圧マージンの拡
大を実現して、最大リフレッシュ時間を大にし、また、
トランジスタ設計や回路設計を容易にしたり低価格化を
図ることにある。

【００１８】

【課題を解決するための手段】この目的を達成するため
に、ＮＭＯＳトランジスタをメモリセルに用いる場合、
従来例１でいずれも外部から与えられる接地電圧ＶＳＳ
と同じにしていたデータ線の低レベルすなわち“０”の
蓄積電圧ＶＤＬと情報保持状態のワード線の電圧ＶＷＬ
の少なくとも一方を、ＤＲＡＭチップ内で発生させてＶ
ＳＳと異なる電圧とし、ＶＷＬをＶＤＬよりも低い電圧
に設定する。また、周辺回路の動作電圧からワード線の
電圧へのレベル変換は、周辺回路と同じしきい値電圧を
持つＭＯＳトランジスタで構成されたワードドライバに
より行う。

【００１９】

【作用】情報保持状態で、メモリセルのＭＯＳトランジ
スタは、ゲート電圧がソース・ドレインに対して負の電
圧となり、しきい値電圧が低くてもサブスレッショルド
電流が小さくなる。そのため、リーク電流ＩＬを増加さ
せることなくしきい値電圧ＶＴを小さくできる。電圧設
定に自由度が増し、トランジスタ設計や回路設計が容易
になる。また、電圧マージンの拡大を実現して、情報保
持時間を大にすることができる。しかも、外部電源は単
一で良い。また、ＰＭＯＳトランジスタ，ＮＭＯＳトラ
ンジスタはそれぞれ一種類で良く、簡単なプロセスで製
造できる。

【００２０】

【実施例】以下、メモリセルにＮＭＯＳトランジスタを
用いる場合を例にとり、実施例に従い本発明を説明す
る。なお、以下で示す電圧値などの数値例は、１ギガビ
ットＤＲＡＭで予想される値である。

【００２１】［実施例１］図１は、本発明の実施例で、
本発明による半導体ダイナミックメモリの要部を示して
いる。ワード線の高レベルＶＷＨをデータ線の高レベル
ＶＤＨよりも高く昇圧するだけでなく、ワード線の低レ
ベルＶＷＬをデータ線の低レベルＶＤＬよりも低くして
いる点が特徴である。半導体ダイナミックメモリのチッ
プＣＨＰ内の回路は、主に電源電圧ＶＤＨとＶＤＬで動
作する。高レベルの電源電圧ＶＤＨは、チップＣＨＰの
外部から供給される外部電源電圧ＶＣＣを直接用いても
良いし、周知の電圧リミッタにより外部電源電圧をチッ
プＣＨＰ内で降圧した内部電源電圧であっても良い。低
レベルの電源電圧ＶＤＬは、チップＣＨＰの外部から供
給される接地電圧ＶＳＳを直接用いても良いし、電圧リ
ミッタにより外部電源電圧をチップＣＨＰ内で降圧した
内部電源電圧であっても良い。周辺回路ＰＣの大部分
は、ＶＤＨとＶＤＬで動作する。例えば、ロウデコーダ
ＲＤの出力信号ＸＤｂの電圧振幅はＶＤＬからＶＤＨで
ある。ワードドライバＷＤには、ＶＤＨをチャージポン
プ回路ＧＶＷＨにより正の向きに昇圧したＶＷＨと、Ｖ
ＤＬをチャージポンプ回路ＧＶＷＬにより負の向きに昇
圧したＶＷＬが供給される。ワードドライバＷＤは、Ｘ
ＤｂがＶＤＬになることにより選択され、ＶＷＬとなっ
ているワード線ＷをＶＷＨに駆動する。すなわち、電圧
振幅がＶＤＬからＶＤＨである入力信号を、電圧振幅が
ＶＷＬからＶＷＨである出力信号にレベル変換する。メ
モリセルアレーＭＣＡは、電源電圧ＶＤＨとＶＤＬで動
作する。すなわち、データ対線Ｄｔ，Ｄｂの電圧振幅
は、ＶＤＬからＶＤＨである。データ対線には、メモリ
セルＭＣが接続される。データ対線には、正帰還接続の
ＰＭＯＳ回路ＳＡＰ，正帰還接続のＮＭＯＳ回路ＳＡＮ
から構成されるセンスアンプが接続される。ＳＡＰもし
くはＳＡＮの増幅動作のタイミングを制御するスイッチ
（図示せず）を介して、ＳＡＰにはＶＤＨが、ＳＡＮに
はＶＤＬがそれぞれ供給される。すなわち、ＶＤＨが
“１”の蓄積電圧，ＶＤＬが“０”の蓄積電圧である。
図１は、チップ内の電圧を模式的に示すための図なの
で、簡単のためメモリセルＭＣを１個しか示していない
が、ワード線Ｗ及びデータ対線Ｄｔ，Ｄｂはそれぞれ複
数配置され、それらの所望の交点に多数のメモリセルＭ
Ｃが配置されてメモリセルアレーＭＣＡが構成されるの
は周知の通りである。また、図１では、各データ線対に
設けられるプリチャージ回路や入出力用のスイッチなど
も省略している。図１中のメモリセルＭＣは、図３に示
した１トランジスタセルで、ＮＭＯＳのメモリセルトラ
ンジスタＭＴと蓄積容量ＣＳで構成される。その動作タ
イミングは従来と同様であり、例えば読み出し動作は図
４に示したタイミング波形のように行われる。

【００２２】図６を用いて、電圧設定について詳細に説
明する。図６には、今後高集積化が進み１ギガビットＤ
ＲＡＭを構成する場合に予想される電圧値も示してい
る。従来例１と異なり、非選択時のワード線電圧ＶＷＬ
をデータ線の低レベルＶＤＬよりも低い電圧とする。こ
れにより、メモリセルＭＣ内のＮＭＯＳトランジスタＭ
Ｔのゲートに、選択時以外には常にソース・ドレインよ
りも少なくとも（ＶＤＬ−ＶＷＬ）だけ負の電圧が加わ
る。情報保持状態で流れるサブスレッショルド電流の大
きさは、ソースに対するゲートの電圧からしきい値電圧
を引いた実効ソース電圧により定まるので、従来例１に
比べて、トランジスタＭＴは（ＶＤＬ−ＶＷＬ）だけオ
フする方向に動作点が移ったことになり、その分だけし
きい値電圧ＶＴを低くできる。従来例１と同様に、選択
時のワード線電圧ＶＷＨは、データ線の高レベルＶＤＨ
よりも少なくともしきい値電圧ＶＴだけ大きく設定され
る。ＭＯＳトランジスタのしきい値電圧ＶＴの影響を受
けずにＶＤＨの値を書き込んだり、十分大きな読み出し
信号を得るためである。本発明では、トランジスタＭＴ
のしきい値電圧ＶＴが小さくできるため、（ＶＷＨ−Ｖ
ＤＨ）が小さくできる。この電圧設定におけるメモリセ
ルトランジスタＭＴのゲート耐圧について考える。ゲー
ト酸化膜に最大の電圧が加わるのは、選択時にゲートが
ＶＷＨでソースもしくはドレインがＶＤＬになったと
き、あるいは非選択時にゲートがＶＷＬでソースもしく
はドレインがＶＤＨになったときのいずれかである。本
実施例では、メモリセルトランジスタに加わるゲート電
圧の最大値は、（ＶＷＨ−ＶＤＬ）と（ＶＤＨ−ＶＷ
Ｌ）のいずれか大きい方の電圧である。データ線振幅
（ＶＤＨ−ＶＤＬ）を同じにすると、従来例１よりも、
メモリセルトランジスタのゲート酸化膜に印加される電
圧が小さい。したがって、ゲート酸化膜を薄膜化しても
十分な信頼性が得られる。ゲート酸化膜を薄膜化するこ
とにより、サブスレッショルド特性が改善される。ま
た、周辺回路のトランジスタとメモリセルトランジスタ
のゲート酸化膜を同一工程で形成するとき、周辺回路の
トランジスタの電流特性が改善されるため、高速動作が
実現できる。なお、ゲートにソース・ドレインよりも高
い電圧を加えるときの耐圧と、ソース・ドレインにゲー
トよりも高い電圧を加えるときの耐圧は同程度であるの
で、（ＶＷＨ−ＶＤＬ）と（ＶＤＨ−ＶＷＬ）が同じ値
になるように電圧を設定するのが望ましい。ただし、あ
るメモリセルトランジスタについて、（ＶＷＨ−ＶＤ
Ｌ）が加えられている時間と（ＶＤＨ−ＶＷＬ）が加え
られている時間では、（ＶＤＨ−ＶＷＬ）の方が確率的
に大きな割合である。その点を考慮すると、（ＶＷＨ−
ＶＤＬ）より（ＶＤＨ−ＶＷＬ）が若干小さくなるよう
に設定するのが効果的である。

【００２３】本実施例では、図１に示したように、ワー
ド線の高レベルＶＷＨのチャージポンプ回路ＧＶＷＨに
加え、ワード線の低レベルＶＷＬのチャージポンプ回路
ＧＶＷＬをチップ上に設けているが、チャージポンプ回
路ＧＶＷＬを設けることは以下の理由で問題ない。（１）非選択時にすべてのワード線がＶＷＬであるの
で、チャージポンプ回路ＧＶＷＬの負荷容量が大きい。
しかし、すべてのワード線を同時に駆動するのは電源投
入時だけで、通常の動作中には非選択状態に戻すときに
選択状態で高レベルＶＷＨとなっているワード線だけを
駆動すれば良い。従って、チャージポンプ回路ＧＶＷＬ
の電流駆動能力は、選択ワード線を駆動するチャージポ
ンプ回路ＧＶＷＨと同程度であれば十分で、動作速度を
制限することはない。待機時にすべてのワード線の寄生
容量が負荷となっていることは、かえってＶＷＬを安定
される効果がある。（２）ワード線の高レベルＶＷＨだけを昇圧する従来の
構成のチャージポンプ回路に比べると、前述のようにチ
ャージポンプ回路ＧＶＷＨ，ＧＶＷＬの昇圧量は小さく
て良い。低電圧化により、従来の構成では電源電圧と昇
圧した電圧との比が大きくなりチャージポンプ回路の構
成は困難になる。それに比べ、本実施例ではチャージポ
ンプ回路の構成が容易である。

【００２４】（３）チャージポンプ回路ＧＶＷＬが、メ
モリセルＭＣのＰ型基板の基板電圧ＶＢＢの発生回路を
兼ねることができる。Ｐ型基板には、負の基板電圧ＶＢ
Ｂを加える。これは、データ線Ｄを構成するｎ型ソース
・ドレイン層とＰ型基板からなるＰＮ接合に逆バイアス
電圧を加え接合容量を減らし、メモリセルからの信号電
圧を大きくしたり動作速度を向上させるためである。本
実施例では、この基板電圧ＶＢＢとワード線の低レベル
ＶＷＬを共通にできるので、基板電圧ＶＢＢの発生回路
とチャージポンプ回路ＧＶＷＬを共通にでき、チャージ
ポンプ回路ＧＶＷＬによる面積及び消費電力の増加が抑
えられる。なお、基板電圧ＶＢＢの発生回路とチャージ
ポンプ回路ＧＶＷＬは別々に設けても良い。

【００２５】上述したように、本発明の電圧設定では従
来例１よりも最大ゲート電圧が小さくて良い。これは、
データ線振幅が同じ場合の効果である。逆に同じ最大ゲ
ート電圧では、データ線振幅を大きくできる。その結
果、リフレッシュ時間が長くできる。また、読み出し信
号が大きくなることによりセンス動作が高速に行える。
さらに、メモリセルに多値情報を記憶する半導体多値メ
モリの実現も可能となる。例えば、蓄積ノードに蓄える
電圧をＶＤＨ，（２・ＶＤＨ＋ＶＤＬ）／３，（ＶＤＨ
＋２・ＶＤＬ）／３，ＶＤＬの４値のいずれかとし、ワ
ード線の電圧を選択時はＶＷＨ，非選択時はＶＷＬとし
て、図６に示した様に電圧を設定すれば、電圧マージン
が大きく情報保持時間の長い４値メモリが実現できる。

【００２６】また、最大ゲート電圧とデータ線振幅の両
方を一定にすると、しきい値電圧のマージンが広げられ
る。図７は、本発明によるしきい値電圧ＶＴの許容範囲
ＲＶＴ１を図示している。横軸は、データ線の低レベル
ＶＤＬとワード線の低レベルＶＷＬとの電圧差（ＶＤＬ
−ＶＷＬ）である。ここでは、これまでのトレンドから
１ギガビットＤＲＡＭで予想されるデータ線電圧振幅
（ＶＤＨ−ＶＤＬ）＝１．５Ｖを、数値例として用い
る。最大ゲート電圧ＶＧｍａｘは、図５に示した従来例
１の電圧設定に必要な２．５Ｖを仮定する。また、サブ
スレッショルド電流を充分小さくするために必要なしき
い値電圧ＶＴｃは、０．８Ｖとする。前述のように、Ｖ
Ｔｃは数５で定まる電圧値である。しきい値電圧ＶＴの
上限は、ＶＴ＜ＶＧｍａｘ−（ＶＤＨ−ＶＤＬ）＝１．
０Ｖである。これは、高レベルの読出しおよび書込みの
ために、ＶＴ＜（ＶＷＨ−ＶＤＨ）であり、ゲート耐圧
から（ＶＷＨ−ＶＤＬ）≦ＶＧｍａｘであることによ
る。下限はリフレッシュ時間から定まる。（ＶＤＬ−Ｖ
ＷＬ）に依存し、ＶＴ≧ＶＴｃ−（ＶＤＬ−ＶＷＬ）＝
０．８Ｖ−（ＶＤＬ−ＶＷＬ）である。（ＶＤＬ−ＶＷ
Ｌ）の上限は、ゲート耐圧から（ＶＤＨ−ＶＷＬ）≦Ｖ
Ｇｍａｘであることにより、（ＶＤＬ−ＶＷＬ）≦ＶＧ
ｍａｘ−（ＶＤＨ−ＶＤＬ）＝１．０Ｖである。従来例
１のように（ＶＤＬ−ＶＷＬ）＝０とすると、しきい値
電圧ＶＴの許容範囲は０．８Ｖ≦ＶＴ＜１．０Ｖに限定
される。これは、周辺回路に用いるトランジスタについ
て、１ギガビットＤＲＡＭで予想されるしきい値電圧と
は大きく異なる。また、プロセスなどに起因するばらつ
きに対するマージンが小さい。それに対して、本発明に
よる電圧設定では、（ＶＤＬ−ＶＷＬ）を正の値にする
ことにより、メモリセルのトランジスタのしきい値電圧
ＶＴの許容範囲が広がり、十分なマージンを持って全て
の条件を満たすようにしきい値電圧ＶＴを設定すること
ができる。例えば、（ＶＤＬ−ＶＷＬ）＝０．５Ｖとす
ると、しきい値電圧ＶＴの許容範囲は０．３Ｖ≦ＶＴ＜
１．０Ｖに広がる。このようにしきい値電圧ＶＴを小さ
くできることにより、周辺回路中のトランジスタと同じ
しきい値電圧にすることも可能である。さらに、後で示
すようにワードドライバについても、同じしきい値電圧
のトランジスタにより構成できる。従来例２および従来
例３と異なり、複数のしきい値電圧を作り分ける必要は
なく、ゲート材料を使い分ける必要もない。その結果、
周辺回路およびワードドライバとメモリアレーで、トラ
ンジスタを同一工程で製造できる。そのため、しきい値
電圧を異なる値にするためのイオン打ち込み用マスクが
不要となる。また、しきい値電圧を高めるためのイオン
打ち込みが不要となり、基板濃度の上昇が抑えられるた
め、メモリセルトランジスタのサブスレッショルド特性
が劣化しない。なお、メモリセルトランジスタのしきい
値電圧を高めるとしても、周辺回路のトランジスタとの
差が小さくて良いため、イオン打ち込みの量が少なくて
も良いため、基板濃度の上昇は抑えられる。

【００２７】［ワードドライバの構成例１］実施例１の
電圧設定では、ワード線の電圧が選択時と非選択時のい
ずれも周辺回路の動作電圧と異なり、ワードドライバで
低レベルと高レベルの両方のレベル変換を行う。図８は
そのようなワードドライバの構成例である。ワードドラ
イバＷＤは、４個のエンハンスメント型ＰＭＯＳトラン
ジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４と４個のエンハ
ンスメント型ＮＭＯＳトランジスタＭＮ１，ＭＮ２，Ｍ
Ｎ３，ＭＮ４で構成されている。帰還用トランジスタＭ
Ｎ２とＭＰ３は、（ゲート幅／ゲート長）を小さく設計
する。ロウデコーダＲＤによりアドレスがデコードされ
た信号ＸＤｂが、トランジスタＭＰ１のゲートに入力さ
れる。また、トランジスタＭＮ１，ＭＰ２のゲートには
制御信号ＦＷＰ，ＦＷＰｂがそれぞれ入力される。トラ
ンジスタＭＰ１のソースは周辺回路の高レベルＶＤＨに
接続され、トランジスタＭＰ２，ＭＰ３，ＭＰ４のソー
スはワード線の高レベルＶＷＨに接続される。トランジ
スタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４のソースはいずれ
もワード線の低レベルＶＷＬに接続される。トランジス
タＭＮ４及びトランジスタＭＰ４のドレインがワード線
Ｗに接続される。

【００２８】待機時には、制御信号ＦＷＰをＶＤＨ，Ｆ
ＷＰｂをＶＤＬとし、ロウデコーダの出力信号ＸＤｂを
ＶＤＨとする。トランジスタＭＮ１，ＭＮ２，ＭＰ２，
ＭＰ３，ＭＮ４はオンになっており、トランジスタＭＰ
１，ＭＮ３，ＭＰ４はオフになっていて、ワードドライ
バ内のノードＮＷ１はＶＷＬ，ＮＷ２はＶＷＨ，ワード
線ＷはＶＷＬとなっている。動作状態になると、制御信
号ＦＷＰをＶＷＬ，ＦＷＰｂをＶＷＨとして、トランジ
スタＭＮ１とＭＰ２をオフにする。そこで信号ＸＤｂを
ＶＤＬとすることにより、ワードドライバが選択され
る。トランジスタＭＰ１，ＭＮ３，ＭＰ４がオン、ＭＮ
２，ＭＰ３，ＭＮ４がオフになって、ノードＮＷ１がＶ
ＤＨ、ＮＷ２がＶＷＬ、ワード線ＷがＶＷＨとなる。選
択されＶＷＨとなっているワード線ＷをＶＷＬにすると
きには、信号ＸＤｂをＶＤＬに戻し、制御信号ＦＷＰを
ＶＤＬ，ＦＷＰｂをＶＤＨにして、トランジスタＭＮ１
とＭＰ２をオンにする。非選択の場合には、信号ＸＤｂ
がＶＤＬのままで、ノードＮＷ１，ＮＷ２がそれぞれ帰
還トランジスタＭＮ２，ＭＰ３によりＶＷＬ，ＶＷＨに
保たれ、ワード線ＷはＶＷＬを維持する。

【００２９】本実施例のように簡単な構成のワードドラ
イバで、デコーダの出力信号をワード線の電圧にレベル
変換できる。状態が定まっているときには、正帰還によ
り貫通電流は流れない。従来例２や従来例３と異なり、
ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタはそれぞ
れ一種のしきい値電圧で良く、他の周辺回路中のトラン
ジスタやメモリセルトランジスタと同じしきい値電圧に
できる。しきい値電圧を作りわけるために製造プロセス
が複雑化することはない。

【００３０】［ワードドライバの構成例２］図８に示し
たワードドライバのＭＯＳトランジスタにはゲート−ソ
ース間に、他の周辺回路やメモリセルトランジスタより
も大きな電圧が加わる。すなわち、図１に示した実施例
１の電圧設定では、メモリセルＭＣ内のトランジスタに
は、（ＶＷＨ−ＶＤＬ）もしくは（ＶＤＨ−ＶＷＬ）し
か印加されず、周辺回路ＰＣ内の大部分の回路では最大
で（ＶＤＨ−ＶＤＬ）しかトランジスタに印加されない
のに対し、ワード線の電圧振幅（ＶＷＨ−ＶＷＬ）がＭ
ＯＳトランジスタに加わる。ゲート耐圧の点からは、ワ
ードドライバ内のトランジスタに加わる電圧も、メモリ
セルトランジスタと同程度以下になるような構成が望ま
しい。本実施例のワードドライバは、この要求を満たす
ものである。

【００３１】図９に、本実施例のワードドライバを示
す。図９で、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ
６，ＭＰ７はエンハンスメント型ＰＭＯＳトランジスタ
で、それらのしきい値電圧をＶＴＰ（＜０）と表す。Ｍ
Ｎ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ６，ＭＮ７はエン
ハンスメント型ＮＭＯＳトランジスタで、それらのしき
い値電圧をＶＴＮ（＞０）と表す。図８に示した実施例
２のワードドライバに、耐圧緩和用の４個のトランジス
タＭＰ６，ＭＰ７，ＭＮ６，ＭＮ７が挿入されている。
ＰＭＯＳトランジスタＭＰ６，ＭＰ７のゲートにはＶＤ
Ｌが、ＮＭＯＳトランジスタＭＮ６，ＭＮ７のゲートに
はＶＤＨが印加されている。

【００３２】ＰＭＯＳトランジスタＭＰ６，ＭＰ７のソ
ース（ＮＷ３，ＮＷ５）は（ＶＤＬ−ＶＴＰ）までしか
低下せず、ＮＭＯＳトランジスタＭＮ６，ＭＮ７のソー
ス（ＮＷ４，ＮＷ６）は（ＶＤＨ−ＶＴＮ）までしか上
昇しないことにより、他のトランジスタに加わる電圧が
小さくなる。ワードドライバ内の各ノードは、待機時あ
るいは非選択時でワード線ＷにＶＷＬを出力していると
きには、ＮＷ１がＶＷＬ，ＮＷ２及びＮＷ３がＶＷＨ，
ＮＷ４は（ＶＤＨ−ＶＴＮ），ＮＷ５が（ＶＤＬ−ＶＴ
Ｐ），ＮＷ６はＶＷＬとなっている。選択されワード線
ＷにＶＷＨを出力しているときには、ＮＷ１がＶＤＨ，
ＮＷ２及びＮＷ４がＶＷＬ，ＮＷ３は（ＶＤＬ−ＶＴ
Ｐ），ＮＷ５がＶＷＨ，ＮＷ６はＶＤＨ−ＶＴＮとなっ
ている。

【００３３】この動作で常に、いずれのＰＭＯＳトラン
ジスタについても、ソースもしくはドレインとゲートと
の間に加わる電圧差は（ＶＷＨ−ＶＤＬ）以下である。
また、いずれのＮＭＯＳトランジスタについてもソース
もしくはドレインとゲートとの間に加わる電圧差は（Ｖ
ＤＨ−ＶＷＬ）以下である。したがって、ワードドライ
バＷＤを構成するトランジスタに加わる電圧は、メモリ
セルトランジスタと同程度以下である。これらのトラン
ジスタの耐圧は、メモリセルトランジスタと同じで良
く、ゲート酸化膜厚が同じで良い。そのため、ワードド
ライバ内のトランジスタでゲート酸化膜厚が限定され
ず、実施例１のメモリセルトランジスタのゲート耐圧を
緩和するという特長が効果的になる。

【００３４】［実施例２］図１０は、非選択時のワード
線電圧の発生に昇圧回路を用いない実施例を示してい
る。チャージポンプ回路ＧＶＷＨにより、周辺回路ＰＣ
及びメモリアレーＭＣＡの高レベルＶＤＨを正の向きに
昇圧して、ワード線の高レベルＶＷＨを供給する。ま
た、電圧リミッタＧＶＤＬにより、ワード線の低レベル
ＶＷＬを正の向きに降圧して、周辺回路ＰＣ及びメモリ
アレーＭＣＡの低レベルＶＤＬを供給する。すなわち、
実施例１でワード線の低レベルＶＷＬを昇圧回路ＧＶＷ
Ｌで供給しているかわりに、データ線の低レベルＶＤＬ
を電圧リミッタＧＶＤＬで制限している。図１０中のメ
モリセルＭＣは、図２に示した１トランジスタセルで、
その動作タイミングは従来と同様である。

【００３５】メモリアレー内の電圧関係を図１１に示
す。この電圧設定により、実施例１について述べたよう
に、メモリセルトランジスタのしきい値電圧を小さくで
きることやゲート耐圧の問題が緩和されるなどの効果が
得られる。十分高い電圧がチップＣＨＰに供給できる場
合には、ワード線の低レベルＶＷＬの供給に昇圧回路を
用いないので、実施例１に比べ本実施例はその分だけ消
費電力が小さい。そのほかにも、図１１に示した電圧設
定は、Ｐ型基板の基板電圧ＶＢＢを負の電圧にしなくて
も良いという効果もある。従来は図４に示したような電
圧関係で、データ線の取り得る電圧の最低値ＶＤＬは０
Ｖなので、Ｐ型基板の基板電圧ＶＢＢは負の値にしてい
た。本実施例の電圧設定では、データ線の取り得る低レ
ベル電圧ＶＤＬをワード線の低レベルＶＷＨ（０Ｖ）よ
りも高く設定することにより、データ線の取り得る値を
従来よりも全体にＶＤＬだけ持ち上げたことになる。し
たがって、外部から印加される０Ｖを基板に印加させる
だけで実効的にデータ線のｎ型ソース・ドレイン層に逆
バイアス電圧を加えたことになり、基板電圧発生回路を
用いてメモリセルアレーに負の基板電圧を印加する必要
はない。基板電圧発生回路をチップに内蔵しなくて良
く、待機時に問題となる基板電圧発生回路自身の動作電
流を無くすことができるため、電池によるデータ保持な
どが容易になる。また、基板電圧が安定になる。

【００３６】［実施例３］広い動作電圧を保証するＤＲ
ＡＭの場合、外部電源電圧が低い場合は、実施例１のよ
うに内部電圧を設定し、外部電源電圧が十分高いときに
は実施例２のように内部電圧を設定するのが望ましい。
図１２は、そのためのチップ内部電源系を示している。
図１３に示すように、接地電圧ＶＳＳを基準として、外
部電源電圧ＶＣＣに対し各内部電圧を設定する。図１２
で、ＰＶＣＣ，ＰＶＳＳは外部電源端子で、チップＣＨ
Ｐの外部からＰＶＣＣに外部電源電圧ＶＣＣ，ＰＶＳＳ
に接地電圧ＶＳＳが供給される。ＧＷＨ５，ＧＤＨ５，
ＧＤＬ５，ＧＷＬ５は内部電圧発生回路で、ＧＷＨ５に
よりワード線の高レベルＶＷＨ，ＧＤＨ５によりデータ
線の高レベルＶＤＨ，ＧＤＬ５によりデータ線の低レベ
ルＶＤＬ，ＧＷＬ５によりワード線の低レベルＶＤＬが
チップＣＨＰの内部に供給される。ＧＤＨ５はＶＳＳを
基準とする電圧リミッタで、ＶＣＣが２Ｖ以上のときＶ
ＤＨを２Ｖに制限する。ＧＤＬ５はＶＤＨを基準とする
電圧リミッタで、ＶＤＨが１．５Ｖ以上のときに（ＶＤ
Ｈ−１．５Ｖ）にＶＤＬを制限する。ＧＷＨ５は、ＶＣ
ＣとＶＳＳを電源として動作し、ＶＤＨよりも０．５Ｖ
高いＶＷＨを発生する。すなわち、ＶＣＣが２．５Ｖま
では昇圧を行い、ＶＣＣが２．５Ｖを越えると降圧を行
う。ＧＷＬ５は、ＶＣＣとＶＳＳを電源として動作し、
ＶＤＨよりも０．５Ｖ高いＶＷＨを発生する。すなわ
ち、ＶＤＬが０．５Ｖ未満ではＶＳＳを負の向きに昇圧
し、ＶＤＬが０．５Ｖの時にはＶＳＳをそのままＶＤＬ
として出力する。この様に電圧を設定することにより、
広い動作電圧範囲を保証できる。外部電源電圧が低いと
きには、実施例１のように動作し、低電圧化が可能であ
る。また、外部電源電圧が高いときには、実施例２のよ
うに動作し、昇圧回路を動作させないので消費電流を小
さくできる。すなわち、本実施例により実施例１と実施
例２の利点を兼ね備えたＤＲＡＭを実現できる。ワード
線の高レベルＶＷＨの発生回路ＧＷＨ５は、ＶＤＨとＶ
ＳＳを電源として常にＶＤＨを昇圧する構成にしても良
い。その場合、図１２の構成に比べ、ＶＣＣが十分大き
いときの消費電流が大きくなるが、ＧＷＨ５の回路構成
が簡単になる。

【００３７】［実施例４］本実施例は、広い動作電圧を
保証するＤＲＡＭでの別な電圧設定の例である。図１４
は、そのチップ内部電源系を示している。図１５に示す
ように、接地電圧ＶＳＳを基準として、外部電源電圧Ｖ
ＣＣに対し各内部電圧を設定する。図１２と同様に、Ｐ
ＶＣＣ，ＰＶＳＳは外部電源端子で、チップＣＨＰの外
部からＰＶＣＣに外部電源電圧ＶＣＣ，ＰＶＳＳに接地
電圧ＶＳＳが供給される。ＧＭ６，ＧＷＨ６，ＧＤＨ
６，ＧＤＬ６，ＧＷＬ６は内部電圧発生回路で、ＧＭ６
により中間電圧ＶＭ，ＧＷＨ６によりワード線の高レベ
ルＶＷＨ，ＧＤＨ６によりデータ線の高レベルＶＤＨ，
ＧＤＬ６によりデータ線の低レベルＶＤＬ，ＧＷＬ６に
よりワード線の低レベルＶＤＬがチップＣＨＰの内部に
供給される。ＧＭ６はＶＣＣを２分の１に分圧してＶＭ
として出力する。中間電圧ＶＭはデータ線のプリチャー
ジ電圧として用いられる他に、ＧＤＨ６，ＧＤＬ６の基
準電圧としても用いられる。ＧＤＨ６，ＧＤＬ６は、Ｖ
Ｍを基準とする電圧リミッタで、それぞれＶＤＨ，ＶＤ
Ｌを（ＶＭ＋０．７５Ｖ），（ＶＭ−０．７５Ｖ）に制
限する。ＧＷＨ６，ＧＷＬ６は昇圧回路で、それぞれＶ
ＤＨを正の向きに，ＶＤＬを負の向きに昇圧する。本実
施例では、内部電圧発生回路ＧＷＨ６，ＧＷＬ６を外部
電圧の値に関わらずＶＤＨとＶＤＬを電源とした昇圧回
路として動作させる。外部電源電圧が十分に大きいとき
には、昇圧回路を用いずに電圧リミッタのみで内部電圧
を供給した方が消費電流が小さくなるが、この構成の方
が内部電圧発生回路の構成は容易である。また、ＶＷ
Ｈ，ＶＷＬを電圧リミッタにより安定化させた電圧から
昇圧しているため、外部電源電圧ＶＣＣの変動に対して
安定である。特に、この電圧設定では、ＶＣＣとＶＳ
Ｓ，ＶＷＨとＶＷＬ，ＶＤＨとＶＤＬがそれぞれＶＭを
中心として対称であるため、ＶＣＣもしくはＶＳＳにノ
イズが加えられたときにも論理回路が安定に動作する。

【００３８】［実施例５］本発明のＤＲＡＭでは、デー
タ線の高レベルＶＤＨよりも高いワード線の高レベルＶ
ＷＨとデータ線の低レベルＶＤＬよりも低いワード線の
低レベルＶＷＬを用いている。これらの電圧を周辺回路
にも用いることにより、ＭＯＳトランジスタのサブスレ
ッショルド電流による直流電流を低減することができ
る。本実施例は、一般の組合せ論理回路で構成される間
接周辺回路の貫通電流を低減する方法である。

【００３９】図１６に、例としてＣＭＯＳインバータの
貫通電流を低減する構成を示す。スイッチとして動作す
るＮＭＯＳトランジスタＭＮ７１，ＰＭＯＳトランジス
タＭＰ７１を介して、ＮＭＯＳトランジスタＭＮ７２と
ＰＭＯＳトランジスタＭＰ７２からなるＣＭＯＳインバ
ータＩＮＶが、動作電圧の高レベルの電源線ＶＤＨ，低
レベルの電源線ＶＤＬに接続される。ＮＭＯＳトランジ
スタＭＮ７１のゲートには制御パルスＣＫｔが、ＰＭＯ
ＳトランジスタＭＰ７１のゲートには制御パルスＣＫｂ
が入力される。ＣＫｂはＣＫｔの相補信号である。トラ
ンジスタＭＮ７１，ＭＰ７１は、ＭＮ７２，ＭＰ７２に
比べてオン抵抗が大きくならないようにチャネル幅／チ
ャネル長を定める。インバータＩＮＶの出力端子ＯＵＴ
には、ＮＭＯＳトランジスタＭＮ７３，ＭＮ７４とＰＭ
ＯＳトランジスタＭＰ７３，ＭＰ７４からなるレベルホ
ールド回路ＬＨのノードＮＬＨｔが接続される。出力を
保持している間の貫通電流を小さくするため、トランジ
スタＭＮ７３，ＭＮ７４，ＭＰ７３，ＭＰ７４のしきい
値電圧を大きくし、チャネル幅／チャネル長を小さくす
る。

【００４０】図１７に示すタイミング図を用いて、動作
を説明する。待機時には、制御パルスＣＫｔはＶＷＬ，
ＣＫｂはＶＷＨで、トランジスタＭＮ７１，ＭＰ７１は
オフになっており、インバータＩＮＶはＶＤＨ，ＶＤＬ
から分離されている。動作時には、制御パルスＣＫｔを
ＶＷＨに上げ、ＣＫｂをＶＷＬに下げて、トランジスタ
ＭＮ７１，ＭＰ７１をオンにして、インバータＩＮＶを
ＶＤＨ，ＶＤＬに接続する。入力信号ＩＮがＶＤＬから
ＶＤＨに上がることにより、ＭＰ７２がオフにＭＮ７２
がオンになり、出力ＯＵＴがＶＤＨからＶＤＬに放電さ
れる。トランジスタＭＮ７２は飽和領域で導通を始め、
ＭＮ７２を流れる電流値はゲート（入力端子ＩＮ）−ソ
ース（ノードＮＬ）間の電圧で定まる。トランジスタＭ
Ｎ７１がノードＮＬとＶＤＬとの間に設けられているの
で、ＭＮ７１のオン抵抗とＭＮ７２から流れる電流によ
りノードＮＬの電位が一時的に上昇する。しかし、ＭＮ
７１のゲートはＶＷＨとなっているので、しきい値電圧
が大きくても、オン抵抗が十分小さくなるように設計す
ることができ、遅延時間に対する影響を小さくできる。
また、出力ＯＵＴがＶＤＬに反転するとき、レベルホー
ルド回路ＬＨは出力ＯＵＴをＶＤＨに保つように、ＭＮ
７４がオフにＭＰ７４がオンになっている。そのため、
ＭＮ７２がオンになることによりＶＤＨからＭＰ７４，
ＭＮ７２を通じてＶＤＬに貫通電流が流れることが懸念
されるが、ＭＮ７２に比べてＭＰ７４の駆動能力を小さ
く設計することにより、遅延時間や消費電流に対する影
響は小さい。出力ＯＵＴが下がることにより、ＭＮ７３
がオフにＭＰ７３がオンになり、レベルホールド回路内
のノードＮＬＨがＶＤＬからＶＤＨに反転し、ＭＮ７４
がオンにＭＰ７４がオフになって、レベルホールド回路
ＬＨは出力ＯＵＴをＶＤＬに保つように動作し、貫通電
流は流れなくなる。ＭＰ７２はゲート電圧，ソース電圧
が共にＶＤＨで、オフであるが、しきい値電圧が小さい
ためサブスレッショルド電流が大きく、貫通電流がイン
バータＩＮＶを通じて流れる。そして、制御パルスＣＫ
ｔをＶＷＬに下げ、ＣＫｂをＶＷＨに上げて、トランジ
スタＭＮ７１，ＭＰ７１をオフにして、インバータＩＮ
ＶをＶＤＨ，ＶＤＬから分離する。このとき、レベルホ
ールド回路ＬＨの正帰還により、出力ＯＵＴはＶＤＨに
保たれる。ＮＭＯＳトランジスタＭＮ７２がオンなの
で、ノードＮＬはＶＤＬに保たれる。一方、ノードＮＨ
から出力端子ＯＵＴへのＰＭＯＳトランジスタＭＰ７２
のサブスレッショルド電流のため、ノードＮＨの電圧は
低下し始める。そして、ＭＰ７２はゲート電位よりもソ
ース電位が下がりサブスレッショルド電流が小さくな
る。その結果、待機状態でインバータＩＮＶの貫通電流
は流れない。そして、入力信号ＩＮが変化する前に、制
御パルスＣＫｔをＶＷＨに上げ、ＣＫｂをＶＷＬに下げ
て、トランジスタＭＮ７１，ＭＰ７１をオンにして、ノ
ードＮＨをＶＤＨにする。入力ＩＮがＶＤＨからＶＤＬ
に反転することにより、出力ＯＵＴがＶＤＬからＶＤＨ
に反転する。図１７では、スイッチとして動作するトラ
ンジスタＭＮ７１，ＭＰ７１がオンの期間毎に、入力Ｉ
Ｎが１回ずつ反転する場合を示しているが、２回以上反
転する場合や、反転しない場合もありうる。インバータ
ＩＮＶとレベルホールド回路ＬＨを通じて貫通電流が流
れる期間が短くなるように、レベルホールド回路ＬＨが
出力ＯＵＴにすばやく追従するのが望ましい。そのため
には、インバータＩＮＶとレベルホールド回路ＬＨは近
接して配置し、配線遅延を小さくすればよい。回路の遅
延時間には、レベルホールド回路ＬＨの影響は小さく、
インバータＩＮＶにより定まる。インバータＩＮＶに駆
動能力の大きい回路を用いて遅延時間の短い高速な動作
を行うことができる。待機状態ではインバータＩＮＶを
通じて電流が流れないため、消費電流はレベルホールド
回路ＬＨを通じて流れる電流だけである。レベルホール
ド回路ＬＨは、駆動能力が小さくて良いので、消費電流
は小さくできる。しかも、レベルホールド回路ＬＨによ
りインバータＩＮＶの出力ＯＵＴが維持されるため、誤
動作の恐れがない。したがって、低消費電力で高速に安
定動作を行う回路を実現できる。本実施例のように、ス
イッチとして用いるＭＯＳトランジスタのゲート電圧
を、動作電圧振幅よりも大きく振ることにより、論理回
路中のＭＯＳトランジスタのしきい値電圧を小さくして
も、待機状態の貫通電流を低減できる。動作電圧振幅
（ＶＤＨ−ＶＤＬ）を１Ｖ以下に低電圧化しても、ＭＯ
Ｓトランジスタのしきい値電圧を低くして駆動能力を確
保できる。したがって、低電圧化による低消費電力化が
実現できる。また、従来のスケーリング則に基づき、素
子のスケーリングによる性能向上が実現できる。しか
も、スイッチとレベルホールド回路を付加すること以外
は、従来のＣＭＯＳ論理回路と同じ構成であるので、従
来と同じ設計手法を用いることができる。レベルホール
ド回路を構成するＭＯＳトランジスタは、（ゲート幅／
ゲート長）を十分に小さくすれば、しきい値電圧を他の
トランジスタよりも高くしなくても良い。その場合、２
種のしきい値電圧を作り分けなくて良い。ここでは、イ
ンバータＩＮＶの貫通電流を低減する構成を例として示
したが、ＮＡＮＤ回路、ＮＯＲ回路などの論理ゲートや
フリップフロップ回路、あるいはそれら複数個の組合せ
についても同様な構成で貫通電流を低減できる。出力を
保持する必要のないときには、レベルホールド回路を設
けなくても良い。また、待機時の貫通電流のみを低減し
ようとする場合などで、貫通電流を低減しようとする期
間に出力している電圧が既知であれば、高レベルと低レ
ベルの一方だけにスイッチを設ければ良い。また、スイ
ッチとして動作するトランジスタと並列にていこうなど
を設けることにより、スイッチをオフにしている期間の
貫通電流の大きさを制御することもできる。

【００４１】［実施例６］次に、センスアンプを中心に
メモリアレーについて詳細に説明する。実施例４では、
例えば外部電源電圧ＶＣＣが２．５Ｖの時、データ線の
高レベルＶＤＨが２Ｖ，ワード線の高レベルＶＷＨが
２．５Ｖ，データ線の低レベルＶＤＬが０．５Ｖ，低い
ワード線の低レベルＶＷＬが０Ｖに設定される。これら
の電圧を最適に組み合わせて用いることにより、消費電
力が小さく高速な動作が実現できる。ワード線の電圧Ｖ
ＷＨとＶＷＬはチップ内部で昇圧して発生させるので、
大きな負荷を充放電するだけの電流供給能力を得ること
が困難である。一方、外部電源電圧ＶＣＣと接地電圧Ｖ
ＳＳは、チップ外部から供給されるので、大きな負荷を
駆動できる。

【００４２】図１８はメモリアレー要部の回路図であ
る。データ線対Ｄｌｔ，Ｄｌｂに、１個のＮＭＯＳトラ
ンジスタと蓄積容量ＣＳで構成される１トランジスタ型
メモリセルＭＣがｎ個と、メモリセルＭＣと同じ構成の
２個のダミーセルＤＣが接続される。メモリセルＭＣは
ｎ本のワード線Ｗ（１），Ｗ（２），…，Ｗ（ｎ−
１），Ｗ（ｎ）により選択され、ダミーセルＤＣはダミ
ーワード線ＤＷ（１），ＤＷ（２）により制御される。
図１８では省略しているが、データ線対Ｄｒｔ，Ｄｒｂ
にもデータ線対Ｄｌｔ，Ｄｌｂと同様にメモリセルＭＣ
とダミーセルＤＣが接続される。各データ線にはデータ
線容量ＣＤが付随する。データ線対Ｄｌｔ，Ｄｌｂ及び
Ｄｒｔ，Ｄｒｂは、スイッチＳＨＬ，ＳＨＲを介してプ
リチャージ回路ＰＣ，センスアンプＳＡ，入出力用スイ
ッチＩＯＧに接続される。センスアンプＳＡは、しきい
値電圧の高いトランジスタで構成され、センスアンプ駆
動線ＣＳＰ，ＣＳＮによりセンスアンプ駆動回路（図示
せず）に接続されている。また、入出力用スイッチＩＯ
Ｇは、入出力線対ＩＯｔ，ＩＯｂに接続され、Ｙデコー
ダ（図示せず）の出力信号ＹＳにより選択される。

【００４３】図１９に示す動作タイミングを用いて、ワ
ード線Ｗ（１）に接続されたメモリセルＭＣの情報を読
みだす場合を例として、メモリアレーの動作を説明す
る。まず、制御信号ＦＳＨＲをＶＷＨからＶＳＳに下
げ、スイッチＳＨＲのＮＭＯＳトランジスタをオフにし
て、データ線対Ｄｒｔ，ＤｒｂをセンスアンプＳＡなど
から分離する。制御信号ＦＳＨＬはＶＷＨのままで、デ
ータ線対Ｄｌｔ，ＤｌｂはセンスアンプＳＡなどに接続
されている。また、制御信号ＦＰＣもＶＳＳに下げ、プ
リチャージ回路ＰＣのＮＭＯＳトランジスタをオフにし
て、データ線対Ｄｌｔ，Ｄｌｂをフローティング状態に
する。ここで、ダミーワード線ＤＷ（１）をＶＷＨから
ＶＷＬに下げ、ワード線Ｗ（１）をＶＷＬからＶＷＨに
上げる。ワード線Ｗ（１）に接続されたメモリセルＭＣ
中の蓄積電極ＮＳに蓄えられていた電荷がデータ線Ｄｌ
ｔに読みだされる。センスアンプ駆動線ＣＳＰがＶＭか
らＶＣＣへ向かって立上り、ＣＳＮがＶＭからＶＳＳへ
向かって立ち下がることにより、センスアンプが動作
し、データ線対Ｄｌｔ，Ｄｌｂの電圧が正帰還増幅され
る。データ線対Ｄｌｔ，Ｄｌｂの電圧がＶＤＨ又はＶＤ
Ｌに近づくころに、センスアンプ駆動線ＣＳＰがＶＤＨ
になり、ＣＳＮがＶＤＬになる。Ｙデコーダから出力さ
れるＹＳがＶＳＳからＶＤＨに立ち上がることにより、
入出力用スイッチＩＯＧのＮＭＯＳトランジスタがオン
になり、入出力線対ＩＯｔ，ＩＯｂにセンスアンプＳＡ
を接続する。データ線対Ｄｌｔ，Ｄｌｂの振幅は一時的
に小さくなるが、再びセンスアンプにより増幅される。
このとき、メモリセルＭＣ内の蓄積電極ＮＳは、データ
線Ｄｌｔと同じ電圧になっている。入出力線対ＩＯｔ，
ＩＯｂに信号を出力した後、ＹＳをＶＳＳに戻し、入出
力用スイッチＩＯＧのＮＭＯＳトランジスタをオフにす
る。ワード線Ｗ（１）をＶＷＬに下げることにより、メ
モリセルＭＣのＮＭＯＳトランジスタがオフになり、蓄
積電極ＮＳに電荷が蓄えられる。ダミーワード線ＤＷ
（１）もＶＷＨに戻す。制御信号ＦＳＨＲをＶＷＨにし
てスイッチＳＨＲのＮＭＯＳトランジスタをオンにする
と共に、制御信号ＦＰＣをＶＣＣにしてプリチャージ回
路ＰＣのＮＭＯＳトランジスタもオンにし、データ線対
Ｄｌｔ，Ｄｌｂ及びＤｒｔ，ＤｒｂをＶＭにプリチャー
ジする。また、センスアンプ駆動線ＣＳＰ，ＣＳＮもＶ
Ｍにプリチャージされる。これで１サイクルの動作が終
了し、待機状態に戻る。待機状態では、メモリアレーに
は貫通電流の経路はない。しかし、センスアンプにより
データ線が増幅されてＶＤＨ，ＶＤＬとなっている状態
が長く続く場合に、従来の構成では貫通電流が問題とな
る。そのような場合でも、ここに示した構成と動作によ
り貫通電流が低減できる。スイッチＳＨＬ，ＳＨＲ、プ
リチャージ回路ＰＣ、入出力用スイッチＩＯＧのＮＭＯ
Ｓトランジスタは、いずれもオフとするときのゲート電
圧はＶＳＳであり、ソース・ドレインの電圧はＶＤＬ以
上であるので、ゲートの方が低い電圧となっており、サ
ブスレッショルド電流が小さい。これらの回路を通じて
流れる貫通電流は十分小さい。センスアンプＳＡは、そ
のように電圧を設定することができない。センスアンプ
駆動線ＣＳＰ，ＣＳＮの電圧がデータ線の電圧となるた
め、センスアンプ中でオフとなるべきトランジスタのゲ
ート電圧はソース電圧と同じである。そこで、センスア
ンプＳＡを、しきい値電圧の高いトランジスタで構成し
ている。しきい値電圧を高くすることによる増幅速度の
低下を、センスアンプ駆動線の電圧振幅を一時的に大き
くすることにより補っている。ＶＭを中心として、ＰＭ
ＯＳトランジスタ側とＮＭＯＳトランジスタ側を対称に
駆動しているので、データ線の充放電により基板や非選
択ワード線に発生する雑音が小さい。低電圧動作で十分
な信号電圧の大きさを確保するためには、メモリセルＭ
Ｃの蓄積容量とデータ線容量との比を小さくしなければ
ならない。データ線対の一方のデータ線容量ＣＤには蓄
積容量ＣＳが加わるため、他方とのバランスをとるため
のダミーセルが必須である。この実施例では、センスア
ンプによる信号増幅時には、データ線対の両方共（ＣＤ
＋ＣＳ）となっており、バランスがとれている。また、
ワード線とダミーワード線が同じ電圧振幅で逆方向に駆
動されるため、ワード線の駆動によりデータ線に発生す
るカップリング雑音が、ダミーワード線により補償され
る。したがって、高Ｓ／Ｎな増幅動作が実現できる。

【００４４】［実施例７］以上、１トランジスタセルを
用いた実施例を用いて本発明を詳細に説明したが、本発
明はこれらの実施例に限定されるものではなく、その技
術思想の範囲内で種々の変形が可能である。例えば、３
個のトランジスタからなる３トランジスタセルにも、本
発明は適用できる。図２０に３トランジスタセルの一例
の回路図を示す。３個のＭＯＳトランジスタＭＷ，Ｍ
Ｓ，ＭＲでメモリセルが構成され、書き込み用ワード線
ＷＷ，読み出し用ワード線ＲＷ及びデータ線Ｄに接続さ
れている。ＭＯＳトランジスタＭＷは書き込み用スイッ
チとして動作し、ＭＯＳトランジスタＭＲは読み出し用
スイッチとして動作する。ＭＯＳトランジスタＭＳは、
そのゲート容量に電荷を蓄えるとともに、読み出し時に
蓄積ノードＮＳの電圧を電流に変換する。端子ＮＳＳに
は、データ線の低レベルＶＤＬ３と同じ直流電圧が印加
される。また、３個のＭＯＳトランジスタの基板には、
共通に基板電圧ＶＢＢ３が印加される。

【００４５】図２１に示すタイミング波形を用いて動作
を説明する。図２１は、“１”書き込み，“１”読み出
し，“０”書き込み，“０”読み出しの順に動作を行う
場合を示している。待機時には、書き込み用ワード線Ｗ
Ｗ，読み出し用ワード線ＲＷは低レベルＶＷＬ３になっ
ており、データ線Ｄは高レベルＶＤＨ３にプリチャージ
されている。書き込み動作は、読み出し用ワード線ＲＷ
を低レベルＶＷＬ３にしたまま、書き込み用ワード線Ｗ
Ｗを高レベルＶＷＨ３とすることにより行う。ＭＯＳト
ランジスタＭＷが導通し、データ線Ｄの電圧が蓄積ノー
ドＮＳに伝達される。データ線Ｄの電圧は、“１”を書
き込むときには高レベルＶＤＨ３のままに、“０”を書
き込むときには低レベルＶＤＬ３にする。書き込み用ワ
ード線ＷＷを低レベルＶＷＬ３にすることによりＭＯＳ
トランジスタＭＷが非導通となり、データ線Ｄを高レベ
ルＶＤＨ３にプリチャージして、書き込みが完了する。
読み出し動作は、書き込み用ワード線ＷＷを低レベルＶ
ＷＬ３にしたまま、読み出し用ワード線ＲＷを高レベル
ＶＷＨ３とすることにより行う。ＭＯＳトランジスタＭ
Ｒが導通し、ＭＯＳトランジスタＭＳにより定まる電流
が、データ線Ｄから端子ＮＳＳに流れる。メモリセルに
“１”を記憶しているとき、すなわち蓄積ノードＮＳに
高レベルＶＤＨ３を保持しているときには、ＭＯＳトラ
ンジスタＭＳも導通し、データ線Ｄが放電されて低レベ
ルＶＤＬ３となる。“０”を記憶しているとき、すなわ
ち蓄積ノードＮＳに低レベルＶＤＬ３を保持していると
きには、ＭＯＳトランジスタＭＳは非導通で、データ線
Ｄは高レベルＶＤＨ３のままとなる。このときのデータ
線Ｄの電圧を検出することにより、情報を判別し読み出
しが行われる。読み出し動作を行っても蓄積ノードＮＳ
の電荷はそのまま保たれる。リフレッシュ動作は、読み
出し動作を行い、その後に判別した情報を書き込むこと
により行う。図３に示した１トランジスタセルと比較す
ると、ＭＯＳトランジスタＭＷがＭＯＳトランジスタＭ
Ｔに、書き込み用ワード線ＷＷがワード線Ｗに相当す
る。また、ＭＯＳトランジスタＭＳがキャパシタＣＳに
相当する。図２１に数値例で示したように、非選択ワー
ド線の電圧ＶＷＬ３をデータ線の低レベルＶＤＬ３より
も低く設定することにより、ＭＯＳトランジスタＭＷに
関する電圧関係が、図６に示したように電圧を設定した
１トランジスタセルのＭＯＳトランジスタＭＴと同様に
なる。その結果、実施例１で１トランジスタセルについ
て述べたような効果が得られる。ＭＯＳトランジスタＭ
Ｒ，ＭＳは、ＭＯＳトランジスタＭＷに比べ電圧条件が
厳しくなく、電圧関係に自由度が大きく、しきい値電圧
の許容範囲も大きい。ＭＯＳトランジスタＭＲは、読み
出し用ワード線ＲＷが選択されたとき、ＭＯＳトランジ
スタＭＳ側をソースとして動作し、ＭＯＳトランジスタ
ＭＳが導通時に導通すれば良い。また、読み出し用ワー
ド線ＲＷが非選択のとき、ＭＯＳトランジスタＭＲのサ
ブスレッショルド電流は、情報保持時間には影響しない
ので、消費電力などから許容される大きさであれば良
い。そのため、図２１では非選択時及び選択時の読み出
し用ワード線ＲＷの電圧を書き込み用ワード線ＷＷと同
じ電圧としたが、異なる電圧であっても良い。一方、Ｍ
ＯＳトランジスタＭＳは、蓄積ノードＮＳが高レベルＶ
ＤＨ３のときと低レベルＶＤＬのときとで、十分な電流
差が得られれば良い。蓄積ノードＮＳが低レベルＶＤＬ
のときにもＭＯＳトランジスタＭＳが導通しても、デー
タ線Ｄを流れる電流の大きさを検出すれば良い。端子Ｎ
ＳＳの電圧は、データ線の低レベルＶＤＬと異なってい
ても良い。高速に読み出しを行うためには、ＭＯＳトラ
ンジスタＭＳを流れる電流が大きい方が良く、そのため
にＭＯＳトランジスタＭＳのしきい値電圧が小さい方が
良い。本発明の電圧設定により、ＭＯＳトランジスタＭ
Ｗのしきい値電圧を小さくできるので、３個のＭＯＳト
ランジスタのしきい値電圧を全て小さくすることが可能
である。したがって、余分なマスクを使わず製造プロセ
スを複雑化せずに、高速な読み出し動作が実現できる。

【００４６】１トランジスタセルや３トランジスタセル
以外にも、種々のメモリセルに本発明が適用でき、同様
の効果が得られることは自明である。例えば、特開昭55
-12576に記載されている読み出し信号を大きくするため
に２個のトランジスタと１個のキャパシタで構成された
メモリセル、データ対線とワード線との交点にそれぞれ
設けた２個の１トランジスタセルに相補的な電圧を蓄え
て一つのデータを記憶するメモリセル（ツインセル）、
特開昭59-129989に記載されているデュアル・ポート型
メモリ用の２個のトランジスタと１個のキャパシタで構
成されたメモリセル等に本発明が適用できる。また、ア
イ・イー・イー・イー、ジャーナルオブソリッド−
ステートサーキッツ、第26巻、11（1991年11月）第15
11頁から第1518頁(IEEE Journal of Solid-State Circu
its, vol.26, no.11, pp.1511〜1518 (November 1991))
に示されているような、１トランジスタセルを縦続接続
することによりセル面積を縮小したメモリセル構成にも
本発明は適用できる。このメモリセル構成では、二つの
蓄積ノードを１個のＭＯＳトランジスタだけで分離して
いる。ある蓄積ノードに高電圧、それに隣接する蓄積ノ
ードに低電圧を蓄えている場合には、データ線の電圧に
かかわらず常に、サブスレッショルド電流が大きい電圧
条件である。そのため、情報保持状態でのメモリセル中
のＭＯＳトランジスタのサブスレッショルド電流を、本
発明により小さくすることは、非常に効果的である。さ
らに、バケツリレー形デバイス（ＢＢＤ：bucket briga
de device）によるシフトレジスタにも本発明を適用で
き、同様の効果が得られる。例えば、プロシーディング
ズオブザアイ・イー・イー・イー、第59巻（1971
年7月）第1044頁から第1058頁(Proceedings of the IEE
E, vol.59, pp.1044〜1058 (July 1971))の図１４(Fig.
14)に示されている回路構成で、端子ＩＮに入力する電
圧を常に、駆動パルスφ₁，φ₂の低レベルよりも高い電
圧にすれば良い。

【００４７】以上では、ＮＭＯＳトランジスタを用いて
メモリセルを構成した場合について説明を行ったが、Ｐ
ＭＯＳトランジスタを用いてメモリセルを構成した場合
についても、同様な議論が成り立つことは明らかであ
る。例えば、ＰＭＯＳトランジスタで１トランジスタセ
ルを構成した場合、非選択ワード線の電圧を高レベルの
データ線電圧よりも高く、選択ワード線の電圧をデータ
線の低レベルよりも低く設定すれば良い。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
製造プロセスを複雑化することなく、外部単一電源で、
電圧マージンが大きく高集積な半導体装置が実現でき
る。

【図面の簡単な説明】

【図１】実施例１によるＤＲＡＭチップの構成を模式的
に示す図である。

【図２】ＤＲＡＭチップの現在主流となっている構成を
模式的に示す図である。

【図３】１トランジスタセルの回路図である。

【図４】１トランジスタセルの読み出し動作のタイミン
グ波形である。

【図５】従来の電圧設定例を示す図である。

【図６】実施例１の電圧設定を示す図である。

【図７】メモリセルトランジスタのしきい値電圧の許容
範囲の例を示す図である。

【図８】ワードドライバの構成例の回路図である。

【図９】耐圧を改善したワードドライバの構成例の回路
図である。

【図１０】実施例２によるＤＲＡＭチップの構成を模式
的に示す図である。

【図１１】実施例２の電圧設定を示す図である。

【図１２】実施例３によるＤＲＡＭチップの電源系を模
式的に示す図である。

【図１３】実施例３によるＤＲＡＭチップの内部電圧の
特性を示す図である。

【図１４】実施例４によるＤＲＡＭチップの電源系を模
式的に示す図である。

【図１５】実施例４によるＤＲＡＭチップの内部電圧の
特性を示す図である。

【図１６】貫通電流を低減したＣＭＯＳインバータの回
路図である。

【図１７】貫通電流を低減したＣＭＯＳインバータの動
作タイミング図である。

【図１８】実施例６によるメモリアレー要部の回路図で
ある。

【図１９】実施例６による読み出し動作のタイミング図
である。

【図２０】３トランジスタセルの回路図である。

【図２１】３トランジスタセルの動作タイミング図であ
る。

【符号の説明】

ＣＨＰ…チップ、ＰＣ…周辺回路、ＲＤ…ロウデコー
ダ、ＷＤ…ワードドライバ、ＭＣＡ…メモリアレー、Ｖ
ＣＣ…外部電源電圧、ＶＳＳ…接地電圧、ＶＷＨ，ＶＷ
Ｈ３…選択時のワード線電圧、ＶＷＬ，ＶＷＬ３…非選
択時のワード線電圧、ＶＤＨ，ＶＤＨ３…データ線の高
レベルの電圧、ＶＤＬ，ＶＤＬ３…データ線の低レベル
の電圧、ＶＭ…中間電圧、ＶＢＢ…基板電圧、ＧＶＷ
Ｈ，ＧＷＨ５，ＧＷＨ６…選択時のワード線電圧の発生
回路、ＧＶＷＬ，ＧＷＬ５，ＧＷＬ６…非選択時のワー
ド線電圧の発生回路、ＧＤＨ５，ＧＤＨ６…データ線の
高レベルの発生回路、ＧＶＤＬ，ＧＤＬ５，ＧＤＬ６…
データ線の低レベルの発生回路、ＧＭ６…中間電圧の発
生回路、ＰＶＣＣ，ＰＶＳＳ…電源端子、Ｗ…ワード
線、ＤＷ…ダミーワード線、ＷＷ…書き込み用ワード
線、ＲＷ…読み出し用ワード線、Ｄｔ，Ｄｂ，Ｄ，Ｄｌ
ｔ，Ｄｌｂ，Ｄｒｔ，Ｄｒｂ…データ線、ＭＣ…メモリ
セル、ＤＣ…ダミーセル、ＳＡＮ，ＳＡＰ，ＳＡ…セン
スアンプ、ＣＳＰ，ＣＳＮ…センスアンプ駆動線、ＳＨ
Ｌ，ＳＨＲ…データ線とセンスアンプを接続するスイッ
チ、ＰＣ…プリチャージ回路、ＩＯＧ…入出力用スイッ
チ、ＩＯｔ，ＩＯｂ…入出力線、ＸＤｂ…ロウアドレス
をデコードした信号、ＹＳ…カラムアドレスをデコード
した信号、ＦＷＰ，ＦＷＰｂ，ＣＫｔ，ＣＫｂ，ＦＳＨ
Ｌ，ＦＳＨＲ，ＦＰＣ…制御信号、ＭＴ…メモリセルト
ランジスタ、ＣＳ…蓄積容量、ＭＷ，ＭＳ，ＭＲ…３ト
ランジスタセル内のＭＯＳトランジスタ、ＮＳ，ＮＳ３
…電荷蓄積ノード、ＮＰ…プレート電極、ＮＳＳ…３ト
ランジスタセル内のノード、ＭＰ１，ＭＰ２，ＭＰ３，
ＭＰ４，ＭＰ６，ＭＰ７，ＭＰ７１，ＭＰ７２…エンハ
ンスメント型ＰＭＯＳトランジスタ、ＭＰ７３，ＭＰ７
４…しきい値電圧の高いＰＭＯＳトランジスタ、ＭＮ
１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ６，ＭＮ７，ＭＮ７
１，ＭＮ７２…エンハンスメント型ＮＭＯＳトランジス
タ、ＭＮ７３，ＭＮ７４…しきい値電圧の高いＮＭＯＳ
トランジスタ、ＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４，ＮＷ
５，ＮＷ６…ワードドライバ内のノード、ＩＮＶ…イン
バータ、ＮＨ，ＮＬ…インバータに電源を供給するノー
ド、ＬＨ…レベルホールド回路、ＮＬＨｔ，ＮＬＨｂ…
レベルホールド内のノード、ＩＮ…入力ノード、ＯＵＴ
…出力ノード、ＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４，ＮＷ
５，ＮＷ６…ワードドライバ内のノード、ＲＶＴ１…し
きい値電圧の許容範囲。

───────────────────────────────────────────────────── フロントページの続き (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタと電荷蓄積手段を含ん
で構成された電荷蓄積素子を具備し、上記電荷蓄積素子の駆動電極が該ＭＯＳトランジスタの
ゲートに接続され、上記電荷蓄積素子に信号を与える入力端子が該ＭＯＳト
ランジスタのソース・ドレイン経路を介して該電荷蓄積
手段に接続される半導体装置において、上記ＭＯＳトランジスタを非導通とする該駆動電極の電
圧は、通常の動作時に該入力端子がとりうるいかなる電
圧とも実質的に異なる値に設定され、上記ＭＯＳトランジスタを非導通とする該駆動電極の電
圧と、通常の動作時に該入力端子がとりうる電圧の範囲
内で上記ＭＯＳトランジスタを非導通とする該駆動電極
の電圧に最も近い電圧との、少なくとも一方が該半導体
装置の内部で発生されることを特徴とする半導体装置。
【請求項２】通常の動作時に、上記駆動電極と上記入力
端子との電圧差がとりうる最大値は、該ＭＯＳトランジ
スタを導通とするときと非導通とするときとで実質的に
同じであることを特徴とする請求項１に記載の半導体装
置。
【請求項３】通常の動作時に、上記駆動電極と上記入力
端子との電圧差がとりうる最大値は、該ＭＯＳトランジ
スタを導通とするときに非導通とするときよりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】外部単一電源で動作することを特徴とする
請求項１に記載の半導体装置。
【請求項５】上記外部電源の電圧が１．５Ｖ以下である
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】上記電荷蓄積素子内のＭＯＳトランジスタ
のしきい値電圧の絶対値は０．５Ｖ以下であることを特
徴とする請求項１に記載の半導体装置。
【請求項７】請求項１に記載の半導体装置において、上
記駆動電極の駆動回路と、該駆動回路の制御を行う周辺
回路とを有し、該周辺回路の論理振幅は通常の動作時に
該入力端子がとりうる電圧と同じことを特徴とする半導
体装置。
【請求項８】請求項７に記載の半導体装置において、上
記周辺回路内で上記電荷蓄積素子内のＭＯＳトランジス
タと同じ導電型のＭＯＳトランジスタは、上記電荷蓄積
素子内のＭＯＳトランジスタと実質的に同じしきい値電
圧を有することを特徴とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、上
記駆動回路を構成するＭＯＳトランジスタは、上記周辺
回路内のトランジスタと実質的に同じしきい値電圧を有
することを特徴とする半導体装置。
【請求項１０】請求項６に記載の半導体装置において、
通常の動作時に上記駆動電極と上記入力端子との電圧差
が取りうる最大値と実質的に電圧振幅が同じノードを上
記駆動回路内に有することを特徴とする半導体装置。
【請求項１１】請求項１０に記載の半導体装置におい
て、上記駆動回路内のＭＯＳトランジスタのゲートとソ
ースもしくはドレインとの間に加わる電圧差の最大値
が、通常の動作時に上記駆動電極と上記入力端子との電
圧差が取りうる最大値と実質的に同じことを特徴とする
半導体装置。
【請求項１２】上記電荷蓄積素子内のＭＯＳトランジス
タを非導通とする該駆動電極の電圧は、外部から印加さ
れる電圧と実質的に異なり、内部で発生されることを特
徴とする請求項１に記載の半導体装置。
【請求項１３】請求項７に記載の半導体装置において、
上記周辺回路の論理振幅は、外部電源電圧よりも小さ
く、上記電荷蓄積素子内のＭＯＳトランジスタを非導通
とする該駆動電極の電圧は、外部から印加される電圧と
実質的に同じことを特徴とする半導体装置。
【請求項１４】請求項４に記載の半導体装置において、
通常の動作時に上記駆動電極が取りうる電圧および上既
入力端子が取りうる電圧はそれぞれ、外部電源圧の半分
の電圧を基準として対称であることを特徴とする半導体
装置。
【請求項１５】上記電荷蓄積素子はダイナミックメモリ
セルであり、上記駆動電極はワード線に接続され、上記
入力端子はデータ線に接続されることを特徴とする請求
項１に記載の半導体装置。
【請求項１６】上記ダイナミックメモリセルは、１個の
ＭＯＳトランジスタと１個の蓄積容量からなる１トラン
ジスタセルであることを特徴とする請求項８に記載の半
導体装置。
【請求項１７】上記ダイナミックメモリセルは、３個の
ＭＯＳトランジスタからなる３トランジスタセルである
ことを特徴とする請求項８に記載の半導体装置。