JPH075705Y2 - インバータのアナログデジタル変換回路 - Google Patents
インバータのアナログデジタル変換回路Info
- Publication number
- JPH075705Y2 JPH075705Y2 JP1987198402U JP19840287U JPH075705Y2 JP H075705 Y2 JPH075705 Y2 JP H075705Y2 JP 1987198402 U JP1987198402 U JP 1987198402U JP 19840287 U JP19840287 U JP 19840287U JP H075705 Y2 JPH075705 Y2 JP H075705Y2
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- Japan
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- input
- pulse
- analog
- digital
- inverter
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 三相交流電動機を可変速運転するインバータにおいて、
アナログ入力信号を１チップマイクロコンピュータを使
用してアナログデジタル変換する回路構成に関するもの
である。
アナログ入力信号を１チップマイクロコンピュータを使
用してアナログデジタル変換する回路構成に関するもの
である。
目的 アナログ信号をデジタル信号に変換するA/D変換機能を
有する１チップマイクロコンピュータ（以下１チップCP
Uと言う）は市販されているが、その分解能は８ビット
以下であり、三相交流電動機を可変速運転するインバー
タにおいては出力周波数設定用アナログ入力信号を10ビ
ット以上の分解能でデジタル変換する必要の用途があ
り、この場合は前記１チップCPUのA/D変換機能では対応
できない。従ってこの場合は１チップCPUのほかにA/D変
換の為の回路を別に構成する必要がある。例えば変換回
路に10ビット以上の分解能を有するA/D変換用IC等を使
用した場合、このICと１チップCPUとのデータのやりと
りに10本以上のデータアドレスバスラインが必要となり
１チップCPUの端子の機能上の制約から入出力I/O端子を
データアドレス端子として使う為、入出力用のLSIが別
に必要となり回路が複雑になるばかりか、コストアップ
となった。
有する１チップマイクロコンピュータ（以下１チップCP
Uと言う）は市販されているが、その分解能は８ビット
以下であり、三相交流電動機を可変速運転するインバー
タにおいては出力周波数設定用アナログ入力信号を10ビ
ット以上の分解能でデジタル変換する必要の用途があ
り、この場合は前記１チップCPUのA/D変換機能では対応
できない。従ってこの場合は１チップCPUのほかにA/D変
換の為の回路を別に構成する必要がある。例えば変換回
路に10ビット以上の分解能を有するA/D変換用IC等を使
用した場合、このICと１チップCPUとのデータのやりと
りに10本以上のデータアドレスバスラインが必要となり
１チップCPUの端子の機能上の制約から入出力I/O端子を
データアドレス端子として使う為、入出力用のLSIが別
に必要となり回路が複雑になるばかりか、コストアップ
となった。
この為に１チップCPUとA/D変換の為の回路とデータのや
りとりにデータアドレスバスラインを必要としないアナ
ログデジタル交換回路の構成を開発目的とした。
りとりにデータアドレスバスラインを必要としないアナ
ログデジタル交換回路の構成を開発目的とした。
従来技術 従来実施されているアナログデジタル変換器として第１
図に示すものがあるが、この構成は電圧入力信号１がA/
D変換器２を印加し、A/D変換器２のデジタル出力をデー
タバスライン３を介して１チップCPU4に印加し、１チッ
プCPU4で演算処理した出力をデータバスライン５を介し
て入出力用のI/Oインターフェース６に印加して、I/Oイ
ンターフェース６よりPWMデジタル出力を得ている。第
２図のものでは電圧入力信号８をV/F変換器９に印加
し、V/F変換器９のパルス出力をパルスカウンター10に
印加し、パルスカウンター10のデジタル出力をデータバ
スライン11を介して１チップCPU12に印加し、１チップC
PU12の演算出力を入出力用のI/Oインターフェース13に
データバスライン14を介して印加し、I/Oインターフェ
ース13よりPWMデジタル出力15を得ている。第１図、第
２図のいずれも、１チップCPUとI/Oインターフェースと
のデータのやりとりに10本以上のデータアドレスバスラ
インが必要となり１チップCPUの端子の機能上の制約か
らI/O端子をデータアドレス端子として使うため、入出
力用のI/Oインターフェースが別に必要となり回路構成
が複雑になるばかりか、コストアップになり１チップCP
Uの機能を十分生かしきれない問題があった。
図に示すものがあるが、この構成は電圧入力信号１がA/
D変換器２を印加し、A/D変換器２のデジタル出力をデー
タバスライン３を介して１チップCPU4に印加し、１チッ
プCPU4で演算処理した出力をデータバスライン５を介し
て入出力用のI/Oインターフェース６に印加して、I/Oイ
ンターフェース６よりPWMデジタル出力を得ている。第
２図のものでは電圧入力信号８をV/F変換器９に印加
し、V/F変換器９のパルス出力をパルスカウンター10に
印加し、パルスカウンター10のデジタル出力をデータバ
スライン11を介して１チップCPU12に印加し、１チップC
PU12の演算出力を入出力用のI/Oインターフェース13に
データバスライン14を介して印加し、I/Oインターフェ
ース13よりPWMデジタル出力15を得ている。第１図、第
２図のいずれも、１チップCPUとI/Oインターフェースと
のデータのやりとりに10本以上のデータアドレスバスラ
インが必要となり１チップCPUの端子の機能上の制約か
らI/O端子をデータアドレス端子として使うため、入出
力用のI/Oインターフェースが別に必要となり回路構成
が複雑になるばかりか、コストアップになり１チップCP
Uの機能を十分生かしきれない問題があった。
実施例 以下第３図〜第７図に基ずいて説明すると、20は入力信
号、21は入力信号20の値を変換する入力変換器、22は電
圧をパルスに変換するV/F変換器でパルス入力23を得、2
4は１チップCPUでパルス入力23を演算処理してPWMデジ
タル出力25を得るブロック構成となっている。
号、21は入力信号20の値を変換する入力変換器、22は電
圧をパルスに変換するV/F変換器でパルス入力23を得、2
4は１チップCPUでパルス入力23を演算処理してPWMデジ
タル出力25を得るブロック構成となっている。
パルス入力23のパルス幅Ｔを測定する方法について、例
として株式会社東芝製のタイプTMP90C840の16ビットタ
イマ機能を有する１チップCPUにより説明すると、第６
図のブロック図に示す如く、クロック26でカウントアッ
プする16ビットアップカウンタ27と、16ビットアップカ
ウンター27の値を保持するキャプチャレジスタ28、29
と、パルス幅を測定すべきパルス入力23の立上り、立下
りにより、16ビットアップカウンタ27の値をそれぞれキ
ャプチャレジスタ28、29に取込む為のタイミングを制御
するキャプチャ入力制御30から構成され、31、32は上位
ビットのデータバス、33、34は下位ビットのデータバ
ス、35は内部データバスである。パルス幅測定の動作を
第４図のタイミング図を参照して説明すると、キャプチ
ャ入力制御30に入力されるパルス入力23が50％dutyの矩
形波の場合、Ｈレベル幅、Ｌレベル幅は同じであるか
ら、あるタイミングでパルス入力23の立上りの16ビット
アップカウンタ27のデジタル値capAをキャプチャレジス
タ28に読みとり、パルス入力23の立下りの16ビットアッ
プカウンタ27のデジタル値capBをキャプチャレジスタ29
に読みとり、capB−capAを計算することでパルス入力23
のパルス幅Ｔが測定できる。
として株式会社東芝製のタイプTMP90C840の16ビットタ
イマ機能を有する１チップCPUにより説明すると、第６
図のブロック図に示す如く、クロック26でカウントアッ
プする16ビットアップカウンタ27と、16ビットアップカ
ウンター27の値を保持するキャプチャレジスタ28、29
と、パルス幅を測定すべきパルス入力23の立上り、立下
りにより、16ビットアップカウンタ27の値をそれぞれキ
ャプチャレジスタ28、29に取込む為のタイミングを制御
するキャプチャ入力制御30から構成され、31、32は上位
ビットのデータバス、33、34は下位ビットのデータバ
ス、35は内部データバスである。パルス幅測定の動作を
第４図のタイミング図を参照して説明すると、キャプチ
ャ入力制御30に入力されるパルス入力23が50％dutyの矩
形波の場合、Ｈレベル幅、Ｌレベル幅は同じであるか
ら、あるタイミングでパルス入力23の立上りの16ビット
アップカウンタ27のデジタル値capAをキャプチャレジス
タ28に読みとり、パルス入力23の立下りの16ビットアッ
プカウンタ27のデジタル値capBをキャプチャレジスタ29
に読みとり、capB−capAを計算することでパルス入力23
のパルス幅Ｔが測定できる。
次に第７図のフローチャート図に基ずいて、パルス入力
23のA/D変換動作について説明するとステップでパル
ス入力23の立上りのデジタル値capAをキャプチャレジス
タ28に入れ、ステップでパルス入力23の立下りのデジ
タル値capBをキャプチャレジスタ29に入れ、ステップ
でY1＝capB−capAのデジタル値を計算し、ステップで
Y2＝16×106/Y1−1024の計算しステップでY2をRAMに
入れてインバータのPWM制御を行なう。
23のA/D変換動作について説明するとステップでパル
ス入力23の立上りのデジタル値capAをキャプチャレジス
タ28に入れ、ステップでパルス入力23の立下りのデジ
タル値capBをキャプチャレジスタ29に入れ、ステップ
でY1＝capB−capAのデジタル値を計算し、ステップで
Y2＝16×106/Y1−1024の計算しステップでY2をRAMに
入れてインバータのPWM制御を行なう。
次に本願におけるA/D変換の具体的実施例について説明
すると、例えば周波数設定用入力信号20がDC、Ｏ〜5Vの
アナログ信号として、分解能12ビットのデジタル出力信
号25に変換する場合、第５図に示す様に入力信号20の値
V1をDC、Ｏ〜5Vに対してV/F変換器22より出力されるパ
ルス入力23の周波数ｆを40Hz〜200Hzに設定すると、1/2
サイクルのパルス幅Ｔは12.5mS〜2.5mSとなる。ここで
１チップCPU24の16ビットタイマーの分解能を0.8μＳと
すれば、タイマーのカウント値Y1は、15626〜3125とな
る。これを12ビットの分解能０〜4096の変換値Y2を演算
するために第５図に示す関係から次の式が導かれる。
すると、例えば周波数設定用入力信号20がDC、Ｏ〜5Vの
アナログ信号として、分解能12ビットのデジタル出力信
号25に変換する場合、第５図に示す様に入力信号20の値
V1をDC、Ｏ〜5Vに対してV/F変換器22より出力されるパ
ルス入力23の周波数ｆを40Hz〜200Hzに設定すると、1/2
サイクルのパルス幅Ｔは12.5mS〜2.5mSとなる。ここで
１チップCPU24の16ビットタイマーの分解能を0.8μＳと
すれば、タイマーのカウント値Y1は、15626〜3125とな
る。これを12ビットの分解能０〜4096の変換値Y2を演算
するために第５図に示す関係から次の式が導かれる。
V2＝4/5×V1＋１ ……………… ｆ＝40×V2＝32＋V1＋40 ………… Ｔ＝1/f ………………………… Y1＝T/（２×0.8×10-6） ……… Y2＝4096/5×V1 …………… 以上の〜式より Y2＝16×106/Y1−1024 ……… となる。従って、１チップCPU24の16ビットタイマー機
能によりV/F変換器22からのパルス幅Ｔをカウント値Y1
を測定し、式の演算処理をすることで、周波数設定用
の入力信号20のDC、Ｏ〜5Vのアナログ信号を分解能12ビ
ットの変換値Y2として０〜4096のデジタル信号に変換す
ることができる。
能によりV/F変換器22からのパルス幅Ｔをカウント値Y1
を測定し、式の演算処理をすることで、周波数設定用
の入力信号20のDC、Ｏ〜5Vのアナログ信号を分解能12ビ
ットの変換値Y2として０〜4096のデジタル信号に変換す
ることができる。
考案の効果 本考案は入力アナログ信号をA/D変換し、デジタル出力
を演算処理してインバータのPWMデジタル信号を得るも
のにおいて、16ビットタイマー機能を有する１チップCP
Uと、入力信号をV/F変換する回路との組合せにより、１
チップCPUの機能を損なわず、また部品点数を増やさな
いで、入力信号を高分解能に変換できる効果がある。
を演算処理してインバータのPWMデジタル信号を得るも
のにおいて、16ビットタイマー機能を有する１チップCP
Uと、入力信号をV/F変換する回路との組合せにより、１
チップCPUの機能を損なわず、また部品点数を増やさな
いで、入力信号を高分解能に変換できる効果がある。
第１図、第２図は従来のインバータのアナログデジタル
変換器のブロック構成図、第３図〜第７図は本考案の一
実施例を示すもので、第３図はインバータのアナログデ
ジタル変換器のブロック構成図、第４図はパルス幅の測
定方法を説明する波形図、第５図はアナログ入力をデジ
タル値に変換するデータを示す図、第６図はパルス幅を
測定するブロック構成図、第７図は入力パルスをA/D変
換するフローチャート図である。 20は入力信号、21は入力変換器、22はV/F変換器、23は
パルス入力、24は１チップCPU、25はデジタル出力信号
である。
変換器のブロック構成図、第３図〜第７図は本考案の一
実施例を示すもので、第３図はインバータのアナログデ
ジタル変換器のブロック構成図、第４図はパルス幅の測
定方法を説明する波形図、第５図はアナログ入力をデジ
タル値に変換するデータを示す図、第６図はパルス幅を
測定するブロック構成図、第７図は入力パルスをA/D変
換するフローチャート図である。 20は入力信号、21は入力変換器、22はV/F変換器、23は
パルス入力、24は１チップCPU、25はデジタル出力信号
である。
Claims (1)
- 【請求項１】アナログ入力信号を周波数変換したパルス
入力のパルス幅を16ビットタイマ機能を有する１チップ
マイクロコンピュータで計数するものにおいて、前記パ
ルス入力のパルス幅の立上りを検出したデジタル値をca
pAとし、パルス入力のパルス幅の立下りを検出したデジ
タル値をcapBとした時、capB−capAを算出する手段と、
該capB−capAのデジタル値を前記アナログ入力信号の値
に比例したデジタル値に変換する手段を具備したインバ
ータのアナログデジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987198402U JPH075705Y2 (ja) | 1987-12-26 | 1987-12-26 | インバータのアナログデジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987198402U JPH075705Y2 (ja) | 1987-12-26 | 1987-12-26 | インバータのアナログデジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105386U JPH01105386U (ja) | 1989-07-17 |
| JPH075705Y2 true JPH075705Y2 (ja) | 1995-02-08 |
Family
ID=31488914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987198402U Expired - Lifetime JPH075705Y2 (ja) | 1987-12-26 | 1987-12-26 | インバータのアナログデジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075705Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315735A (en) * | 1976-07-28 | 1978-02-14 | Yokogawa Hokushin Electric Corp | Analog-digital converter |
| JPS58161532A (ja) * | 1982-03-19 | 1983-09-26 | Ricoh Co Ltd | アナログデ−タの収集方法 |
-
1987
- 1987-12-26 JP JP1987198402U patent/JPH075705Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105386U (ja) | 1989-07-17 |
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