JPH0754494B2 - Asynchronous data transfer control device - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 上位装置と下位装置の間に介在し、データ転送速度が一
義的でない転送ルートにより両装置間で行われる非同期
データ転送を制御する制御装置に関し、 上位装置と下位装置間の非同期データ転送を最適制御で
行うことを可能にした制御装置を提供することを目的と
し、 データ転送速度で一義的でない転送ルートによる上位装
置と下位装置間の非同期データ転送を制御する制御装置
において、各転送ルートのデータ転送速度や処理データ
量等を格納する転送制御情報テーブルと、転送データを
格納するバッファメモリと、転送制御情報に基づいて各
転送ルートにおける最適制御時の転送開始タイミングを
算出する転送開始タイミング算出手段と、1つの転送開
始タイミングにおいて対応する転送ルートと結合させて
バッファメモリのデータを転送する転送制御手段を備
え、非同期データ転送の最適制御を行うように構成す
る。The present invention relates to a control device that is interposed between a higher-level device and a lower-level device and controls asynchronous data transfer performed between the two devices by a transfer route whose data transfer rate is not unique. Asynchronous data transfer between a host device and a lower device with a transfer route that is not unique at the data transfer rate, with the aim of providing a control device that enables asynchronous data transfer between a device and a lower device with optimal control. In the control device, a transfer control information table that stores the data transfer speed, the amount of processed data, etc. of each transfer route, a buffer memory that stores the transfer data, and a transfer at the time of optimal control on each transfer route based on the transfer control information Transfer start timing calculation means for calculating the start timing and combination with a corresponding transfer route at one transfer start timing It was provided with a transfer control means for transferring data in the buffer memory, configured to perform optimal control for asynchronous data transfer.
本発明は、非同期データ転送方式に用いられる制御装
置、特に、上位装置と下位装置の間に介在し、データ転
送速度が一義的でない転送ルートにより両装置間で行わ
れる非同期データ転送を制御する制御装置に関する。The present invention relates to a control device used in an asynchronous data transfer system, and in particular, a control that is interposed between a higher-order device and a lower-order device and controls asynchronous data transfer performed between the two devices by a transfer route whose data transfer rate is not unique. Regarding the device.
上位装置と下位装置の間に制御装置を介在させ、この制
御装置により両装置間のデータ転送を制御するシステム
のデータ転送方式には、同期データ転送方式と非同期デ
ータ転送方式がある。There are a synchronous data transfer method and an asynchronous data transfer method as a data transfer method of a system in which a control device is interposed between an upper device and a lower device, and the data transfer between both devices is controlled by this control device.
同期データ転送方式の場合は、上位装置と下位装置との
データ転送速度は一致しており、上位装置と下位装置と
が制御装置を経由して同時にデータ転送処理を開始し、
同時にデータ転送処理を終了する。したがって、同期デ
ータ転送方式は、上位装置と下位装置のデータ転送速度
が等しい場合に用いられる。In the case of the synchronous data transfer method, the data transfer speeds of the upper device and the lower device are the same, and the upper device and the lower device simultaneously start the data transfer process via the control device,
At the same time, the data transfer process ends. Therefore, the synchronous data transfer method is used when the data transfer rates of the upper device and the lower device are equal.
これに対し、非同期データ転送方式の場合は、上位装置
と下位装置とのデータ転送速度は一致している必要はな
く、また、上位装置及び制御装置間のデータ転送処理と
は分離できるという特長がある。したがって、非同期デ
ータ転送方式は、上位装置と下位装置のデータ転送速度
が異る場合に用いられる。On the other hand, in the case of the asynchronous data transfer method, the data transfer rates of the upper device and the lower device do not have to match, and the data transfer process between the upper device and the control device can be separated. is there. Therefore, the asynchronous data transfer method is used when the data transfer rates of the upper device and the lower device are different.
次に、第4図を参照して、制御装置によるその上位装置
と下位装置間の非同期データ転送制御方式の原理を説明
する。Next, with reference to FIG. 4, the principle of the asynchronous data transfer control system by the control device between the upper device and the lower device will be described.
第5図において、21は例えばホストCPU等の上位装置
で、高速のデータ転送処理が可能で高速のデータ転送ル
ートを備えている。In FIG. 5, reference numeral 21 is a host device such as a host CPU, which is capable of high-speed data transfer processing and has a high-speed data transfer route.
22は例えば磁気ディスク等の下位装置で、上位装置21よ
りもデータ転送速度は遅く、転送ルートのデータ転送速
度も低速である。A lower device 22 such as a magnetic disk has a lower data transfer rate than the upper device 21 and a lower data transfer rate on the transfer route.
23は制御装置で、内部に転送データ格納用のバッファメ
モリ231を備え、上位装置21と下位装置22間に介在して
両者間の非同期データ転送を制御する。A control device 23 has a buffer memory 231 for storing transfer data therein, and controls the asynchronous data transfer between the upper device 21 and the lower device 22 by interposing the buffer memory 231 therein.
この構成において、上位装置21から下位装置22にデータ
を転送する場合、制御装置23は、上位装置21から受領し
たデータを一端バッファメモリ23に格納した後、下位装
置22側のデータ転送速度で読み出して下位装置に転送す
る。In this configuration, when transferring data from the upper device 21 to the lower device 22, the control device 23 once stores the data received from the upper device 21 in the buffer memory 23, and then reads it at the data transfer speed of the lower device 22 side. Transfer to the lower device.
下位装置22から上位装置21にデータを転送する場合も、
制御装置23は、下位装置から読み出したデータを一担バ
ッファメモリ231に格納してから上位装置21に割込みを
行い、バッファメモリ231内のデータを上位装置21側の
データ転送速度で読み出して上位装置に転送する。When transferring data from the lower device 22 to the upper device 21,
The control device 23 stores the data read from the lower device in the shared buffer memory 231 and then interrupts the upper device 21 to read the data in the buffer memory 231 at the data transfer speed of the upper device 21 side and then to the upper device. Transfer to.
この場合、下位装置22から上位装置21へのデータ転送が
最も効率良く行われるように最適制御が行われる。In this case, optimal control is performed so that data transfer from the lower device 22 to the upper device 21 is performed most efficiently.
すなわち、下位装置22からのデータがある所定量バッフ
ァメモリ231に蓄積されたときに上位装置21に割込みを
行って、バッファメモリ内のデータを上位装置21に転送
し、下位装置22からバッファメモリ231への所定データ
量の書込み終了時に上位装置21に対するバッファメモリ
231内のデータの転送が終了するようにする。これによ
り、最も効率の良いデータ転送を行うことができる。That is, when a certain amount of data from the lower device 22 is accumulated in the buffer memory 231, the upper device 21 is interrupted, the data in the buffer memory is transferred to the upper device 21, and the lower device 22 outputs the buffer memory 231. Buffer memory for the host device 21 at the end of writing a specified amount of data to
The transfer of the data in 231 is completed. As a result, the most efficient data transfer can be performed.
従来の非同期データ転送制御方式は、前述のように、デ
ータ転送が最も効率良く行われるように最適制御を行っ
ていた。As described above, the conventional asynchronous data transfer control method performs the optimum control so that the data transfer is performed most efficiently.
しかしながら、従来の非同期データ転送制御方式におけ
る最適制御は、上位装置と下位装置側のデータ転送速度
がそれぞれ一義的に決まっている場合に現実可能であ
る。したがって、上位装置及び下位装置が往復存在する
システムの場合には、各上位装置側は等しいデータ転送
速度を持ち、また各下位装置側も等しいデータ転送速度
を持つことが必要であった。However, the optimum control in the conventional asynchronous data transfer control method is practically possible when the data transfer rates of the upper device and the lower device side are uniquely determined. Therefore, in the case of a system in which a higher-order device and a lower-order device exist in a reciprocating manner, it is necessary that each higher-order device side has the same data transfer rate and each lower-order device side also has the same data transfer rate.
このため、従来の非同期データ転送制御方式における最
適制御は、各上位装置側及び各下位装置側の転送ルート
のデータ転送速度がそれぞれ異なっているシステムの場
合には現実できないという問題があった。Therefore, there is a problem in that the optimum control in the conventional asynchronous data transfer control method cannot be realized in the case of a system in which the data transfer rates of the transfer routes of the upper device side and the lower device side are different from each other.
すなわち、このようなシステムにおいては、各上位装置
と各下位装置側の転送ルートにそれぞれ共通の最適デー
タ転送速度を決めることができず、また、各上位装置は
任意の下位装置間でデータ転送が可能であって、かつ、
その転送ルートが一義的でなく、転送ルートが異なる毎
にそのデータ転送速度が一般に変化するためである。That is, in such a system, it is not possible to determine the optimum data transfer rate that is common to the transfer routes of each upper device and each lower device, and each upper device can transfer data between arbitrary lower devices. Is possible, and
This is because the transfer route is not unique and the data transfer rate generally changes each time the transfer route changes.
本発明は、データ転送速度が一義的でない転送ルートに
よる上位装置と下位装置間の非同期データ転送を最適制
御で行うことを可能にした制御装置を提供することを目
的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a control device capable of optimally controlling asynchronous data transfer between a higher-level device and a lower-level device by a transfer route whose data transfer rate is not unique.
第1図は、本発明の基本構成をブロック図で示したもの
である。FIG. 1 is a block diagram showing the basic configuration of the present invention.
第1図において、11a,11b等は上位装置、12a,12b等は下
位装置、111a,112a,111b,112b等は、各上位装置11a,11b
等のチャネルである。13は制御装置で、上位装置11a,11
b等と下位装置12a,12b等の間に介在し、両装置間の非同
期データ転送を制御する。In FIG. 1, 11a and 11b are upper devices, 12a and 12b are lower devices, and 111a, 112a, 111b and 112b are upper devices 11a and 11b, respectively.
Etc. channels. 13 is a control device, which is a higher-level device 11a, 11
It is interposed between b and the like and lower devices 12a, 12b and the like to control asynchronous data transfer between both devices.
制御装置13において、131は転送制御情報テーブルで、
上位装置11a,11b等及び下位装置12a,12b等のデータ転送
速度、処理データ量等、データ転送制御に必要な情報を
格納する。In the control device 13, 131 is a transfer control information table,
It stores information necessary for data transfer control, such as the data transfer speed of the upper devices 11a and 11b and the lower devices 12a and 12b, and the amount of processed data.
132はバッファメモリで、転送データが一時格納され
る。132 is a buffer memory in which transfer data is temporarily stored.
133は転送開始タイミング算出部で、転送制御情報テー
ブル131にあるデータ転送制御情報に基づいて、バッフ
ァメモリ132のデータを指示された上位装置と下位装置
の各転送ルートで転送する場合の各転送ルートにおける
最適制御時の転送開始タイミングを算出する。Reference numeral 133 is a transfer start timing calculation unit, and based on the data transfer control information in the transfer control information table 131, each transfer route when the data in the buffer memory 132 is transferred by each transfer route of the instructed upper device and lower device. The transfer start timing at the time of optimum control in is calculated.
134は転送制御手段で、転送開始タイミング算出部133に
よって算出された1つの転送開始タイミングにおいて対
応する転送ルートと結合させてバッファメモリ132のデ
ータを転送する。A transfer control unit 134 transfers the data in the buffer memory 132 in combination with the corresponding transfer route at one transfer start timing calculated by the transfer start timing calculation unit 133.
いま、上位装置11aからチャネル111a及び112aの各転送
ルートを経由して、下位装置12aをアクセスしてデータ
を読み出しを行う場合を例にとって本発明の作用を説明
する。Now, the operation of the present invention will be described by taking as an example the case where the lower device 12a is accessed and data is read from the upper device 11a via the respective transfer routes of the channels 111a and 112a.
上位装置11aは、チャネル111a又は112aを経由して、下
位装置12aに対するアクセス要求を制御装置13に発行す
る。The upper device 11a issues an access request to the lower device 12a to the control device 13 via the channel 111a or 112a.
制御装置13の転送制御手段134は、受領したアクセス要
求のコマンドに基づいて下位装置12aをアクセスし、下
位装置12aから読み出されたデータをバッファメモリ132
に格納する。The transfer control means 134 of the control device 13 accesses the lower device 12a based on the command of the received access request and stores the data read from the lower device 12a in the buffer memory 132.
To store.
一方、転送制御情報テーブル131には、予め(例えばプ
ログラムローディング時)各上位装置のチャネル及び各
下位装置のデータ転送速度が格納されており、またアク
セス要求コマンドで指示された処理データ量が、転送制
御手段134によって格納される。On the other hand, the transfer control information table 131 stores in advance (for example, at the time of program loading) the channel of each upper device and the data transfer speed of each lower device, and the processing data amount designated by the access request command is transferred. It is stored by the control means 134.
転送開始タイミング算出部133は、転送制御情報テーブ
ル131中のデータ転送速度及び処理データ量の情報に基
づいて、バッファメモリ132のデータをチャネル111a又
は111bを経由する各転送ルートで上位装置11aに転送す
る場合の各転送ルートにおける最適制御時の転送開始タ
イミングを算出する(その具体的な算出方法について
は、実施例の項で説明する)。The transfer start timing calculation unit 133 transfers the data in the buffer memory 132 to the higher-level device 11a by each transfer route via the channel 111a or 111b based on the information on the data transfer rate and the processing data amount in the transfer control information table 131. In this case, the transfer start timing at the time of optimum control in each transfer route is calculated (a specific calculation method will be described in the section of the embodiment).
転送制御手段134は、転送開始タイミング算出部133によ
って算出された1つの転送開始タイミングにおいて対応
する転送ルートと結合させてバッファメモリ132のデー
タを上位装置11aに転送する。この処理は、例えば次の
ようにして行われる。The transfer control unit 134 transfers the data in the buffer memory 132 to the higher-level device 11a in combination with the corresponding transfer route at one transfer start timing calculated by the transfer start timing calculation unit 133. This processing is performed as follows, for example.
いま、チャネル111aの転送ルートの転送開始タイミング
がチャネル112aの転送ルートの転送開始タイミングより
早いとする。Now, it is assumed that the transfer start timing of the transfer route of the channel 111a is earlier than the transfer start timing of the transfer route of the channel 112a.
最初にチャネル111aの転送ルートの転送開始タイミング
に近づいたときにチャネル111aに結合するための割込み
が行われる。チャネル111aが割込みを受領すると、その
転送ルートにより最適制御でデータ転送が行われる。First, when the transfer start timing of the transfer route of the channel 111a is approached, an interrupt for coupling to the channel 111a is performed. When the channel 111a receives the interrupt, the data transfer is performed under the optimum control by the transfer route.
もし、チャネル111aによって割込みが受領されないとき
は、チャネル112aの転送ルートの転送開始タイミングに
近づいたときにチャネル112aに割込みを行って結合さ
せ、チャネル112aの転送ルートにより最適制御でデータ
転送を行わせる。If the interrupt is not received by the channel 111a, the channel 112a is interrupted and coupled when the transfer start timing of the transfer route of the channel 112a approaches, and the data transfer is performed by the optimal control by the transfer route of the channel 112a. .
これにより、チャネル111a又は112aのいずれかの転送ル
ートと結合されて最適制御によるデータ転送が行われ
る。As a result, the data transfer is performed by optimal control by being coupled to the transfer route of either channel 111a or 112a.
以上のようにして、上位装置と下位装置間の各転送ルー
トにおけるデータ転送速度が一義的でない場合でも、各
上位装置と下位装置間の非同期データ転送を最適制御で
行うことができる。As described above, even if the data transfer rate in each transfer route between the upper device and the lower device is not unique, asynchronous data transfer between each upper device and the lower device can be performed by optimal control.
また、転送開始タイミングに達するまでは、制御装置と
上位装置(チャネル)とは非結合状態となり、それぞれ
の処理を行うことが可能となるので、上位装置(チャネ
ル)の負荷を軽減することができるとともに、システム
全体のスループットを向上させることができる。Further, until the transfer start timing is reached, the control device and the host device (channel) are in a non-coupled state and the respective processes can be performed, so the load on the host device (channel) can be reduced. At the same time, the throughput of the entire system can be improved.
本発明の実施例を、第2図〜第3図を参照して説明す
る。第2図は、本発明の一実施例の構成の説明図、第3
図は、同実施例の動作タイミングチャートである。An embodiment of the present invention will be described with reference to FIGS. FIG. 2 is an explanatory view of the configuration of an embodiment of the present invention, and FIG.
The figure is an operation timing chart of the embodiment.
(A)実施例の構成 第2図において、上位装置11a,11b等、下位装置12a,12b
等、制御装置13、転送制御情報テーブル131、バッファ
メモリ132、転送開始タイミング算出部133、転送制御手
段134、チャネル111a,112a,111b,112b等については、第
1図で説明したとおりである。なお、転送開始タイミン
グ算出部133(133a,133b等)は、後述する各デバイス制
御部毎に分散して設けられている。(A) Configuration of Embodiment In FIG. 2, upper devices 11a, 11b, etc., lower devices 12a, 12b.
The control device 13, the transfer control information table 131, the buffer memory 132, the transfer start timing calculation unit 133, the transfer control means 134, the channels 111a, 112a, 111b, 112b, etc. are as described in FIG. The transfer start timing calculation unit 133 (133a, 133b, etc.) is provided separately for each device control unit described later.
上位装置11a,11b等は、この実施例ではホストCPUであ
り、下位装置は磁気ディスク等のデバイスであるとす
る。The upper devices 11a and 11b are host CPUs in this embodiment, and the lower devices are devices such as magnetic disks.
転送制御手段134において、135a,136a,135b,136b等は、
それぞれチャネル111a,112a,111b,112b等に接続するチ
ャネル制御部で、対応するチャネルからのアクセス要求
の受付け処理、所定下位装置に接続するデバイス制御部
に対するコマンド発行、デバイス制御部からの割込み受
付処理、チャネルとバッファメモリ132間のデータ転送
等の制御を行う。In the transfer control means 134, 135a, 136a, 135b, 136b, etc.
The channel control unit connected to each of the channels 111a, 112a, 111b, 112b, etc., accepts access requests from the corresponding channels, issues commands to the device control unit connected to a predetermined lower-level device, and accepts interrupts from the device control unit. , And controls data transfer between the channel and the buffer memory 132.
137a,137b等は、それぞれ下位装置12a,12b等に対応する
デバイス制御部で、内部にそれぞれ転送開始タイミング
算出部133a,133bを備え、チャネル制御部からのコマン
ドを受けて対応する下位装置へのアクセス制御、下位装
置とバッファメモリ132間のデータ転送制御、転送開始
タイミング算出部の算出した転送開始タイミングに基づ
いてチャネル制御部に対する割込み処理等を行う。137a, 137b and the like are device control units corresponding to the lower devices 12a, 12b, etc., respectively, internally provided with transfer start timing calculation units 133a, 133b, and receiving commands from the channel control unit to the corresponding lower devices. Access control, data transfer control between the lower device and the buffer memory 132, and interrupt processing for the channel control unit based on the transfer start timing calculated by the transfer start timing calculation unit.
138は共通バスで、各チャネル制御部135a,136a,135b,13
6b等、デバイス制御部137a,137b等、転送制御情報テー
ブル131及びバッファメモリ132が共通に接続される。138 is a common bus for each channel control unit 135a, 136a, 135b, 13
6b and the like, device control units 137a and 137b and the like, the transfer control information table 131 and the buffer memory 132 are commonly connected.
なお、各転送開始タイミング算出部133a,133b等を各デ
バイス制御部外の1箇所にまとめて設けることも可能で
あるが、各デバイス制御部毎に分散して設けることよ
り、転送開始タイミング算出処理を高速化することがで
きる。It is possible to collectively provide the transfer start timing calculation units 133a, 133b and the like at one location outside each device control unit. However, since the transfer start timing calculation units 133a and 133b are separately provided for each device control unit, the transfer start timing calculation process is performed. Can be speeded up.
(B)実施例の動作 実施例の動作を、第3図の動作タイミングチャートを参
照し、上位装置11aからチャネル111a及び112aを経由し
て、下位装置12aをアクセスしてデータの読み出しを行
う場合を例にとって説明する。上位装置11aはホストコ
ンピュータであり、下位装置12aは磁気ディスク装置で
あるとする。(B) Operation of Embodiment Referring to the operation timing chart of FIG. 3, the operation of the embodiment will be described in which the lower device 12a is accessed from the upper device 11a via the channels 111a and 112a to read data. Will be described as an example. The upper device 11a is a host computer, and the lower device 12a is a magnetic disk device.
次に、以下の説明において用いられる各符号の内容につ
いて説明する。Next, the content of each code used in the following description will be described.
MB:バッファメモリ132の容量 Sca1:チャネル111aのデータ転送速度 Sca2:チャネル112aのデータ転送速度 Scb1:チャネル111bのデータ転送速度 Scb2:チャネル112bのデータ転送速度 SDa:下位装置12aのデータ転送速度 SDb:下位装置12bのデータ転送速度 P:処理データ量 Tsa1M(又はTsa1P):チャネル111aの転送ルートでデー
タ量MB(又はP−MB)を最適制御で転送する場合の転送
開始タイミング Tsa2M(又はTsa2P):チャネル112aの転送ルートでデー
タ量MB(又はP−MB)を最適制御で転送する場合の転送
開始タイミング Tca1M(又はTca1P):チャネル111aの転送ルートでデー
タ量MB(又はP−MB)を転送するに要するチャネル処理
時間 Tca2M(又はTca2P):チャネル112aの転送ルートでデー
タ量MB(又はP−MB)を転送するに要するチャネル処理
時間 TDaM(又はTDaP):下位装置12aのデータ転送速度でデ
ータ量MB(又はP−MB)を転送するに要するデバイス処
理時間 DTa1M(又はDTa1P):転送開始タイミングTsa1M(又はT
sa1P)においてバッファメモリに格納されるデータ量 DTa2M(又はDTa2P):転送開始タイミングTsa2M(又はT
sa2P)においてバッファメモリに格納されるデータ量 ここで、チャネル111aのデータ転送速度SCa1は、チャネ
ル112aのデータ転送速度SCa2より小さいとする。すなわ
ち、 SCa1<SCa2 であるとする。M B: capacity of the buffer memory 132 S ca1: data rate of the channel 111a S ca2: data rate of the channel 112a S cb1: data rate of the channel 111b S cb2: data rate of the channel 112b S Da: lower apparatus 12a Data transfer rate S Db : Data transfer rate of lower device 12b P: Processed data amount T sa1M (or T sa1P ): Data amount M B (or P−M B ) is transferred with optimum control on the transfer route of channel 111a transfer start timing T Sa2M when (or T sa2P): transfer start timing T Ca1M of transferring at optimum control amount of data M B (or P-M B) in the transfer route of the channel 112a (or T CA1P): channel 111a data amount M B at a transfer route (or P-M B) channel processing time required for transferring the T CA2M (or T ca2P): amount of data transfer route of the channel 112a M B (or P-M B) Channel processing time required to transfer T DaM (or T DaP ): Device processing time required to transfer the data amount M B (or P-M B ) at the data transfer rate of the lower device 12a DT a1M (or DT a1P ): Transfer start timing T sa1M (or T
sa1P ), the amount of data stored in the buffer memory DT a2M (or DT a2P ): transfer start timing T sa2M (or T
amount of data stored in the buffer memory in Sa2P) Here, the data transfer rate S Ca1 channel 111a is a data rate S Ca @ 2 is smaller than the channel 112a. That is, S Ca1 <S Ca2 .
また、処理データ量Pは、バッファメモリ容量MBより大
きいとすると(P>MBの場合の動作説明から、P≦MBの
場合の動作も容易に理解することができる)。Further, it is assumed that the processing data amount P is larger than the buffer memory capacity M B (from the description of the operation when P> M B , the operation when P ≦ M B can be easily understood).
以下、処理の実行される順番に従って、実施例の動作を
説明する。The operation of the embodiment will be described below according to the order in which the processes are executed.
上位装置11aは、チャネル111a(又は112a)を経由
して、下位装置12aに対するアクセス要求を制御装置13
のチャネル制御135a(又は136a)に発行する。アクセス
要求コマンド中には、要求する処理の種別(読取り処理
か書込み処理の種別)、処理データ量P(バイト数又は
レコード数)等のデータ転送制御情報が指示されてい
る。The upper device 11a sends an access request to the lower device 12a via the channel 111a (or 112a) to the control device 13a.
To the channel control 135a (or 136a). In the access request command, data transfer control information such as the type of processing to be requested (type of reading processing or writing processing) and the amount of processing data P (number of bytes or number of records) is specified.
チャネル制御部135a(又は136a)は、受領したアク
セス要求コマンド中の処理種別及び処理データ量P等の
データ転送制御情報を、共通バス138を経由して転送制
御情報テーブル131に格納する。The channel control unit 135a (or 136a) stores the data transfer control information such as the processing type and the processing data amount P in the received access request command in the transfer control information table 131 via the common bus 138.
一方、転送制御情報テーブル131には、制御装置13への
プログラムローディング時に、各チャネル111a,112a,11
1b,112b等及び各下位装置12a,12b等の各データ転送速度
(SCa1,SCa2,SCb1,SCb2,SDa,SDb等)が外部記憶領域
(図示せず)から読み取られて予め格納されている。On the other hand, in the transfer control information table 131, when the program is loaded into the control device 13, each channel 111a, 112a, 11
Data transfer rates (S Ca1 , S Ca2 , S Cb1 , S Cb2 , S Da , S Db, etc.) of 1b, 112b, etc. and each lower device 12a, 12b, etc. are read from an external storage area (not shown). It is stored in advance.
この外部記憶領域として、電源切断後も情報を保持でき
る領域、例えばハードディスク、フロッピィディスク等
が用いられる。As this external storage area, an area that can retain information even after the power is turned off, such as a hard disk or a floppy disk, is used.
チャネル制御部135a(又は136a)は、以上のアクセス要
求受付け処理が終了すると、チャネル111a(又は112a)
と一担非結合状態になる。The channel control unit 135a (or 136a), upon completion of the above-described access request acceptance processing, the channel 111a (or 112a)
And it becomes a non-bonded state.
チャネル制御部135a(又は136a)は、デバイス制御
部137aに指示して下位装置12aから所定の処理データ量
Pの読出しを行わせる。The channel control unit 135a (or 136a) instructs the device control unit 137a to read the predetermined processing data amount P from the lower device 12a.
デバイス制御部137aは、下位装置12aにアクセスし
て、所定アドレス領域に位置付け、バッファメモリ132
にデータの格納を開始する(第3図のt0時点)。The device control unit 137a accesses the lower-level device 12a, positions it in a predetermined address area, and
The storage of data is started (at time t 0 in FIG. 3).
それとともに、転送制御情報テーブル131より、チャネ
ル111a及び112aのデータ転送速度SCa1,SCa2、下位装置1
2aのデータ転送速度SDa並びに処理データ量Pを読み出
し、バッファメモリ容量情報MBとともに転送開始タイミ
ング算出部132aに送り、転送開始タイミングを算定させ
る。At the same time, from the transfer control information table 131, the data transfer rates S Ca1 and S Ca2 of the channels 111a and 112a, the lower device 1
The data transfer speed S Da and the processing data amount P of 2a are read and sent to the transfer start timing calculation unit 132a together with the buffer memory capacity information M B to calculate the transfer start timing.
転送開始タイミング算出部133aは、処理データ量Pとバ
ッファメモリ容量MBの大小関係を判定し、P>MBの場合
は、まず、バッファメモリ容量MB分のデータ転送を最適
制御で行う場合のチャネル111a及び112aに対する転送開
始タイミング(Tsa1M及びTsa2M)を算定する。The transfer start timing calculation unit 133a determines the size relationship between the processing data amount P and the buffer memory capacity M B. If P> M B , first, the data transfer for the buffer memory capacity M B is performed by optimal control. The transfer start timings (T sa1M and T sa2M ) for the channels 111a and 112a are calculated.
バッファメモリ容量MB分のデータ転送を最適制御で転送
するために、この実施例では下位装置12aからMB分のデ
ータがバッファメモリ132に格納された時点とバッファ
メモリ132からMB分のデータが上位装置11aに転送される
時点が一致するように、転送開始タイミングSsa1M及びS
sa2Mを選定する。To transfer optimal control data transfer of the buffer memory capacity M B min, M B of data data M B fraction from the lower unit 12a in this embodiment from the time the buffer memory 132 stored in the buffer memory 132 Transfer start timings S sa1M and S sa1M and S
Select sa2M .
したがって、チャネル111aの場合は、そのチャネル処理
時間Tca1Mを用いると次の(1)式が成立する。Therefore, in the case of the channel 111a, the following equation (1) is established by using the channel processing time T ca1M .
MB=Sca1×Tca1M=SDa×(Tsa1M+Tca1M) ……(1) これより、TSa1Mは次の(2)式から求められる。M B = S ca1 × T ca1M = S Da × (T sa1M + T ca1M ) ... (1) From this, T Sa1M is obtained from the following equation (2).
Tsa1M=MB/SDa−MB/Sca1 =TDaM−Tca1M ……(2) すなわち、Tsa1Mは、チャネル111aのチャネル処理時間T
ca1M(MB/Sca1)及び下位装置12aのデバイス処理時間T
DaM(=MB/SDa)の差より求めることができる。T sa1M = M B / S Da −M B / S ca1 = T DaM −T ca1M (2) That is, T sa1M is the channel processing time T of the channel 111a.
ca1M (M B / S ca1 ) and device processing time T of lower device 12a
It can be obtained from the difference of DaM (= M B / S Da ).
このTsa1M間にバッファメモリ132に格納されるデータ量
すなわち下位装置12aより読み出されるデータ量(D
Ta1M)は、次の(3)式より求められる。The amount of data stored in the buffer memory 132 during this T sa1M , that is, the amount of data read from the lower device 12a (D
T a1M ) is calculated by the following equation (3).
DTsa1M=Tsa1M×SDa) =(1−SDa/Sca1)×MB ……(3) 同様に、チャネル112aの場合の最適制御時の転送開始タ
イミングTsa2M及びこのTsa2Mの間にバッファメモリ132
に格納されるデータ量DTa2Mは、次の(4)及び(5)
よりそれぞれ算定される。 DTs a1M = T sa1M × S Da ) = (1-S Da / S ca1 ) × M B (3) Similarly, between the transfer start timing T sa2M and this T sa2M during optimum control in the case of channel 112a. In buffer memory 132
The amount of data DT a2M stored in is calculated in the following (4) and (5).
It is calculated from each.
Tsa2M=TDaM−Tca2M =MB/SDa−MB/Sca2 ……(4) ここで、Tca2Mはチャネル112aのチャネル処理時間であ
る。T sa2M = T DaM -T ca2M = M B / S Da -M B / S ca2 (4) Here, T ca2M is the channel processing time of the channel 112a.
DTa2M=(1−SDa/Sca2)×MB ……(5) このTsa1MとDTa1M(又はTsa2MとDTa2M)は同等な内容の
ものであるので、転送開始タイミングとして、Tsa1M(T
sa2M)又はDTa1M(DTa2M)のいずれも用いることができ
る。Since DT a2M = (1-S Da / S ca2) × M B ...... (5) The T Sa1M and DT A1M (or T Sa2M and DT a2M) is of equivalent contents, as the transfer start timing, T sa1M (T
Either sa2M ) or DTa1M ( DTa2M ) can be used.
明らかに、Tsa1M<Tsa2M、DTa1M<DTa2Mである。Clearly, T sa1M <T sa2M , DT a1M <DT a2M .
デバイス制御部137aは、転送開始タイミング算定部
133aで算出された各転送開始タイミングを参照し、ま
ず、チャネル111aの転送開始タイミングTsa1M(又はDT
a1M)に近づくと、チャネル制御部135a及び136aに対
し、レベル“0"の割込みを行う。The device control unit 137a is a transfer start timing calculation unit.
Referring to each transfer start timing calculated in 133a, first, transfer start timing T sa1M (or DT
a1M ), a level "0" interrupt is issued to the channel control units 135a and 136a.
なお、本割込はチャネル制御部135a及び136aに対し処理
をうながすもので、レベル割込である必要はない。It should be noted that this interrupt prompts the processing to the channel control units 135a and 136a, and does not have to be a level interrupt.
レベル“0"のときは、チャネル制御部135aを優先的にチ
ェックする。チャネル制御部135aが最初に割込みを検出
すると、チャネル制御部135aは直ちにチャネル制御部13
6aの割込み処理を中断させ、チャネル111aとの結合処理
を行ない、バッファメモリ132にある下位装置12aのデー
タの転送を開始する(第3図のt1時点)。When the level is “0”, the channel control unit 135a is checked with priority. When the channel control unit 135a first detects an interrupt, the channel control unit 135a immediately detects the interrupt.
Interrupt the 6a interrupt processing, performs binding processing with the channel 111a, initiates the transfer of data of the lower device 12a in the buffer memory 132 (t 1 point of FIG. 3).
これにより、MB分のデータ転送終了タイミング(第3図
のt2時点)は、デバイス制御部137aとチャネル制御部13
5aで略同時となり、最適制御によるデータ転送が行われ
る。Thus, M B of data transfer end timing (FIG. 3 of the t 2 time), the device control unit 137a and a channel control unit 13
It becomes almost the same in 5a, and data transfer is performed by optimal control.
チャネル制御部136aは、Tsa1Mのタイミングでチャネル1
12aとの結合を行う必要がないので、レベル“0"に対す
る割込み処理は行わない。The channel control unit 136a uses the channel 1 at the timing of T sa1M.
Since it is not necessary to combine with 12a, interrupt processing for level "0" is not performed.
もし、レベル“0"の割込みにおいてチャネル制御部135a
が他の処理中で割込みの受付けができない場合は、デバ
イス制御部137aは、次のチャネル112aの転送開始タイミ
ングTsa2M(又はDTa2M)に近づいた時点において、チャ
ネル制御部135a及び136aに対し、レベル“1"の割込みを
行う。If a level "0" interrupt occurs, the channel controller 135a
If the interrupt cannot be accepted during other processing, the device control unit 137a, when approaching the transfer start timing T sa2M (or DT a2M ) of the next channel 112a, to the channel control units 135a and 136a, Performs a level "1" interrupt.
割込みレベル“1"のときは、チャネル制御部136aを優先
的にチェックする。チャネル制御部136aは、このレベル
“1"の割込みを検出すると、レベル“0"の処理を中断し
て割込みの受付けを行う。When the interrupt level is "1", the channel control unit 136a is checked with priority. When the channel control unit 136a detects this level "1" interrupt, it interrupts the level "0" processing and accepts the interrupt.
それとともに、直ちにチャネル制御部135aの割込み処理
を中断させ、チャネル112aとの結合処理を行ない、バッ
ファメモリ132にある下位装置12aのデータの転送を開始
する(第3図のt1′時点) これにより、MB分のデータ転送終了タイミングは、デバ
イス制御部137aとチャネル制御部136aで略同時となり、
前述のチャネル制御135aの場合のデータ転送終了タイミ
ングt2と等しくなる。At the same time, the interrupt processing of the channel control unit 135a is immediately interrupted, the connection processing with the channel 112a is performed, and the transfer of the data of the lower device 12a in the buffer memory 132 is started (at time t 1 ′ in FIG. 3). the data transfer end timing of M B component becomes substantially simultaneously by the device control unit 137a and the channel control unit 136a,
It becomes equal to the data transfer end timing t 2 in the case of the channel control 135a described above.
バッファメモリ容量MB分のデータ転送が終了する
と、データ転送を行ったチャネル制御部135a(又は136
a)は、チャネル111a(又は112a)と再度非結合状態と
なる。When the buffer memory capacity M B of data transfer is completed, the channel control unit 135a (or 136 performing the data transfer
The channel a) becomes uncoupled again with the channel 111a (or 112a).
一方、バッファメモリ132には、デバイス制御部137aに
より下位装置12aからの読出しデータが、引き続き格納
される。On the other hand, the read data from the lower device 12a is continuously stored in the buffer memory 132 by the device control unit 137a.
もし、処理データ量PがP=N・MB+X(Nは正の整
数)であるならば、前述した〜の動作をN回繰返
し、N+1回目は次のに移る。If the processing data amount P is P = N · M B + X (N is a positive integer), if it is, repeated N times operation - as described above, N + 1 th moves to the next.
転送開始タイミング算定部133aは、残りの処理デー
タ量(P−MB)の転送をチャネル111a及び112aを経由し
て最適制御で行う場合の各転送開始タイミング(Tsa1p
及びTsa2pで示す)を算出する。The transfer start timing calculation unit 133a determines each transfer start timing (T sa1p ) when the transfer of the remaining processing data amount (P−M B ) is optimally controlled via the channels 111a and 112a.
And T sa2p ).
前述の(2)及び(4)式において、MBの代りにP−MB
を用いることにより、Tsa1p及びTsa2pは、次の(6)及
び(7)で求められる。In the aforementioned (2) and (4), P-M B instead of M B
By using T sa1p and T sa2p , the following (6) and (7) are obtained.
Tsa1p=TDap−Tca1p =(P−MB)/SDa−(P−MB)/Sca1 ……(6) Tsa2p=TDap−Tca2p =(P−MB)/SDa−(P−MB)/Sca2 ……(7) ここで、TDap,Tca1p及びTca2pは、転送データ量が(P
−MB)である場合の、下位装置12aのデバイス処理時間
並びにチャネル111a及びチャネル112aのチャネル処理時
間である。T sa1p = T Dap −T ca1p = (P−M B ) / S Da − (P−M B ) / S ca1 (6) T sa2p = T Dap −T ca2p = (P−M B ) / S Da - (P-M B) / S ca2 ...... (7) where, T Dap, T CA1P and T Ca2p, the amount of transfer data (P
When it is -M B), a channel processing time of the device processing time of the lower unit 12a and the channel 111a and the channel 112a.
明らかに、Tsa1p<Tsa2p,DTa1p<DTa2pである。Clearly, T sa1p <T sa2p , DT a1p <DT a2p .
また、Tsa1pとDTa1p(又はTsa2pとDTa2p)とは同等な内
容のものであるので、転送開始タイミングとして、T
sa1p(Tsa2p)又はDTa1p(DTa2p)のいずれも用いるこ
とができることも、前述のMBを転送する場合と同様であ
る。Also, since T sa1p and DT a1p (or T sa2p and DT a2p ) have the same contents, the transfer start timing is T
sa1p (T sa2p) or DT a1p (DT a2p) of any that can be used is similar to the case of transferring the above-mentioned M B.
デバイス制御部137aは、転送開始タイミング算定部
133aで算出された各転送開始タイミングを参照し、前述
のと同様な処理を行い、チャネル制御部135a及び136a
により(P−MB)のデータを上位装置11aに転送する。The device control unit 137a is a transfer start timing calculation unit.
Referring to each transfer start timing calculated in 133a, the same processing as described above is performed, and the channel control units 135a and 136a.
To transfer the data of (P-M B ) to the upper device 11a.
すなわち、チャネル111aの転送開始タイミングT
sa1p(又はDTa1p)に近づくとレベル“0"の割込みを行
い、チャネル制御部135aによるデータ転送を試みる(第
3図のt3時点)。That is, the transfer start timing T of the channel 111a
When sa1p (or DT a1p ) is approached, a level “0” interrupt is performed and the channel control unit 135a attempts data transfer (time t 3 in FIG. 3 ).
もし,チャネル制御部135aにより割込み処理が行われな
いときは、デバイス制御部137aは、チャネル112aの転送
開始タイミングTsa2p(又はDTa2p)に近づくとレベル
“1"の割込みを行い、チャネル制御部136aによるデータ
転送を試みる(第3図のt3′時点)。If the channel control unit 135a does not perform the interrupt process, the device control unit 137a performs the level "1" interrupt when the transfer start timing T sa2p (or DT a2p ) of the channel 112a is approached, and the channel control unit 137a Attempt data transfer by 136a (time t 3 ′ in FIG. 3 ).
これにより、チャネル制御部135a及び136aのいずれによ
る場合も、最適制御によるデータ転送が行われ、同じ時
点t4(第3図参照)において、バッファメモリ132に残
存したP−MBのデータ転送が終了する。As a result, in both of the channel control units 135a and 136a, data transfer by optimal control is performed, and at the same time point t 4 (see FIG. 3), the data transfer of P-M B remaining in the buffer memory 132 is performed. finish.
なお、処理データ量PがP<MBである場合は、におい
てP−MBの代りにPをおいた動作、又は、〜におい
てMBの代りにPとおいた動作が行われる。Incidentally, when the processing amount of data P is P <M B, the operation at a P instead of P-M B in, or operation at the P instead of M B is performed in ~.
以上、上位装置11aからチャネル111a及び112aを経由し
て下位装置12aにアクセスする場合の実施例について説
明したが、上位装置11aがチャネル111a及び112aを経由
して他の下位装置にアクセスする場合も、他の上位装置
が任意の下位装置にアクセスする場合も、同様にして最
適制御によるデータ転送を行うことができる。The embodiment has been described above in which the higher-level device 11a accesses the lower-level device 12a via the channels 111a and 112a, but the higher-level device 11a also accesses other lower-level devices via the channels 111a and 112a. Even when another higher-level device accesses an arbitrary lower-level device, data transfer can be performed by optimal control in the same manner.
また、チャネルが2本よりも多い場合にも同様にして行
うことができる。その場合、転送開始タイミングの大き
い程、割込みレベルが高く選定される。Further, it can be similarly performed when there are more than two channels. In that case, the higher the transfer start timing, the higher the interrupt level is selected.
以上説明したように、本発明によれば、次の諸効果が得
られる。As described above, according to the present invention, the following various effects can be obtained.
(イ) 上位装置と下位装置間の各転送ルートにおける
データ転送速度が一義的でない場合でも、各上位装置と
下位装置間の非同期データ転送を最適制御で行うことが
できる。(A) Even if the data transfer rate in each transfer route between the upper device and the lower device is not unique, asynchronous data transfer between each upper device and the lower device can be optimally controlled.
(ロ) 転送開始タイミングに達するまでは制御装置と
上位装置の転送ルートは非結合状態となり、それぞれの
処理を行うことができるので、上位装置の負荷を軽減す
ることができるとともに、システム全体のスループット
を向上させることができる。(B) Until the transfer start timing is reached, the transfer routes of the control device and the host device are in a non-coupling state, and each process can be performed, so the load on the host device can be reduced and the throughput of the entire system can be reduced. Can be improved.
第1図は本発明の基本構成の説明図、 第2図は本発明の一実施例の構成の説明図、 第3図は同実施例の動作タイミングチャート、 第4図は従来の非同期データ転送制御方式の説明図であ
る。 第1図及び第2図において、 11a,11b……上位装置、12a,12b……下位装置、13……制
御装置、111a,112a,111b,112b……チャネル、131……転
送制御情報テーブル、132……バッファメモリ、133,133
a,133b……転送開始タイミング算出部、134……転送制
御手段。FIG. 1 is an explanatory diagram of a basic configuration of the present invention, FIG. 2 is an explanatory diagram of a configuration of an embodiment of the present invention, FIG. 3 is an operation timing chart of the same embodiment, and FIG. 4 is a conventional asynchronous data transfer. It is explanatory drawing of a control system. In FIGS. 1 and 2, 11a, 11b ... Upper device, 12a, 12b ... Lower device, 13 ... Control device, 111a, 112a, 111b, 112b ... Channel, 131 ... Transfer control information table, 132 …… Buffer memory, 133,133
a, 133b ... Transfer start timing calculation unit, 134 ... Transfer control means.
Claims (2)
2b等)の間に介在し、データ転送速度が一義的でない転
送ルートにより両装置間で行われる非同期データ転送を
制御する非同期データ転送方式の制御装置において、 (a) 上位装置(11a,11b等)及び下位装置(12a,12b
等)の各転送ルートのデータ転送速度、処理データ量
等、データ転送制御に必要な情報を格納する転送制御情
報テーブル(131)と、 (b) 転送されるデータが格納されるバッファメモリ
(132)と、 (c) 転送制御情報テーブル(131)にあるデータ転
送制御情報に基づいて、バッファメモリ(132)のデー
タを指示された上位装置と下位装置の各転送ルートで転
送する場合の各転送ルートにおける最適制御時の転送開
始タイミングを算出する転送開始タイミング算出部(13
3)と、 (d) 転送開始タイミング算出部(133)によって算
出された1つの転送開始タイミングにおいて対応する転
送ルートと結合させてバッファメモリ(132)のデータ
を転送する転送制御手段(134)、 を備えたことを特徴とする非同期データ転送方式の制御
装置。1. A high-order device (11a, 11b, etc.) and a low-order device (12a, 1)
2b, etc.), and in an asynchronous data transfer control device that controls asynchronous data transfer performed between both devices by a transfer route whose data transfer rate is not unique, (a) Upper device (11a, 11b, etc.) ) And subordinate devices (12a, 12b
Etc.), a transfer control information table (131) that stores information necessary for data transfer control such as the data transfer speed and the amount of processing data of each transfer route, and (b) a buffer memory (132) that stores the transferred data. ), And (c) each transfer when data in the buffer memory (132) is transferred by each transfer route of the instructed upper device and lower device based on the data transfer control information in the transfer control information table (131). A transfer start timing calculation unit (13) for calculating a transfer start timing at the time of optimal control in the route
3) and (d) transfer control means (134) for transferring the data in the buffer memory (132) in combination with the corresponding transfer route at one transfer start timing calculated by the transfer start timing calculation section (133), An asynchronous data transfer type control device comprising:
て算出される転送開始タイミングが、上位装置側転送ル
ートのデータ転送速度で処理データ量を転送するに要す
る時間と下位装置側転送ルートのデータ転送速度で処理
データ量を転送するに要する時間との差又は、この差の
時間においてバッファメモリ(132)に格納されるデー
タ量によって規定されることを特徴とする特許請求の範
囲第1項記載の非同期データ転送の制御装置。2. A transfer start timing calculated by a transfer start timing calculating section (133) is a time required for transferring a processing data amount at a data transfer rate of a higher device side transfer route and a lower device side transfer route data transfer. The difference between the time required to transfer the processing data amount at a speed or the amount of data stored in the buffer memory (132) at the time difference is defined. Control device for asynchronous data transfer.
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02245959A (en) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | Data transfer system of input/output controller |
JP2010073113A (en) * | 2008-09-22 | 2010-04-02 | Yokogawa Electric Corp | Data transfer device and semiconductor testing device |
JP5644531B2 (en) * | 2011-01-19 | 2014-12-24 | 富士通セミコンダクター株式会社 | Data transfer apparatus and data transfer method |
-
1987
- 1987-08-12 JP JP20003987A patent/JPH0754494B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6444566A (en) | 1989-02-16 |
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