JPH07504058A - マルチタスク低電力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチタスク低電力制御装置 本発明は一般的に、時分割処理用マイクロプロセッサと、各々が一連の命令を有 する複数のタスクと、そのタスクを多数記憶するＲＯＭのようなタスク記憶手段 と、前記マイクロプロセッサにより作成され使用される可変データを記憶するＲ ＡＭのようなデータ記憶手段と、を備えたマルチタスク制御装置に関する。マル チタスク制御装置は、時計分野の応用における使用に適切であり、本発明を以下 に開示するに際し時計分野の例をあげることは好都合である。然しなから、本発 明は当該技術分野に制限されないことは理解されるべきことである。

時計分野における多くの応用は、一連のシーケンス命令を含むタスクに基づいて いる。マイクロコンピュータはこのようなタスクを実行するためにしばしば使用 され、その結果所望の機能を有する時計が提供される。現存するマイクロコンピ ュータは、実行すべき各タスクの命令を記憶するためのリード・オンリ・メモリ またはＲＯＭと、これらの命令を実行するために必要な処理を実行するマイクロ プロセッサと、そのマイクロプロセッサにより作成され使用される可変のデータ を記憶するためのランダム・アクセス・メモリまたはＲＡＭとを有する。マイク ロプロセッサは、明白に、演算とロジック処理を実行するための演算ロジックユ ニットまたはＡＬＵと、これらの処理の結果を記憶する一連のレジスタとを有す る。制御、データおよびアドレスのバスが、マイクロプロセッサ、ＲＯＭＲＡＭ 、Ｉ１０インターフェースに接続され、これらの要素間や外部周辺機器間の通信 を可能とする。

マイクロプロセッサを用いたこのようなタスクの実現は、数個の厳しい制限の存 在により実現することがしばしば困難である。これらのタスクの各々が実時間で 実行されなければならないのみならず、マイクロコンピュータは、内部的または ユーザの何れかにより作成された信号に瞬時に応答しなければならない。理想的 にはこれらのタスクはまた、できるだけ消費電力が少なくなるように構成されか つ実行されるべきである。

時計設計音速に提示される他の挑戦課題は、同時に生じることが要求される多数 の時計機能の処理と、一連の命令を連続的に実行することが要求されるタスクと を再構成することである。例えば、時計上の押しボタンの作動は、ステップモー タと同時にクロノグラフを開始させることを命じることができる。

この問題に着手するため、マルチタスクまたは時分割の技術により同時に数個の タスクを実行するようにマイクロコンピュータを使用するように設計された時計 がある。マルチタスクを実行するに際し、実行されなければならないＲＯＭ内の 各タスクの部分は、マイクロプロセッサの使用を順次に可能とする。実行される タスクを素早くサイクリングすることにより、使用者に各タスクが連続的にかつ 他のタスクと同時に実行されたように思わせる。

マイクロプロセッサによるタスクの同時実行は、スケジューラと呼ばれるソフト ウェア機構により通常になされる。このような機構は、ＲＯＭに記憶された一連 の命令として実現し、マイクロプロセッサにより実行される上述の連続的な多様 性のあるタスクを達成する。

この実行方法は、コンピュータ産業では広くどの分野でも使用されているが、時 計の分野では十分に適合されていなかった。スケジューラにより導入された余分 の命令の負荷は、マイクロプロセッサにより実行されるタスクの有効なサイズを 増加し、速度と電力消費の点でその性能をその分だけ軽減する。

タスク達成において実行されなければならない付加的命令から生じる処理速度の 減少を最小とするために、マイクロプロセッサにより順次実行されるタスク部分 のサイズは、しばしば数個の命令からできて長く、それゆえタスクはまれに変更 される。しかしながら、このことは使用者の入力やタスクを開始する他のリクエ ストに応答する時計の反応時間を減少する。この入力とリクエストは、数個の他 のタスクの命令が実行された後にのみ実行できる。

さらに、マイクロプロセッサにより実行される多くのタスクの実行はまた、タス ク内に１以上サブルーチンの実行を必要とする。１つのサブルーチンが、現存す るマルチタスク制御装置における１つのタスク内から開始されるとき、サブルー チンの実行後、そのタスクを後に再度開始する命令のアドレスを指し示すプログ ラムカウンタの値が最初にＲＡＭに記憶できるようにする追加命令が必要とされ る。これらのデータ転送処理を実行するために必要とされる余分な命令は、さら にマイクロプロセッサにより実行されるタスクの有効なサイズを増加し、その処 理速度と電力消費を減少する。

この従来技術の欠点を軽減し、克服するマルチタスク制御装置を提供することを 本発明の目的とする。

この目的に鑑み本発明は、各々が一連の命令からなるタスクをＮ個まで記憶する タスク記憶手段と、複数Ｎ個のタスクを時分割により処理するマイクロプロセッ サと、そのマイクロプロセッサにより作成され記憶される可変データを記憶する データ記憶手段と、を有するマルチタスク制御装置において、そのマイクロプロ セッサがその処理によりマイクロプロセッサの使用を制御するハードウェアで実 現された１つのスケジューラと、各カウンタが、そのＮ個のプロセスの内から個 別の１個の命令シーケンスを制御するようスケジューラにより使用されるＮ個の カウンタを記憶するプログラムカウンタ記憶手段と、をさらに有することを特徴 とするマルチタスク制御装置を提供する。このスケジューラは、マイクロプロセ ッサにより処理されたタスクが、前記データ記憶手段からのデータの転送が要求 されることなく変えられるとき、プログラムカウンタの他の１つを選択できる。

各タスクに対し個別のプログラムカウンタと、ノへ−ドウェアで実現したスケジ ューラと、を設けることにより、ＲＯＭ内に記憶される多数の命令を減少するデ ータ記憶手段へまたはそのデータ記憶手段からのデータの転送を必要とすること なしにプログラムカウンタを変更することを可能とすることにより、マイクロプ ロセッサにより処理されるタスクのより有効な管理を可能とする。タスクの管理 中に多数の追加の命令を実行する必要が避けられ、それにより制御装置の電力消 費が減少され、タスクが実行される速度が増加され、マイクロプロセッサにより 処理される部分のサイズを減少することが可能とされる。実行されるタスクはま た、より急速にサイクルされ、それゆえ制御装置の応答時間を改善する。

有利なことに、マルチタスク制御装置は、各タスクに対する個別のアキュムレー タ値を記憶する個別のアキュムレータ値記憶手段を備え、それゆえマイクロプロ セッサにより処理されるタスクがそのデータ記憶手段からのデータの転送を必要 とすることなく変更されるとき、そのアキュムレータ値の異なる１つを選択する ことができる。

マルチタスク制御装置は、さらに各タスクに対する個別のインデックス値を記憶 するインデックス（索引）値記憶手段を有してもよ（、それゆえそのデータ記憶 手段からのデータの転送を必要とせずにマイクロプロセッサにより処理されるタ スクが変えられるとき、マイクロプロセッサは、そのインデックス値の他の１つ を選択できる。

本発明のさらに他の実施例において、マイクロプロセッサは、Ｘ個のタスクの各 部分を順次処理するように構成できる。ここでＸは１　＜Ｘ＜Ｎであり、Ｎ−Ｘ 個の残りのタスクの１以上のプログラムカウンタは、前記マイクロプロセッサに より、前記Ｘ個のタスク内から呼ばれるサブルーチンの命令シーケンスを制御す るため使用される。

このように、処理される必要のある多数のタスクが、マイクロプロセッサが処理 できるタスクの最大数より小さいとき、残りの使用されていない処理の１以上の プログラムカウンタが、１つのタスク内から呼ばれるサブルーチンの命令シーケ ンスを追跡し続けるように使用可能である。サブルーチンが呼ばれたときに使用 されるプログラムカウンタは、それゆえそのサブルーチンが実行されるときの使 用のために保持される。本発明のスケジューラの使用は、サブルーチンが呼び出 されるときに必要とされるデータ転送と、このデータ転送を実行するために必要 とされる多数の追加の命令との両方を最小とすることを可能とする。上述したよ うに、このことは、制御装置により消費される電力を減少し、その応答時間を増 加し、そのタスクをより有効に管理するように導く。

以下に本発明のマルチタスク制御装置の種々な特徴をより詳細に言及する。本発 明の理解を促進するため、マルチタスク制御装置を例示した添付図面に符号を記 す。本発明のマルチタスク制御装置が図示した好適実施例に限定されないことは 理解されるべきことである。

図の簡単な説明 図１は、本発明のマルチタスク制御装置の一実施例による処理の原理を示す概略 図であり、 図２は、図１に示すマルチタスク制御装置により処理される処理の管理を示す概 略図であり、 図３は、サブルーチンのレベルが異なる図１に示す制御装置のタスクの構成を示 す概略図であり、 図４は、図１の制御装置により図３に記したサブルーチンの管理を示す概略図で あり、そして 図５は、内部および外部イベントが、図１に示すその制御装置により実行される 処理の開始を要求するため、手順が決定されかつ使用される様子を示す概略図で ある。

図１を参照すると、全体的にマルチタスク制御装置１が示されることが判る。マ ルチタスク制御装置ｌは基本的に、ＲＯＭ２、命令レジスタ／デコーダ３、リソ ース（方策）グループ４、イベントバンク５、タスクマネージャ６、および４つ のプログラムカウンタＰｃ０１Ｐｃｌ、Ｐｃ２、Ｐｃ３の各々を記憶する個別レ ジスタを有する。ＲＯＭ２は、制御装置ｌにより使用され所望の機能を実行する ４つのタスクまで連続命令を記憶する。これらのタスクの各々は、プログラムカ ウンタＰｃ０１Ｐｃｌ、Ｐｃ２、Ｐｃ３の個々の１つを使用し、その命令シーケ ンスの追跡を保持する。各プログラムカウンタは、それゆえ実行されるべきタス ク内の次の命令を含むＲＯＭ２内のメモリーを指摘するために使用される。４つ のタスクとそれに対応する４つのプログラムカウンタとが、本実施例に使用され るが、如何なる数のタスクとプログラムカウンタとが本発明とは異なる他の例に 使用できることは明白である。

ＲＯＭ２内に含まれるタスクの各々は、制御装置ｌへの周辺装置から送られる外 部のイベント信号または制御装ｒＩｔｌ内から送られる内部のイベント信号によ り作動できる。多（のこのような信号は、時計分野の応用において使用されるマ ルチタスク制御装置へ供給できる。これらのイベント信号は、グループとしてこ れらのイベント信号を処理するイベントバンク５へ送られる。グループの数は、 他の実施例では他のグループ数が設けられるが、ＲＯＭ２内に記憶されるタスク の数に相当し得る。１つの特定グループからの何れかのイベント信号を受領した 時、イベントバンク５はタスクマネージャ６ヘイベントグループ信号を送る。

タスクマネージャ６は、スケジューラ７、イベントルータ８と２つのスタックポ インタ９とｌＯを有する。イベントルータ８は、イベントバンク５から送られる 各イベントグループ信号を受信し、ＲＯＭ２に記憶されたタスクの１つの開始を 要求する１つのタスクリクエスト信号を発生する。イベントルータ８は、各タス クリクエスト信号により要求されるタスクの開始が選択できるように構成できる 。

スケジューラ７はイベントルータ８から送られるタスクリクエスト信号を受け、 このようにリクエストされた各タスクの実行を管理する。各アクティブタスク（ 開始が要求されたタスク）の部分はスケジューラ７により指し示されたタスクに 従って、制御装置１により順次処理される。各タスクが実行されるに連れて、そ のプログラムカウンタはＲＯＭ２内の何れの命令が実行されたかを追跡し続ける ために使用される。第１タスクの１部分が実行されたとき、スケジューラ７は第 ２タスクの１部分が、処理されるべき次の命令を示す第２タスクのプログラムカ ウンタを使用することにより処理されるように作用する。各タスクが各プログラ ムカウンタを有するので、各タスクの実行を容易に待機状態とし、次にその修正 命令で再度開始できる。

特に、各プログラムカウンタの値は転送される必要はなく、かつ対応するタスク の部分が実行完了する毎に制御装置１内の何れかのデータレジスタ内に記憶され 、そのタスクの新たな部分が実行される時毎に逆に転送され、１つの共通プログ ラムカウンタ内に記憶される。有利なことにこのことは、制御装置１の応答時間 を最小とするため、制御装置ｌにより実行される１以上のタスクをたった１つの 命令長とさせる。

後述されるように、１以上のプログラムカウンタが１つのタスク内から１つのサ ブルーチンを開始させるために使用できる。１つのサブルーチンが呼び出された とき、そのサブルーチンが実行されたとき、引き続きの命令が実行できるように 現在使用されるプログラムカウンタは記憶される。スタックポインタ９と１０は 、１つのサブルーチンが開始されるとき、未使用のプログラムカウンタを指し示 すために使用される。このプログラムカウンタは次に、そのサブルーチンにおけ る命令シーケンスを追跡し続けるために使用される。

サブルーチンが呼ばれるときに使用中のプログラムカウンタは、それゆえサブル ーチンが実行されたときに命令シーケンスを追跡し続けるように保存される。

リソースグループ４は１つの演算ロジックユニットまたはＡＬＵｌｌ、ランダム ・アクセス・メモリまたはＲＡＭ１２．１つのアキュムレータグループ１３、お よびインデックスレジスタグループ１４を有する。後者のレジスタグループは、 索引されたアドレス付けが制御装置ｌにより実行されるタスクにより使用される ときのみ必要とされる。

ＡＬＵＩＩとＲＡＭ１２は、リソースを分は合い、制御装置１により実行される 全てのタスクによりアクセスされ得る。複数の信号機が、下記の方法で制御装置 ｌの割り当てられたリソースへのアクセスを制御するために使用される。１つの タスクが割り当てリソースを使用するとき、１つの選択されたデータレジスタ内 のｌビ・ソトはビジーに設定される。このタスクが割り当てられたリソースを用 いて終了したとき、このビットは自由なビットに設定される。このビットの状態 は割り当てられたリソースをアクセスしたい全てのタスクにより試験され、その ビットがよりより早期のタスクによりビジーに設定されているときは、後者（よ り早期）のタスクはそのビットが自由なビットに設定されるまで待機しなければ ならない。

アキュムレータレジスタグループ１３は４つのアキュムレータ１３ａ、１３ｂ、 １３ｃ、１３ｄからなり、一方インデックスレジスタグループ１４は４つのイン デックスレジスタ１４ａ、１４ｂ、１４ｃＳ　１４ｄからなる。プログラムカウ ンタＰｃＯからＰｃ３と共に、アキュムレータ１３ａから１３ｄおよびインデッ クスレジスタ１、４　ａから１４ｄは、種々のタスク間で割り当てることができ ないが、与えられた応用において１つの特定なタスクのみによりむしろ使用でき る制御装置ｌ内のリソースを含む。

現在のタスクが制御装置１により実行されるとき、その処理点により使用された プログラムカウンタに対する命令が、ＲＯＭ２により命令レジスタ／デコーダ３ へ送られる。このように、命令は実行され、そのビットはＡＬＵＩ　１．データ バッファ、アドレスバッファ、および制御装置１の種々のレジスタにより解読さ れる言語に変換される。

ＡＬＵＩＩは、命令レジスタ／デコーダ３から解読された命令を受け、その命令 を実行するのに必要な演算またはロジック処理を実行する。現在のタスクに関連 するアキュムレータは、これらの演算またはロジック処理が実行されるようにＡ ＬＵＩＩへデータを供給する。これらの処理の結果は、次にそのアキュムレータ へ戻される。

ＲＡＭ１２は、これらの処理を実行するために作成され使用されるデータを記憶 するために使用される。

制御装置ｌｌにより現在実行中のタスクと関連するインデックスレジスタは、オ フセット値として実行されるタスクにより使用されるアドレスを記憶するために 使用される。特定のアドレスが、ＡＬＵｌｌまたは他の要求データに対する所望 のオペランドを記憶する制御装置１１内の他のアドレスを指し示すように、この オフセット値により増加される。

個別のアキュムレータの準備と、必要なら、制御装置ｌにより実行された各タス クに対する個別のインデックスレジスタは、それゆえ各アクティブタスクを使用 可能とし、かつタスクが制御装置１内でサイクルされるときＲＡＭ１２へのまた はＲＡＭ１２からのデータの転送を要求することなく、それ自身のアキュムレー タやインデックスの値を保持する。

上記したように、命令レジスタ／デコーダ３はまた、制御袋ｆｆ１ｌ内で選択さ れた内部イベントの発生時にイベントバンク５へ信号を供給する。

スケジューラ７はハードウェア装置の形式で実現され、ＲＯＭ２とＲＡＭ１２か ら分離され、それゆえタスクの変更がその記憶部内に含まれるデータの転送を要 求し、かつプログラムカウンタ、アキ１ムレータ値およびＲＡＭ１２内の各タス クのインデックス値を呼び起こすることなしに達成できる。ハードな配線で制限 された状態の機械、プログラム可能なロジック列、個別ＲＯＭ、または他の類似 な装置の如きハードウェアの装置が、スケジューラ７を実現するため使用できる 。

制御装置ｌによりＲＯＭ２に記憶されたタスクの管理について以下により詳細に 説明する。図２は図１に示したイベントバンク５、イベントルータ８およびスケ ジューラ７を概略的に示す。制御装置ｌにより実行され得る４つのタスクは、Ｐ Ｏ，ＰＩ、Ｐ２、Ｐ３とラベル付けされている。スケジューラ７は、順次に巡回 優先体系に従って各アクティブなタスクの命令を実行する。それゆえ、４つのタ スクの各々がアクティブのとき、スケジューラ７は各タスクの１つの命令を順次 実行する。しかしながら、１つのタスクのみがアクティブのとき、スケジューラ ７は遅れなくそのタスクの命令を順次実行し、このようにマイクロプロセッサと して動作する。

各タスクＰＯ１Ｐ１、Ｐ２、Ｐ３は、それぞれＰＥＯ，ＰＥＩ、ＰＥ２、ＰＥ３ とラベル付けられた個別の双安定処理イネーブルスイッチによりイベントルータ ８に接続されている。各タスクは、対応するタスクの開始を要求する信号がイベ ントルータ８から受信されたとき、実行される。タスクイネーブルスイッチＰＥ Ｏ，ＰＥＩ、ＰＥ２、ＰＥ３は、タスクリクエスト信号ＲｅｑＯＳＲｅｑｌ、Ｒ ｅｑ２、Ｒｅｑ３をそれぞれ受けるため、スイッチの開または閉の状態によりタ スクＰＯ１ＰＩ、Ｐ２、Ｐ３を許容または阻止する。

所定条件下で、１つ以上のタスクイネーブルスイッチを開きの状態に設定するこ とにより、スケジューラ７へのタスクリクエスト信号のアクセスを阻止すること が望まれる。例えば、この手段は１つのタスク（例えば時刻調整機能）が１以上 の他のタスク（例えば第２の針の移動）の動作を一時的に待機状態とすることを 可能とするために使用できる。タスクイネーブルスイッチはタスクマネージャ６ におけるデータレジスタ内に個々に設定可能なビットとして実現してもよい。

図３は、４つのタスクＰＯ，ＰＩ、Ｐ２、Ｐ３の各々が制御装置ｌにより使用可 能な種々の方法の幾つかを示す。ケースａ）においてタスクＰＯのみがアクティ ブである。以下に説明するように、タスクＰＩ、Ｐ２、Ｐ３の割り当て不能リソ ースは、この構成におけるタスクＰＯ内のサブルーチンのレベルを作成するため に使用される。

ケースｂ）において、タスクＰＯとＰ３がアクティブである。２つの処理を残す 割り当て不能リソースは、この場合サブルーチンレベルを作成するため使用され 得る。そして、タスクＰＯと２３間で３つの異なる方法で割り当てできる。第一 に、２つのタスクＰＩとＰ２の各々の割り当て不能リソースは、タスクＰＯ内か らサブルーチンを呼び出すために使用でき、一方タスクＰ３はそのために使用可 能なサブルーチンレベルはない。第二に、２つのタスクＰ１とＰ２の各々の割り 当て不能リソースは、処理Ｐ３からサブルーチンを呼び出すために使用でき、一 方処理ＰＯはそのために使用できるサブルーチンレベルはない。最後に、２つの アクティブな処理ＰＯとＰ３の各々は、１つのサブルーチンレベルを呼び出すた めの残された２つの処理の異なる１つの割り当て不能リソースを使用することが できる。

Ｃ）において、３つのタスクがアクティブであり、１つの残されたタスクの割り 当て不能リソースは、アクティブなタスクＰＯまたはＰ３の何れかによりサブル ーチンを呼び出すために使用できる。

ｄ）において、４つのタスクＰＯＳＰＩ、Ｐ２、Ｐ３の各々がアクティブであり 、割り当て不能なリソースの何れもがサブルーチンの呼び出しに使用できない。

種々のタスクの管理を図４に関連させて以下により詳細に説明する。図４はスケ ジューラ７、スタックポインタ９およびｌＯ、タスクＰＯ１Ｐ１、Ｐ２、Ｐ３、 および関連するプログラムカウンタＰｃ０１Ｐｃｌ、Ｐｃ２、Ｐｃ４をそれぞれ 示す。制御装置ｌは分岐制御命令、たとえば命令ＣＡＬＬやＲＥＴＵＲＮを実行 するために適用される。これらの命令は４つのタスクＰＯ１Ｐ１、Ｐ２、Ｐ３の 各々を構成する一連の命令に現れる。

図４のａ）に示す本発明の実施例において、タスクＰＯからのみサブルーチンを 呼び出すことができる。制御装置１はスタックポインタ９がタスクＰＯへの属性 であるように構成される。この配置において、タスクＰＩ、Ｐ２、Ｐ３の各々の 割り当て不能リソースは、可能なら、タスクＰＯ内でサブルーチンを呼び出すた めに使用できる。制御装置１は、タスクイネーブルスイッチＰＥＯのみが閉の状 態に置かれ得るように構成され、それゆえタスクリクエスト信号ＲｅｑＯのみが タスクの実行を発生させることができる。

スケジューラ７は、この例において、それゆえ絶えずタスクＰ。

を指し示す。初期化時において、スタックポインタ９は、プログラムカウンタＰ ｃＯが記憶されるアドレスを指し示すように設定される。ＣＡＬＬ命令のような 分岐制御命令の実行は、タスクＰＯ内からの１つのサブルーチンとして開始され るようＲＯＭ２内に記憶される一連の命令を引き起こす。当業者により理解され るように、ＣＡＬＬ命令のような分岐制御命令は、開始されるべきサブルーチン の開始アドレスを含む。このようなタスクにおけるサブルーチンが開始されると 、サブルーチンが開始されたアドレスは、そのサブルーチンが終了した時にタス クが再び続けられる分岐制御命令に従う戻りのアドレスを示すため最初増加する 。スタックポインタ９の値は次に未使用のプログラムカウンタ（Ｐｃ　１．Ｐｃ ２；ｔ’たハＰｃ３）の１つを指し示すように調整される。サブルーチンの実行 中、二〇予めに未使用なプログラムカウンタはこのサブルーチン中に実行された 命令を追跡し続ける。このサブルーチンの実行が終了したとき、スタックポイン タ９はプログラムカウンタＰｃＯへ指し示すように再調整され、このタスクの実 行は続けられる。

サブルーチンの１以上のレベルが使用されるとき、スタックポインタ９の値は、 未使用のプログラムカウンタを指し示すよう新たなサブルーチンが開始される時 毎に調整される。このように、制御装置ｌは、ＲＡＭ１２内のデータスタック上 の戻りのアドレスを記憶する必要なく１つのタスク内からサブルーチンを開始す るように設けられる。

好ましくは、プログラムカウンタＰｃ０１Ｐｃｌ、Ｐｃ２、Ｐｃ３は、スタック ポインタ９が戻りのアドレスが記憶されるときは単に増加し、１つのサブルーチ ンの実行が終了したときは減少するように連続のアドレスを有する。

図４のａ）が制御装置ｌの全ての割り当て不能なリソースがタスクＰＯ内から使 用できる配置を示す一方、制御装置ｌは応用に応じて種々に構成される。図３に 示すように、タスクＰＯはサブルーチンの他のレベルを３つ、２つ、１つまたは ０だけ使用することができる。これらの場合の各々において、スタックポインタ ９は、単にその構成におけるタスクＰＯへ割り当てられた割り当て不能なリソー スと協力して使用されることのみ可能である。例えば、タスクＰＯがサブルーチ ンのレベルを定義するためタスクＰＩの割り当て不能なリソースを使用する構成 において、スタックポインタ９は、処理Ｐ１のプログラムカウンタを使用するこ とのみ可能である。

図４のｂ）に示される本発明の実施例において、制御装置１はスタックポインタ ｌＯがタスクＰ３内の使用に利用できるように配置される。この配置において、 スタックポインタ１０は、それゆえプログラムカウンタＰｃ２、Ｐｃｌ、ＰｃＯ の何れかがこのようなタスクに使用されるように、指し示されるよう使用できる 。タスクＰＯとＰ３の各々がサブルーチンのレベルの１つを有する場合、スタッ クポインタ９とｌＯが使用されることが理解できる。

スタックポインタ９とｌＯが、タスクＰＯとＰ３のみに関連してこれまで説明し てきたが、他の実施例においてこれらのスタックポインタの１つまたは両方が他 のタスクに関連することができよう。

同様に制御装置１の他の実施例はタスクＰ１そして／またはＰ２と関連する追加 のスタックポインタを有することができ、それゆえこれらのリソースがサブルー チンを呼び出すために使用できるとき、タスクＰＯ１ＰＩＳＰ２、Ｐ３の何れの 数も、残りのタスクの他の１つの割り当て不能なリソースを使用することができ る。

当業者により理解されるように、無制限数のサブルーチンとサブルーチンのレベ ルとは同時に、分岐制御命令の上述した機能を繰り返す一連の命令の構成により タスクＰＯ１Ｐ１１Ｐ２、Ｐ３の各々に帰する。

図２に戻り、制御装置ｌｌにより受けられる内部および外部のイベントの管理と 、適切なタスクリクエスト信号の作成について以下に説明する。イベントバンク ５に向かって導くことのできるイベントは、４つのグループに分割され、ｇｒＯ ，ｇｒｌ、ｇｒ２、ｇｒ３とラベル付けされる。これらのイベントは、他のタス クの処理を開始するため制御装置１により使用される。６つのイベントがこれら のイベントグループの各々に関連し、その内４つのイベントは内部イベントであ り、その内２つのイベントは外部イベントである。これらのイベントグループの 各１つに対し、１つのイベントグループ信号を発生するようにその６つのイベン トがＯＲ機能におけるイベントバンク５内に加算合計される。従って、１つの特 定イベントグループの６つのイベントの内からの何れか１つの到達は、イベント バンク５にそのイベントグループに対応する１つのイベントグループ信号を発生 させる。

このように発生された各イベントグループ信号は、イベントルータ８の構成によ りタスクＰＯ１Ｐ１、Ｐ２、Ｐ３の１つに対応するタスクリクエスト信号を発生 するイベントルータ８へ送られる。各タスクリクエスト信号は、特定のタスクに 向かって導かれる１以上のイベントの存在を示すアクティブ状態またはそのタス クに向かって導かれるイベントは存在しないことを示す非アクテイブ状態の何れ かを有することができる。

特定のタスクリクエスト信号に関連するイベントが何等存在しないとき、その特 定なタスクに対応するタスクを作動解除することが可能である。制御装置ｌによ るこのタスクの実行は、それゆえ継続を停止する。全てのタスクリクエスト信号 が非アクティブのとき、それゆえ実行中のタスクがないとき、制御装置１はその 電力消費が殆とＯの休止状態に入る。しかしながら、１以上のイベントが存在す るときは、その対応するタスクリクエスト信号は作動解除できない。

図５にイベントルータ８により設けられた構成の種々のモードが描かれている。

このような５つのモードが本発明の応用例として可能である。図５のａ）に示さ れるモード０において、全てのイベントグループ信号、それゆえ全てのイベント はタスクＰＯに向かって導かれる。マルチタスク制御装置１は、それゆえ単一の プロセッサとして作動し、タスクＰＯの命令を連続的に実行する。タスクＰ１、 Ｐ２、Ｐ３の実行は、イベントバンク５におけるイベントによりリクエストでき ない。それゆえ、制御装置ｌにより実行される単一タスク内からサブルーチンが 呼び出されることを可能とするこれらのタスクの割り当て不能なリソースの各々 を自由にする。

ｂ）に示されるモードｌにおいて、イベントグループｇｒＯ１ｇｒＬｇｒ２から のイベントグループ信号は、タスクＰＯに向かって導かれ、一方イベントグルー プｇｒ３からのイベントグループ信号はタスク３に向かって導かれる。タスクＰ ＩとＰ２の割り当て不能リソースが、タスクＰＯとＰ３内からサブルーチンを呼 ぶために使用できる。Ｃ）に示されるモード２において、タスクＰＯやＰ３は、 イベントグループｇｒＯやｇｒｌから、およびイベントグループｇｒ２やｇｒ３ から、それぞれイベントグループ信号により引き起こされるタスクリクエスト信 号を受ける。また、タスクＰ１とＰ２の割り当て不能なリソースが、タスクＰＯ やＰ３内からのサブルーチンを呼び出すために使用可能である。

ｄ）に示されるモード３において、イベントグループｇｒｏとｇｒｌからのイベ ントグループ信号は、タスクＰＯに向かって導かれ、イベントグループｇｒ３か らのイベントグループ信号は排他的にタスクＰ３の方向に向けられる。タスクＰ １の割り当て不能なリソースのみがサブルーチンを呼び出すために使用可能であ る。最後にｅ）で示されるモード４において、タスクＰＯ１Ｐ１、Ｐ２、Ｐ３の 各々はそれぞれのイベントグループｇｒＯ１ｇｒｌ、ｇｒ２、ｇｒ３からのイベ ントグループ信号を受ける。制御装置ｌのユーザはそれゆえ特別な応用に最適に 応答するイベントルーティングのモードを選択することができる。

最後に、本発明のマルチタスク制御装置ｌｌに対して種々の修正そして／または 追加が、以下に記す請求の範囲に定義された本発明の範囲内でなされ得ることは 当然のことである。

Ｃ） ｄ） Ｆｉｇ、　３ Ｆｉｇ、　４ ｇｒＯｇｒｌ　ｇ２　ｇｒ３

Claims (12)

【特許請求の範囲】
1. １．各々が一連の命令を含むＮ個のタスク（ＰＯ、Ｐ１、Ｐ２、Ｐ３）まで記憶 するタスク記憶手段（２）と、前記Ｎ個の複数のタスクを時分割により処理する １つのマイクロプロセッサと、 前記マイクロプロセッサにより作成され使用される可変のデータを記憶するデー タ記憶手段（１２）と、を備えたマルチタスク制御装置において、 前記マイクロプロセッサは、 前記処理により前記マイクロプロセッサの使用を制御するハードウェアで実現さ れる１つのスケジューラ（７）と、前記マイクロプロセッサにより処理されたタ スクが前記データ記憶手段（１２）からのデータ転送を要求することなく変更さ れるとき、前記スケジューラ（７）が前記プログラムカウンタ（Ｐｃ０、Ｐｃ１ 、Ｐｃ２、Ｐｃ３）の他の１つを選択するように、前記Ｎ個の処理における個別 の１個の命令シーケンスを制御するように前記スケジューラ（７）により各々が 使用されるＮ個のプログラムカウンタ（Ｐｃ０、Ｐｃ１、Ｐｃ２、Ｐｃ３）を記 憶するプログラムカウンタ記憶手段と、 をさらに備えたことを特徴とするマルチタスク制御装置。
2. ２．前記マイクロプロセッサは、 前記マイクロプロセッサにより処理された前記タスクが、前記データ記憶手段（ １２）からのデータの転送を要求することなく変更されるとき、前記マイクロプ ロセッサが前記アキュムレータ値の他の１つを選択できるように、前記Ｎ個のタ スクの各々に対する個別のアキュムレータ値を記憶するアキュムレータ値記憶手 段（１３）をさらに備えることを特徴とする請求の範囲１記載のマルチタスク制 御装置。
3. ３．前記マイクロプロセッサは、前記マイクロプロセッサにより処理された前記 タスクが、前記データ記憶手段（１２）からのデータの転送を要求することなく 変更されるとき、前記マイクロプロセッサが前記インデックス値の他の１つを選 択できるように、前記Ｎ個のタスクの各々に対する個別のインデックス値を記憶 するインデックス値記憶手段（１４）を、さらに備えることを特徴とする請求の 範囲１または２の何れかに記載のマルチタスク制御装置。
4. ４．前記スケジューラ（７）が、１つのハード配線で制限された状態の機械を備 えることを特徴とする請求の範囲１乃至３の何れか１項に記載のマルチタスク制 御装置。
5. ５．前記スケジューラ（７）が、１つのプログラム可能なロジック列を備えるこ とを特徴とする請求の範囲１乃至３の何れか１項に記載のマルチタスク制御装置 。
6. ６．前記スケジューラ（７）が、１つのＲＯＭを備えることを特徴とする請求の 範囲１乃至３の何れか１項に記載のマルチタスク制御装置。
7. ７．残りの（Ｎ−Ｘ）個（但し、１＜Ｘ＜Ｎ）のタスクの１以上のプログラムカ ウンタが、Ｘ個のタスク内から呼ばれる１つのサブルーチンの命令シーケンスを 制御するように前記マイクロプロセッサにより使用され、前記マイクロプロセッ サが、Ｘ個の前記タスクの各々の部分を順次処理するように構成されることを特 徴とする請求の範囲１乃至６の何れか１項に記載のマルチタスク制御装置。
8. ８．前記マイクロプロセッサが、前記Ｘ個のタスクにおける個別の１個の処理に 各々が使用される前記プログラムカウンタ（Ｐｃ０、Ｐｃ１、Ｐｃ２、Ｐｃ３） の使用を制御する１以上のスタックポインタ（９、１０）を、さらに備えること を特徴とする請求の範囲７に記載のマルチタスク制御装置。
9. ９．前記マイクロプロセッサが、１以上のイベント信号のグルーブから１つのイ ベントグループ信号を受け、前記Ｘ個のタスクから選択された１つのタスクに対 応する１つのタスクリクエスト信号（Ｒｅｑ０、Ｒｅｑ１、Ｒｅｑ２、Ｒｅｑ３ ）を発生する１つのイベントルータ（８）を、さらに備え、 前記タスクリクエスト信号が、前記選択されたタスクを実行する前記スケジュー ラをリクエストすることを特徴とする請求の範囲１乃至８の何れか１項に記載の マルチタスク制御装置。
10. １０．各前記イベント信号が、前記制御装置の周辺装置からの外部イベント信号 または前記マイクロプロセッサにより引き起こされる内部イベント信号の何れか からなることを特徴とする請求の範囲９に記載のマルチタスク制御装置。
11. １１．前記イベントルータ（８）が、イベント信号のＮ個のグループ（ｇｒ０、 ｇｒ１、ｇｒ２、ｇｒ３）の各々からのイベントグルーブ信号を受けるように適 合したことを特徴とする請求の範囲１０に記載のマルチタスク制御装置。
12. １２．前記イベントルータ（８）は、前記選択されたタスクに対応する１つのタ スクリクエスト信号（Ｒｅｑ０、Ｒｅｑ１、Ｒｅｑ２、Ｒｅｑ３）が、イベント 信号の１以上の選択されたグルーブ（ｇｒ０、ｇｒ１、ｇｒ２、ｇｒ３）から受 けた１つのイベントグループ信号に応答して発生するように構成されることを特 徴とする請求の範囲１１に記載のマルチタスク制御装置。