JPH0749433Y2 - 電子時計用回路ブロック - Google Patents
電子時計用回路ブロックInfo
- Publication number
- JPH0749433Y2 JPH0749433Y2 JP1987151454U JP15145487U JPH0749433Y2 JP H0749433 Y2 JPH0749433 Y2 JP H0749433Y2 JP 1987151454 U JP1987151454 U JP 1987151454U JP 15145487 U JP15145487 U JP 15145487U JP H0749433 Y2 JPH0749433 Y2 JP H0749433Y2
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- Japan
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- chip
- pads
- circuit board
- crystal unit
- crystal
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は電子時計用回路ブロックに装着されるICチップ
のパッドレイアウトに関する。
のパッドレイアウトに関する。
従来の電子時計用ICチップに於いては、水晶振動子のリ
ード端子と、接続される２個のパッドは、発振回路の近
傍に隣接して設けられていた。
ード端子と、接続される２個のパッドは、発振回路の近
傍に隣接して設けられていた。
しかし前述の従来技術では水晶振動子用のパッドが隣接
していたため、湿度の変化に伴なう浮遊容量の変化に起
因する歩度変化が大きいという問題点を有していた。
していたため、湿度の変化に伴なう浮遊容量の変化に起
因する歩度変化が大きいという問題点を有していた。
水晶発振回路の構成例を第４図に、その等価回路を第５
図に示し上述の問題点について詳細に説明する。第４図
の水晶発振回路はICチップ１のパッド1a及び1bに接続さ
れる水晶振動子２とICチップ１に内蔵される、発振用イ
ンバーターI,安定化抵抗R1，負帰還抵抗R2、ドレインコ
ンデンサCD、ゲートコンデンサCGから構成されている
が、この他にパッドや回路基板の配線パターンにより形
成される浮遊容量CPO，CDO，CGOが付加されている。こ
の発振回路を電気的に等価回路で表わすと第５図にな
る。第５図い於いてCO，L1，C1，R1は水晶振動子２の電
気特性を表わす定数であり、COはリード端子間の容量、
L1，C1，R1は電気的にみた共振回路を表わしている。こ
の発振回路に於いて水晶振動子からみた負荷容量をCLと
すると、発振周波数fOSCは次式で表わされる。
図に示し上述の問題点について詳細に説明する。第４図
の水晶発振回路はICチップ１のパッド1a及び1bに接続さ
れる水晶振動子２とICチップ１に内蔵される、発振用イ
ンバーターI,安定化抵抗R1，負帰還抵抗R2、ドレインコ
ンデンサCD、ゲートコンデンサCGから構成されている
が、この他にパッドや回路基板の配線パターンにより形
成される浮遊容量CPO，CDO，CGOが付加されている。こ
の発振回路を電気的に等価回路で表わすと第５図にな
る。第５図い於いてCO，L1，C1，R1は水晶振動子２の電
気特性を表わす定数であり、COはリード端子間の容量、
L1，C1，R1は電気的にみた共振回路を表わしている。こ
の発振回路に於いて水晶振動子からみた負荷容量をCLと
すると、発振周波数fOSCは次式で表わされる。
ここで、 である。
今、ある湿度m1％，m2％に於ける負荷容量をそれぞれC
L1，CL2とし、発振周波数をそれぞれfOSC1，fOSC2とす
ると、m1％からm2％に変わったときの歩度変化量は次式
で表わされる。
L1，CL2とし、発振周波数をそれぞれfOSC1，fOSC2とす
ると、m1％からm2％に変わったときの歩度変化量は次式
で表わされる。
通常電子時計に用いられる水晶振動子ではCOが約1PF，C
1が２×10-3 PF程度であり、また負荷容量を３〜6PF程度
に設定しているので、ΔCL＝CL2−CL1とすると、CO＋C
L1≫C1，CO＋CL1＞ΔCLで、あるので（４）式は、 となり、湿度変化による歩度変化が湿度変化による負荷
容量CLの変化に比例することがわかる。負荷容量CLの変
化は浮遊容量CPO，CDO，CGOの変化により起こり、CPO，
CDO，CGOの中でも水晶振動子に並列に形成されるCPOの
変化が歩度変化に最も影響する。最近の電子時計に於け
るICの実装方法としては、第６図に示したICチップ１の
パッドに施されたはんだバンプを熱で溶かし回路基板３
の銅箔パターンにはんだ付けする、フェィスダウンボン
ディング方式と、第７図に示したICチップ１のパッドに
施された金バンプに回路基板３の銅箔フィンガーを熱圧
着するギャングボンディング方式が主流になっている
が、いずれの方式に於いても水晶振動子用のパッドが隣
接している場合には、お互いのパッドに施されたバンプ
及び銅箔を電極とし、モールド剤４を誘電体とする容量
CPOが形成される。モールド剤４としては一般に回路基
板３への固定力を高めるために接着力の強いエポキシ系
の樹脂が用いられているが、エポキシ系樹脂に於いては
比較的吸水率が高いため、湿度が変化したときのCPOの
変化量も大きくなる。実験結果によるとバンプ間隔が約
0.15mm、CLの値が4PF程度のときに、温度20℃で湿度を4
0％から90％に変化させるとCLの値は0.15〜0.2PF程度変
化し、これによる歩度変化は、0.05〜0.07sec/dayとな
り年差10秒程度の高精度時計にとっては致命的な値とな
る。
1が２×10-3 PF程度であり、また負荷容量を３〜6PF程度
に設定しているので、ΔCL＝CL2−CL1とすると、CO＋C
L1≫C1，CO＋CL1＞ΔCLで、あるので（４）式は、 となり、湿度変化による歩度変化が湿度変化による負荷
容量CLの変化に比例することがわかる。負荷容量CLの変
化は浮遊容量CPO，CDO，CGOの変化により起こり、CPO，
CDO，CGOの中でも水晶振動子に並列に形成されるCPOの
変化が歩度変化に最も影響する。最近の電子時計に於け
るICの実装方法としては、第６図に示したICチップ１の
パッドに施されたはんだバンプを熱で溶かし回路基板３
の銅箔パターンにはんだ付けする、フェィスダウンボン
ディング方式と、第７図に示したICチップ１のパッドに
施された金バンプに回路基板３の銅箔フィンガーを熱圧
着するギャングボンディング方式が主流になっている
が、いずれの方式に於いても水晶振動子用のパッドが隣
接している場合には、お互いのパッドに施されたバンプ
及び銅箔を電極とし、モールド剤４を誘電体とする容量
CPOが形成される。モールド剤４としては一般に回路基
板３への固定力を高めるために接着力の強いエポキシ系
の樹脂が用いられているが、エポキシ系樹脂に於いては
比較的吸水率が高いため、湿度が変化したときのCPOの
変化量も大きくなる。実験結果によるとバンプ間隔が約
0.15mm、CLの値が4PF程度のときに、温度20℃で湿度を4
0％から90％に変化させるとCLの値は0.15〜0.2PF程度変
化し、これによる歩度変化は、0.05〜0.07sec/dayとな
り年差10秒程度の高精度時計にとっては致命的な値とな
る。
本考案は、上述の問題点を解決するためのもので、その
目的は湿度変化に伴なう浮遊容量の変化に起因する歩度
変化を抑え、年差10秒といった高精度時計の精度に対応
できしかも信頼性の高い電子時計用回路ブロックを提供
することにある。
目的は湿度変化に伴なう浮遊容量の変化に起因する歩度
変化を抑え、年差10秒といった高精度時計の精度に対応
できしかも信頼性の高い電子時計用回路ブロックを提供
することにある。
本考案の電子時計用回路ブロックは、回路基板の所定部
分に導電接続された水晶振動子と、 該水晶振動子に導電接続されるように前記回路基板に接
続された一対のパッドを含むパッド群を同一面上に備
え、該パッド群を覆うように充填されたモールド剤を介
して前記回路基板に装着されたICチップとを有する電子
時計用回路ブロックにおいて、前記一対のパッドは、そ
の相互間隔が前記パッド群の最小パッド間隔の少なくと
も２倍以上に設定され且つ前記ICチップの前記水晶振動
子側の角部近傍に配置され、 前記回路基板は前記水晶振動子が接続される前記所定部
分と前記ICチップ間に前記ICチップ側面に沿った穴部を
有し、 前記一対のパッドと前記水晶振動子は前記穴部上を通過
する導電配線により導電接続されることを特徴とする。
分に導電接続された水晶振動子と、 該水晶振動子に導電接続されるように前記回路基板に接
続された一対のパッドを含むパッド群を同一面上に備
え、該パッド群を覆うように充填されたモールド剤を介
して前記回路基板に装着されたICチップとを有する電子
時計用回路ブロックにおいて、前記一対のパッドは、そ
の相互間隔が前記パッド群の最小パッド間隔の少なくと
も２倍以上に設定され且つ前記ICチップの前記水晶振動
子側の角部近傍に配置され、 前記回路基板は前記水晶振動子が接続される前記所定部
分と前記ICチップ間に前記ICチップ側面に沿った穴部を
有し、 前記一対のパッドと前記水晶振動子は前記穴部上を通過
する導電配線により導電接続されることを特徴とする。
〔作用〕 本子案の構成によれば、水晶振動子に導電接続されるべ
き一対のパッドの間隔をICチップのパッド群の最小パッ
ド間隔の少なくとも２倍以上に設定したため、パッド間
に充填されたモールド剤の長さが従来より長くなるとと
もに、一対のパッドをICチップの水晶振動子側の角部近
傍に配置したためモールド剤に充填されたパッド間の実
効的な断面積が低減されるから、ICチップの回路基板へ
の固定力やICチップの湿度に対する信頼性を落とすこと
なく、前述の浮遊容量CPOの値を小さくすることがで
き、これにより湿度変化により生じる負荷容量の変化量
ΔCLすなわち歩度変化量を小さくすることができるもの
である。
き一対のパッドの間隔をICチップのパッド群の最小パッ
ド間隔の少なくとも２倍以上に設定したため、パッド間
に充填されたモールド剤の長さが従来より長くなるとと
もに、一対のパッドをICチップの水晶振動子側の角部近
傍に配置したためモールド剤に充填されたパッド間の実
効的な断面積が低減されるから、ICチップの回路基板へ
の固定力やICチップの湿度に対する信頼性を落とすこと
なく、前述の浮遊容量CPOの値を小さくすることがで
き、これにより湿度変化により生じる負荷容量の変化量
ΔCLすなわち歩度変化量を小さくすることができるもの
である。
更に、本考案は、回路基板の水晶振動子が固定される部
分とICチップとの間にICチップ側面に沿った穴部を有す
るため、回路ブロックの時計体への組み込みの際に生じ
る、水晶振動子の他の部品との接触による基板の曲り
を、穴部で吸引することにより、ICチップの導通の信頼
性を高めることができるのである。
分とICチップとの間にICチップ側面に沿った穴部を有す
るため、回路ブロックの時計体への組み込みの際に生じ
る、水晶振動子の他の部品との接触による基板の曲り
を、穴部で吸引することにより、ICチップの導通の信頼
性を高めることができるのである。
更には、本考案は、前記ICの一対のパッドと水晶振動子
は穴部上を通過する導電配線により導電接続される構成
のため、前記した穴部を迂回して、無用な長さの配線に
よる発振周波数の変動を大きくすることはない。
は穴部上を通過する導電配線により導電接続される構成
のため、前記した穴部を迂回して、無用な長さの配線に
よる発振周波数の変動を大きくすることはない。
以下実施例により本考案を詳細に説明する。
第１図及び第２図は本考案の回路ブロックの一実施例を
示す平断面図である。第１図及び第２図に於いて１は1d
部に内蔵している半導体温度センサーの情報に基づいて
水晶振動子２の２次温度特性を補償する機能を持つアナ
ログ電子時計用のCMOS−ICチップ、２は約32768Hzで発
振し２次温度特性を有する音叉型水晶振動子、３はICチ
ップ１をフェイスダウンボンディングでまた水晶振動子
２をはんだ付けで装着したフレキシブル回路基板、４は
回路基板３に設けられた穴3aから流し込まれたエポキシ
系のモールド剤である。５は、回路基板３のICチップ１
が配置され部分と水晶振動子２が接続される部分の間に
設けられた穴部で、ICチップ１の側面の一辺に沿うよう
な形状に形成されており、回路ブロックの時計体への組
込みの際に生じる、水晶振動子の他の部品との接触によ
る基板の曲りを、穴部で吸収するものである。また、こ
の穴部５には、第１図の平面図及び第２図（ａ）の断面
図で示すように、ICチップ１のパッド1a、1bと水晶振動
子２の端子を導電接続する銅箔パターンが穴部５上を通
過するように形成されている。
示す平断面図である。第１図及び第２図に於いて１は1d
部に内蔵している半導体温度センサーの情報に基づいて
水晶振動子２の２次温度特性を補償する機能を持つアナ
ログ電子時計用のCMOS−ICチップ、２は約32768Hzで発
振し２次温度特性を有する音叉型水晶振動子、３はICチ
ップ１をフェイスダウンボンディングでまた水晶振動子
２をはんだ付けで装着したフレキシブル回路基板、４は
回路基板３に設けられた穴3aから流し込まれたエポキシ
系のモールド剤である。５は、回路基板３のICチップ１
が配置され部分と水晶振動子２が接続される部分の間に
設けられた穴部で、ICチップ１の側面の一辺に沿うよう
な形状に形成されており、回路ブロックの時計体への組
込みの際に生じる、水晶振動子の他の部品との接触によ
る基板の曲りを、穴部で吸収するものである。また、こ
の穴部５には、第１図の平面図及び第２図（ａ）の断面
図で示すように、ICチップ１のパッド1a、1bと水晶振動
子２の端子を導電接続する銅箔パターンが穴部５上を通
過するように形成されている。
ICチップ１は最小ピッチが0.28mmに設定されたパッド上
に施された高さ約0.09mm、直径約0.13mmのはんだバンプ
を熱で溶かすことにより回路基板３にボンディングされ
ており、ボンディング終了後のICチップ１の表面と回路
基板との距離は0.06〜0.10mm程度に、最小のバンプ間距
離は0.15mm程度になる。このバンプの間にICチップ１と
回路基板３の固定力とICチップの湿度に対する信頼性を
高めるためのモールド剤４が流れ込むため、各バンプ間
には、バンプ及び回路基板３の銅箔パターンを電極とし
モールド剤４を誘電体とする静電容量が形成される。
に施された高さ約0.09mm、直径約0.13mmのはんだバンプ
を熱で溶かすことにより回路基板３にボンディングされ
ており、ボンディング終了後のICチップ１の表面と回路
基板との距離は0.06〜0.10mm程度に、最小のバンプ間距
離は0.15mm程度になる。このバンプの間にICチップ１と
回路基板３の固定力とICチップの湿度に対する信頼性を
高めるためのモールド剤４が流れ込むため、各バンプ間
には、バンプ及び回路基板３の銅箔パターンを電極とし
モールド剤４を誘電体とする静電容量が形成される。
第１図及び第２図から明らかなように本実施例に於いて
は、水晶振動子用の２個のパッド1a,1bの中心距離を最
小ピッチの２倍の0.56mmに設定しており、ボンディング
後のバンプ間距離は0.43mm程度となり、また、第１図に
示すように、パッド1a及び1bはICチップ１の角部近傍に
形成されており、モールド剤４に充填されたパッド間の
実効的な断面積が削減されることになるから、浮遊容量
CPOの値を従来の1/3程度に抑えることができる。従って
負荷容量CLの変化量と歩度の変化量も従来の1/3程度に
なる。尚、本実施例のICチップに於いてはパッド1aとパ
ッド1bの間に発振回路の発振用インバーター、安定化抵
抗、負帰還抵抗、ドデインコンデンサ、ゲートコンデン
サ等の素子を形成しておりパッド1aと1bの間隔を大きく
したことによりICチップサイズが大きくならないように
工夫している。
は、水晶振動子用の２個のパッド1a,1bの中心距離を最
小ピッチの２倍の0.56mmに設定しており、ボンディング
後のバンプ間距離は0.43mm程度となり、また、第１図に
示すように、パッド1a及び1bはICチップ１の角部近傍に
形成されており、モールド剤４に充填されたパッド間の
実効的な断面積が削減されることになるから、浮遊容量
CPOの値を従来の1/3程度に抑えることができる。従って
負荷容量CLの変化量と歩度の変化量も従来の1/3程度に
なる。尚、本実施例のICチップに於いてはパッド1aとパ
ッド1bの間に発振回路の発振用インバーター、安定化抵
抗、負帰還抵抗、ドデインコンデンサ、ゲートコンデン
サ等の素子を形成しておりパッド1aと1bの間隔を大きく
したことによりICチップサイズが大きくならないように
工夫している。
第３図は本考案の他の実施例による回路ブロックの平面
図である。第３図の実施例に於いては、ICチップ１の、
水晶振動子用の２個のパッド1a,1bの間隔を広くしたこ
とによりICチップ１のサイズが大きくならないように、
パッド1aと1bの間に、ICテスト時にだけ用いるパッド1c
を設けている。このパッド1cは、例えばICチップの各パ
ッドを回路基板に接続した後、接続部にモールド剤の充
填を行う前に、ICに早送り信号を付与してIC機能をチェ
ックするための端子である。モールド剤によりICチップ
を装着した後にはパッド1cは不要になる。パッド1cをパ
ッド1aと1bの間に設けることにより、パッド形成領域の
無駄を防止できる。この場合には浮遊容量CPOの値を従
来の1/2にすることができる。
図である。第３図の実施例に於いては、ICチップ１の、
水晶振動子用の２個のパッド1a,1bの間隔を広くしたこ
とによりICチップ１のサイズが大きくならないように、
パッド1aと1bの間に、ICテスト時にだけ用いるパッド1c
を設けている。このパッド1cは、例えばICチップの各パ
ッドを回路基板に接続した後、接続部にモールド剤の充
填を行う前に、ICに早送り信号を付与してIC機能をチェ
ックするための端子である。モールド剤によりICチップ
を装着した後にはパッド1cは不要になる。パッド1cをパ
ッド1aと1bの間に設けることにより、パッド形成領域の
無駄を防止できる。この場合には浮遊容量CPOの値を従
来の1/2にすることができる。
尚、第１図の回路ブロック及び第３図の回路ブロックは
実願昭62−32208（実開昭63−139590）に開示されてい
るムーブメントに組み込むことができるように設計され
ている。
実願昭62−32208（実開昭63−139590）に開示されてい
るムーブメントに組み込むことができるように設計され
ている。
以上述べたように本考案によれば、水晶振動子に接続さ
れるべきICチップの一対のパッドを、その相互間隔がIC
チップのパッド群の最小パッド間隔の少なくとも２倍以
上に設定するとともに、ICチップの水晶振動子側の角部
近傍に配置したため、ICチップの回路基板への固定力や
ICチップの湿度に対する信頼性を落とすことなく、湿度
の変化に伴う浮遊容量の変化に起因する歩度変化量を抑
えることができるものである。
れるべきICチップの一対のパッドを、その相互間隔がIC
チップのパッド群の最小パッド間隔の少なくとも２倍以
上に設定するとともに、ICチップの水晶振動子側の角部
近傍に配置したため、ICチップの回路基板への固定力や
ICチップの湿度に対する信頼性を落とすことなく、湿度
の変化に伴う浮遊容量の変化に起因する歩度変化量を抑
えることができるものである。
更に、本考案は、回路基板の水晶振動子が接続される部
分とICチップとの間にICチップ側面に沿った穴部を有す
るため、回路ブロックの時計体への組込みの際に生じ
る、水晶振動子の他の部品との接触による基板の曲り
を、穴部で吸収することにより、ICチップの導通の信頼
性を高めることができるものである。
分とICチップとの間にICチップ側面に沿った穴部を有す
るため、回路ブロックの時計体への組込みの際に生じ
る、水晶振動子の他の部品との接触による基板の曲り
を、穴部で吸収することにより、ICチップの導通の信頼
性を高めることができるものである。
更には、本考案は、前記ICの一対のパッドを水晶振動子
は穴部上を通過する導電配線により導電接続される構成
により、前記した穴部を迂回して、無用な長さの配線に
よる発振周波数の変動を大きくすることなく、前記の一
対のパッド間の浮遊容量の低減による効果を最大限に引
き出せるものである。
は穴部上を通過する導電配線により導電接続される構成
により、前記した穴部を迂回して、無用な長さの配線に
よる発振周波数の変動を大きくすることなく、前記の一
対のパッド間の浮遊容量の低減による効果を最大限に引
き出せるものである。
従って本考案によれば、年差10秒といった高精度時計の
精度に対応できしかも信頼性の高い電子時計用回路ブロ
ックを提供することができるものである。
精度に対応できしかも信頼性の高い電子時計用回路ブロ
ックを提供することができるものである。
第１図は本考案の電子時計用回路ブロックの一実施例を
示す平面図。第２図（ａ）は第１図の断面図であり、第
２図（ｂ）はその部分断面図。第３図は本考案の他の実
施例を示す平面図。第４図は、水晶発振回路の構成例を
示す回路図。第５図はその等価回路図。第６図（ａ）は
フェイスダウンボンディングの断面図であり、第６図
（ｂ）は、その部分断面図。第７図（ａ）はギャングボ
ンディングの断面図であり、第７図（ｂ）の部分断面
図。 １……ICチップ 1a,1b……水晶振動子用パッド ２……水晶振動子 ３……回路基板 ４……モールド剤 ５……穴部
示す平面図。第２図（ａ）は第１図の断面図であり、第
２図（ｂ）はその部分断面図。第３図は本考案の他の実
施例を示す平面図。第４図は、水晶発振回路の構成例を
示す回路図。第５図はその等価回路図。第６図（ａ）は
フェイスダウンボンディングの断面図であり、第６図
（ｂ）は、その部分断面図。第７図（ａ）はギャングボ
ンディングの断面図であり、第７図（ｂ）の部分断面
図。 １……ICチップ 1a,1b……水晶振動子用パッド ２……水晶振動子 ３……回路基板 ４……モールド剤 ５……穴部
Claims (1)
- 【請求項１】回路基板の所定部分に導電接続された水晶
振動子と、 該水晶振動子に導電接続されるように前記回路基板に接
続された一対のパッドを含むパッド群を同一面上に備
え、該パッド群を覆うように充填されたモールド剤を介
して前記回路基板に装着されたICチップとを有する電子
時計用回路ブロックにおいて、 前記一対のパッドは、その相互間隔が前記パッド群の最
小パッド間隔の少なくとも２倍以上に設定され且つ前記
ICチップの前記水晶振動子側の角部近傍に配置され、 前記回路基板は前記水晶振動子が接続される前記所定部
分と前記ICチップ間に前記ICチップ側面に沿った穴部を
有し、 前記一対のパッドと前記水晶振動子は前記穴部上を通過
する導電配線により導電接続されることを特徴とする電
子時計用回路ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987151454U JPH0749433Y2 (ja) | 1987-10-02 | 1987-10-02 | 電子時計用回路ブロック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987151454U JPH0749433Y2 (ja) | 1987-10-02 | 1987-10-02 | 電子時計用回路ブロック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455490U JPS6455490U (ja) | 1989-04-05 |
| JPH0749433Y2 true JPH0749433Y2 (ja) | 1995-11-13 |
Family
ID=31425512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987151454U Expired - Lifetime JPH0749433Y2 (ja) | 1987-10-02 | 1987-10-02 | 電子時計用回路ブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749433Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769265U (ja) * | 1980-10-14 | 1982-04-26 | ||
| JPS59120884A (ja) * | 1982-12-27 | 1984-07-12 | Seiko Epson Corp | 回路ブロツクの樹脂封止構造 |
-
1987
- 1987-10-02 JP JP1987151454U patent/JPH0749433Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455490U (ja) | 1989-04-05 |
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