JPH0748658B2 - PLL circuit - Google Patents
PLL circuitInfo
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- JPH0748658B2 JPH0748658B2 JP62292432A JP29243287A JPH0748658B2 JP H0748658 B2 JPH0748658 B2 JP H0748658B2 JP 62292432 A JP62292432 A JP 62292432A JP 29243287 A JP29243287 A JP 29243287A JP H0748658 B2 JPH0748658 B2 JP H0748658B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力信号に同期した出力信号を発生する為の
PLL回路に関するもので、特にローパスフィルタを用い
ること無く入力信号に同期した出力信号を発生し得るPL
L回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention is for producing an output signal synchronized with an input signal.
A PLL circuit, which can generate an output signal synchronized with an input signal without using a low-pass filter
Regarding the L circuit.
（ロ）従来の技術 入力信号に同期した出力信号を発生する技術として、PL
L回路が多用されている。前記PLL回路は、第３図に示す
如く、入力端子（１）に印加される入力信号とVCO
（２）の出力信号との位相を比較する位相比較回路
（３）、及び該位相比較回路（３）の出力誤差信号を通
過させるローパスフィルタ（４）を備えており、該ロー
パスフィルタ（４）の出力信号を用いてVCO（２）の発
振周波数を制御せんとするものである。前記PLL回路
は、例えば特開昭57−7635号公報に記載されている。(B) Conventional technology PL technology is used to generate an output signal synchronized with an input signal.
The L circuit is frequently used. As shown in FIG. 3, the PLL circuit has a VCO and an input signal applied to an input terminal (1).
The phase comparison circuit (3) for comparing the phase with the output signal of (2), and the low pass filter (4) for passing the output error signal of the phase comparison circuit (3) are provided, and the low pass filter (4) The output signal of is used to control the oscillation frequency of the VCO (2). The PLL circuit is described in, for example, Japanese Patent Application Laid-Open No. 57-7635.
（ハ）発明が解決しようとする問題点 第３図に示される如き従来のPLL回路は、位相比較回路
（３）の出力信号中に含まれる不要成分を除去し、位相
差に応じた誤差信号のみをVCO（２）に印加する為に、
ローパスフィルタ（４）を必須とした。その為、前記PL
L回路をIC（集積回路）化する場合、前記ローパスフィ
ルタ（４）を構成するコンデンサを前記ICに外付しなけ
ればならず、外付部品数や外付ピン数の増加というIC化
にとって好ましくない問題が生じていた。(C) Problems to be Solved by the Invention In the conventional PLL circuit as shown in FIG. 3, an unnecessary component included in the output signal of the phase comparison circuit (3) is removed, and an error signal corresponding to the phase difference is removed. In order to apply only to VCO (2),
The low pass filter (4) was made essential. Therefore, the PL
When the L circuit is integrated into an IC (integrated circuit), a capacitor that constitutes the low-pass filter (4) has to be externally attached to the IC, which is preferable for increasing the number of external components and external pins. There was no problem.
（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、IC化の妨げ
となるローパスフィルタを除去する為に、可変分周回路
と、入力信号及び可変分周回路の第２出力信号を乗算す
る乗算回路と、該乗算回路の出力信号と基準電圧とを比
較する比較回路と、該比較回路の出力信号がＤ入力端子
に、前記可変分周回路の第１出力信号がクロック入力端
子に印加されるＤ−FFとを設け、前記可変分周回路を、
基準周波数信号を計数するカウンタと、前記Ｄ−FFの出
力信号に応じて前記カウンタのリセット信号を発生する
リセット回路と、前記カウンタの計数値を判別し、第１
及び第２出力信号を発生する第１及び第２信号発生回路
とによって構成したことを特徴とする。(D) Means for Solving the Problems The present invention has been made in view of the above-mentioned points, and in order to remove a low-pass filter that hinders IC implementation, a variable frequency divider circuit, an input signal, and a variable frequency divider circuit are provided. A multiplication circuit for multiplying the second output signal of the frequency division circuit, a comparison circuit for comparing the output signal of the multiplication circuit with a reference voltage, and an output signal of the comparison circuit at the D input terminal of the variable frequency division circuit. A first output signal is applied to a clock input terminal, and a variable frequency divider circuit is provided.
A counter for counting a reference frequency signal, a reset circuit for generating a reset signal for the counter in response to an output signal of the D-FF, and a count value for the counter,
And a first and second signal generating circuit for generating a second output signal.
（ホ）作用 本発明に依れば、Ｄ−FFの出力信号により可変分周回路
の分周比を制御する様にしているので、ローパスフィル
タを用いること無くPLL回路を構成出来る。また、カウ
ンタの計数値を判別して、互いに90度位相差を有する第
１及び第２出力信号を発生しているので、PLLのキャプ
チャレンジを狭い状態に確保し得る。(E) Operation According to the present invention, since the frequency division ratio of the variable frequency dividing circuit is controlled by the output signal of the D-FF, the PLL circuit can be constructed without using the low pass filter. Further, since the count value of the counter is discriminated and the first and second output signals having a 90-degree phase difference with each other are generated, the capture range of the PLL can be secured in a narrow state.
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、（５）は
入力信号が印加される入力端子、（６）は所定周波数の
基準信号を発生する発振回路、（７）は該発振回路
（６）の出力信号を分周比n1又はn2で分周し、第１出力
信号及び該第１出力信号から90度移相された第２出力信
号を発生する可変分周回路、（８）は前記入力信号と前
記第２出力信号とを乗算する第１乗算回路、（９）は該
第１乗算回路（８）の出力信号と基準電圧とを比較する
比較回路、（10）はＤ入力端子に前記比較回路（９）の
出力信号が、クロック入力端子に前記可変分周回路
（７）の第１出力信号が印加されるＤ−FF、及び（11）
は入力端子（５）に印加される入力信号と可変分周回路
（７）の第１出力信号とを乗算し、前記入力信号を同期
検波する第２乗算回路である。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention. (5) is an input terminal to which an input signal is applied, (6) is an oscillator circuit for generating a reference signal of a predetermined frequency, (7) divides the output signal of the oscillating circuit (6) by a division ratio n 1 or n 2 to generate a first output signal and a second output signal that is phase-shifted by 90 degrees from the first output signal. A variable frequency divider circuit, (8) a first multiplication circuit for multiplying the input signal by the second output signal, and (9) comparing an output signal of the first multiplication circuit (8) with a reference voltage. The comparator circuit (10) has a D input terminal to which the output signal of the comparator circuit (9) is applied, and a clock input terminal to which the first output signal of the variable frequency divider circuit (7) is applied, D-FF, and (11). )
Is a second multiplication circuit that multiplies the input signal applied to the input terminal (5) and the first output signal of the variable frequency dividing circuit (7) and synchronously detects the input signal.
また、第２図は、可変分周回路（７）の具体回路例を示
す回路図で、発振回路（６）の出力信号（周波数f1）を
計数するカウンタ（12）と、該カウンタ（12）の計数値
を判別する第１乃至第６判別回路（13）乃至（18）と、
Ｄ−FF（10）の出力信号及び第１判別回路（13）の出力
信号が印加されるアンドゲート（19）と、該アンドゲー
ト（19）の出力信号及び第２判別回路（14）の出力信号
が印加されるオアゲート（20）と、第３判別回路（15）
の出力信号によりセットされ、第４判別回路（16）の出
力信号によりリセットされる第1RS−FF（21）と、第５
判別回路（17）の出力信号によりセットされ、第６判別
回路（18）の出力信号によりリセットされる第2RS−FF
（22）とによって構成されている。しかして、Ｄ−FF
（10）の出力制御信号「Ｈ」がアンドゲート（19）に印
加された状態においては、カウンタ（12）がn1の計数を
行なったとき、第１判別回路（13）がそれを判別し、出
力信号を発生する。そして、前記出力信号がアンドゲー
ト（19）及びオアゲート（20）を介してカウンタ（12）
のリセット端子に印加され、前記カウンタ（12）のリセ
ットが行なわれる。従って、前記カウンタ（12）はn1の
計数を行なう度に、リセットされることになる。また、
Ｄ−FF（10）の出力制御信号「Ｌ」がアンドゲート（1
9）に印加された状態においては、該アンドゲート（1
9）が閉状態になり、カウンタ（12）がn2（＞n1）の計
数を行なったとき、第２判別回路（14）がそれを判別
し、出力信号を発生する。そして、前記出力信号がオア
ゲート（20）を介してカウンタ（12）に印加され、前記
カウンタ（12）のリセットが行なわれる。従って、前記
n2の計数を行なう度に、リセットされることになる。FIG. 2 is a circuit diagram showing a concrete circuit example of the variable frequency dividing circuit (7). The counter (12) for counting the output signal (frequency f 1 ) of the oscillation circuit (6) and the counter (12) are shown. The first to sixth discrimination circuits (13) to (18) for discriminating the count value of
An AND gate (19) to which the output signal of the D-FF (10) and the output signal of the first discrimination circuit (13) are applied, the output signal of the AND gate (19) and the output of the second discrimination circuit (14) OR gate (20) to which a signal is applied, and third discrimination circuit (15)
The first RS-FF (21), which is set by the output signal of the fourth discrimination circuit (16) and is reset by the output signal of the fourth discrimination circuit (16),
Second RS-FF set by the output signal of the discrimination circuit (17) and reset by the output signal of the sixth discrimination circuit (18)
(22) consists of Then, D-FF
When the output control signal "H" of (10) is applied to the AND gate (19), the first discriminating circuit (13) discriminates it when the counter (12) counts n 1. , Generate an output signal. Then, the output signal is passed through the AND gate (19) and the OR gate (20) to the counter (12).
Is applied to the reset terminal of the counter (12) to reset the counter (12). Therefore, the counter (12) is reset every time n 1 is counted. Also,
The output control signal "L" of D-FF (10) is AND gate (1
When applied to 9), the AND gate (1
When 9) is closed and the counter (12) counts n 2 (> n 1 ), the second discrimination circuit (14) discriminates it and generates an output signal. Then, the output signal is applied to the counter (12) through the OR gate (20), and the counter (12) is reset. Therefore, the above
It will be reset each time n 2 is counted.
第３判別回路（15）は、カウンタ（12）がリセットされ
た後、該カウンタ（12）の計数値が１になったとき出力
信号を発生する様に設定されており、第４判別回路（1
6）は、カウンタ（12）の計数値がn1/2になったとき出
力信号を発生する様に設定されている。従って、カウン
タ（12）が第１判別回路（13）でリセットされる場合
は、第1RS−FF（21）のＱ出力に、基準周波数信号を1/n
1分周した出力信号が得られる。また、カウンタ（12）
が第２判別回路（14）でリセットされる場合は、第1RS
−FF（21）のＱ出力に、基準周波数を1/n2分周した第１
出力信号が得られる。前記第３及び第４判別回路（15）
及び（16）と第1RS−FF（21）とは、第１信号発生回路
を構成する。The third discriminating circuit (15) is set to generate an output signal when the count value of the counter (12) becomes 1 after the counter (12) is reset, and the fourth discriminating circuit (15) 1
6) is set to generate an output signal when the count value of the counter (12) reaches n 1/2 . Therefore, when the counter (12) is reset by the first determination circuit (13), the reference frequency signal is 1 / n to the Q output of the first RS-FF (21).
The output signal divided by 1 is obtained. Counters (12)
Is reset by the second discriminating circuit (14), the first RS
-FF output (21) Q output with the reference frequency divided by 1 / n 2
An output signal is obtained. The third and fourth discrimination circuits (15)
And (16) and the first RS-FF (21) form a first signal generating circuit.
第５判別回路（17）は、カウンタ（12）の計数値がn1/4
になったとき出力信号を発生し、第６判別回路（18）
は、カウンタの計数値が３n1/4になったとき出力信号を
発生する様に設定されている。従って、第2RS−FF（2
2）のＱ出力には、第1RS−FF（21）の出力信号から90度
移相された第２出力信号が得られる。前記第５判別回路
（17）及び（18）と第2RS−FF（22）とは、第２信号発
生回路を構成する。例えば、n1＝20、n2＝18とすれば、
n1/2＝10、n1/4＝５、３n1/4＝15となり、カウンタ（1
2）の計数値が「１」になったとき、第３判別回路（1
5）の出力信号により第1RS−FF（21）がセットされ、計
数値が「10」になったとき、第４判別回路（16）の出力
信号により第1RS−FF（21）がリセットされ、計数値が
「５」になったとき、第５判別回路（17）の出力信号に
より第2RS−FF（22）がセットされ、係数値が「15」に
なったとき、第６判別回路（18）の出力信号により第2R
S−FF（22）がリセットされる。それ故、第１及び第2RS
−FF（21）及び（22）のＱ出力には、カウンタ（12）が
20計数毎にリセットされる場合は、1/20分周された出力
信号が、18計数毎にリセットされる場合は、1/18分周さ
れた出力信号が得られる。Fifth determination circuit (17) includes a counter (12) count value n 1/4
When it becomes, an output signal is generated, and the sixth discrimination circuit (18)
It is set so as to generate an output signal when the count value of the counter becomes 3n 1/4. Therefore, the second RS-FF (2
At the Q output of 2), the second output signal obtained by shifting the output signal of the first RS-FF (21) by 90 degrees is obtained. The fifth discrimination circuits (17) and (18) and the second RS-FF (22) form a second signal generation circuit. For example, if n 1 = 20 and n 2 = 18,
n 1/2 = 10, n 1/4 = 5,3n 1/4 = 15 , and the counter (1
When the count value of 2) becomes "1", the third discrimination circuit (1
When the first RS-FF (21) is set by the output signal of 5) and the count value becomes "10", the first RS-FF (21) is reset by the output signal of the fourth discrimination circuit (16), When the count value becomes "5", the second RS-FF (22) is set by the output signal of the fifth discrimination circuit (17), and when the coefficient value becomes "15", the sixth discrimination circuit (18) ) Output signal
S-FF (22) is reset. Therefore, the first and second RS
The counter (12) is connected to the Q output of -FF (21) and (22).
When reset every 20 counts, an output signal divided by 1/20 is obtained, and when reset every 18 counts, an output signal divided by 1/18 is obtained.
次に、PLL動作について、第４図及び第５図の特性図を
参照しながら説明する。入力信号（第４図（イ））に対
し、可変分周回路（７）の第２出力信号（第４図
（ロ））の移相が90度以上進んでいる場合、第１乗算回
路（８）の出力信号は第４図（ハ）の如くなり比較回路
（９）の基準電圧を第４図（ハ）の一点鎖線（Vref）の
如く設定すれば、前記比較回路（９）の出力信号は第４
図（ニ）の如くなる。前記第４図（ニ）の信号をＤ−FF
（10）のＤ入力端子に印加するとともに、可変分周回路
（７）の第１出力信号（第４図（ホ））をＤ−FF（10）
のクロック入力端子に印加すれば、Ｄ−FF（10）の出力
信号は第４図（ヘ）の如く「Ｌ」になる。従って、可変
分周回路（７）はＤ−FF（10）からの制御信号「Ｌ」に
より制御され、第２図で説明した如く、前記可変分周回
路（７）の分周比はn2となる。Next, the PLL operation will be described with reference to the characteristic diagrams of FIG. 4 and FIG. When the phase shift of the second output signal (Fig. 4 (b)) of the variable frequency dividing circuit (7) is advanced by 90 degrees or more with respect to the input signal (Fig. 4 (a)), the first multiplication circuit ( The output signal of 8) is as shown in FIG. 4C, and if the reference voltage of the comparison circuit (9) is set as shown by the one-dot chain line (Vref) of FIG. 4C, the output of the comparison circuit (9). Signal is fourth
It becomes as shown in Figure (d). The signal shown in FIG.
It is applied to the D input terminal of (10) and the first output signal (Fig. 4 (e)) of the variable frequency divider (7) is applied to D-FF (10).
When applied to the clock input terminal of, the output signal of D-FF (10) becomes "L" as shown in FIG. Therefore, the variable frequency dividing circuit (7) is controlled by the control signal "L" from the D-FF (10), and the frequency dividing ratio of the variable frequency dividing circuit (7) is n 2 as described with reference to FIG. Becomes
一方、入力信号（第５図（イ））に対し、可変分周回路
（７）の第２出力信号（第５図（ロ））の位相が90度よ
りも遅れている場合は、第１乗算回路（８）の出力信号
は第５図（ハ）の如くなり、比較回路（９）の基準電圧
を一点鎖線（Vref）の如く設定すれば、前記比較回路
（９）の出力信号は第５図（ニ）の如くなる。前記第５
図（ニ）の信号をＤ−FF（10）のＤ入力端子に印加する
とともに、可変分周回路（７）の第１出力信号（第５図
（ホ））をＤ−FF（10）のクロック入力端子に印加すれ
ば、Ｄ−FF（10）の出力信号は第５図（ヘ）の如く
「Ｈ」になる。従って、可変分周回路（７）はＤ−FF
（10）からの制御信号「Ｈ」により制御され、前記可変
分周回路（７）の分周比はn1となる。On the other hand, when the phase of the second output signal (Fig. 5 (b)) of the variable frequency dividing circuit (7) is behind the input signal (Fig. 5 (a)) by more than 90 degrees, the first The output signal of the multiplication circuit (8) is as shown in FIG. 5 (c), and if the reference voltage of the comparison circuit (9) is set as shown by the alternate long and short dash line (Vref), the output signal of the comparison circuit (9) becomes It becomes as shown in FIG. The fifth
While applying the signal of Figure (d) to the D input terminal of the D-FF (10), the first output signal (Fig. 5 (e)) of the variable frequency divider (7) is applied to the D-FF (10). When applied to the clock input terminal, the output signal of D-FF (10) becomes "H" as shown in FIG. Therefore, the variable frequency divider (7) is D-FF
Controlled by the control signal “H” from (10), the frequency division ratio of the variable frequency dividing circuit (7) becomes n 1 .
上述の如く、入力信号に対し可変分周回路（７）の第２
出力信号の位相が90度以上進んだ場合は、Ｄ−FF（10）
の出力制御信号「Ｌ」に応じて可変分周回路（７）の分
周比がn2となり、可変分周回路（７）の出力信号が徐々
に遅れ、それに応じて可変分周回路（７）の第１及び第
２出力信号の位相が遅れる。その結果、入力信号と可変
分周回路（７）の第２出力信号とは、90度位相差を持っ
て同期する様になり、前記入力信号と可変分周回路
（７）の第１出力信号との位相が等しくなる。また、入
力信号に対し可変分周回路（７）の第２出力信号の位相
が90度よりも遅れた場合は、Ｄ−FF（10）の出力制御信
号「Ｈ」に応じて可変分周回路（７）の分周比がn1とな
り、可変分周回路（７）の出力信号が徐々に進み、それ
に応じて可変分周回路（７）の第１及び第２出力信号の
位相が進む。その結果、入力信号と可変分周回路（７）
の第１出力信号との位相が等しくなる。As described above, the second frequency of the variable frequency dividing circuit (7) is adjusted for the input signal.
If the phase of the output signal is advanced by 90 degrees or more, D-FF (10)
The frequency division ratio of the variable frequency dividing circuit (7) becomes n 2 according to the output control signal "L" of the variable frequency dividing circuit (7), and the output signal of the variable frequency dividing circuit (7) is gradually delayed. ), The phase of the first and second output signals is delayed. As a result, the input signal and the second output signal of the variable frequency dividing circuit (7) are synchronized with a 90-degree phase difference, and the input signal and the first output signal of the variable frequency dividing circuit (7) are synchronized. And become the same phase. Further, when the phase of the second output signal of the variable frequency dividing circuit (7) is delayed from 90 degrees with respect to the input signal, the variable frequency dividing circuit according to the output control signal “H” of the D-FF (10). The frequency division ratio of (7) becomes n 1 , the output signal of the variable frequency divider circuit (7) gradually advances, and the phases of the first and second output signals of the variable frequency divider circuit (7) advance accordingly. As a result, the input signal and the variable frequency divider (7)
Becomes equal in phase to the first output signal of.
PLL回路がロックした状態においては、第４図の状態及
び第５図の状態が交互に発生し、可変分周回路（７）の
第１出力信号の１サイクル毎にＤ−FF（10）の出力信号
が反転する。その為、可変分周回路（７）は1/n1分周と
1/n2分周とを交互に繰り返す。その場合、可変分周回路
（７）の分周比n1及びn2の値を近似させれば、PLL回路
のロック時における安定度を増大させることが出来る。
また、前記分周比n1及びn2の値を大きく相違させれば、
PLL回路の引き込み時間を短縮させることが出来る。In the locked state of the PLL circuit, the states of FIG. 4 and FIG. 5 occur alternately, and the D-FF (10) of the first output signal of the variable frequency divider (7) is cycled every 1 cycle. The output signal is inverted. Therefore, the variable frequency divider (7) divides by 1 / n 1
1 / n 2 division is repeated alternately. In that case, by approximating the values of the frequency division ratios n 1 and n 2 of the variable frequency divider circuit (7), the stability of the PLL circuit when locked can be increased.
Further, if the values of the frequency division ratios n 1 and n 2 are greatly different,
The pull-in time of the PLL circuit can be shortened.
尚、PLL回路がキャプチャレンジの中心以外でロックし
た場合には、1/n1分周と1/n2分周が必ずしも交互に生じ
ず、ある比率で切換えが行なわれる。When the PLL circuit locks at a position other than the center of the capture range, 1 / n 1 division and 1 / n 2 division do not always occur alternately, and switching is performed at a certain ratio.
PLL回路がロック状態にあれば、入力信号の位相と可変
分周回路（７）の第１出力信号の位相が等しくなる。そ
の為、同期検波回路として動作する第２乗算回路（11）
を用い、入力信号を前記第１出力信号により同期検波す
れば、出力端子（23）に前記入力信号の存在を示す出力
信号を発生させることが出来る。When the PLL circuit is in the locked state, the phase of the input signal and the phase of the first output signal of the variable frequency dividing circuit (7) become equal. Therefore, the second multiplication circuit (11) that operates as a synchronous detection circuit
If the input signal is synchronously detected by the first output signal by using, an output signal indicating the presence of the input signal can be generated at the output terminal (23).
尚、第１乗算回路（８）は、従来周知のダブルバランス
型乗算回路であり、正逆入力信号と可変分周回路（７）
から得られる正逆の第２出力信号を用いて、第４図
（ハ）及び第５図（ハ）の如き出力信号を発生させるも
のである。The first multiplication circuit (8) is a conventionally well-known double balance type multiplication circuit, and has a forward / reverse input signal and a variable frequency dividing circuit (7).
The output signals as shown in FIGS. 4C and 5C are generated by using the forward and reverse second output signals obtained from FIG.
（ト）発明の効果 以上述べた如く、本発明に依れば、ローパスフィルタを
用いる必要の無いPLL回路を提供出来る。その為、IC化
に際して、外付部品数や外付ピン数の削減を計ることが
出来る。また、本発明に依れば、可変分周回路をカウン
タとリセット回路と第１及び第２信号発生回路とを用い
て構成し、固定分周回路を用いること無く90度位相差の
第１及び第２出力信号を発生させているので、固定分周
回路を用いる場合に比べ、キャプチャレンジが1/4に狭
くなり、PLL回路の安定度を高めることが出来る。(G) Effect of the Invention As described above, according to the present invention, it is possible to provide a PLL circuit that does not need to use a low-pass filter. Therefore, the number of external parts and the number of external pins can be reduced when integrated into an IC. Further, according to the present invention, the variable frequency dividing circuit is configured by using the counter, the reset circuit, and the first and second signal generating circuits, and the first and second signals having the 90-degree phase difference are used without using the fixed frequency dividing circuit. Since the second output signal is generated, the capture range is narrowed to 1/4 as compared with the case where the fixed frequency dividing circuit is used, and the stability of the PLL circuit can be increased.
第１図は、本発明の一実施例を示す回路図、第２図はそ
の可変分周回路の具体例を示す回路図、第３図は従来の
PLL回路を示す回路図、第４図（イ）乃至（ヘ）及び第
５図（イ）乃至（ヘ）は、本発明の説明に供する為の特
性図である。 （７）…可変分周回路、（８）…第１乗算回路、（９）
…比較回路、（10）…Ｄ−FF、（12）…カウンタ、（1
3）乃至（18）…判別回路、（21）（22）…RS−FF。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a concrete example of the variable frequency dividing circuit, and FIG.
Circuit diagrams showing a PLL circuit, FIGS. 4 (a) to (f) and FIGS. 5 (a) to (f) are characteristic diagrams for explaining the present invention. (7) ... Variable frequency divider circuit, (8) ... First multiplication circuit, (9)
… Comparison circuit, (10)… D-FF, (12)… Counter, (1
3) to (18) ... discrimination circuit, (21) (22) ... RS-FF.
Claims (1)
波数信号を可変分周し、第１出力信号及び該第１出力信
号から90度移相された第２出力信号を発生する可変分周
回路と、前記入力信号と前記第２出力信号とを乗算する
乗算回路と、該乗算回路の出力信号と基準電圧とを比較
する比較回路と、Ｄ入力端子に前記比較回路の出力信号
が印加されるとともに、クロック入力端子に前記可変分
周回路の第１出力信号が印加されるＤ−FFとを備え、前
記可変分周回路は、前記基準周波数信号を計数するカウ
ンタと、前記Ｄ−FFの出力信号に応じて前記カウンタの
リセット信号を発生するリセット回路と、前記カウンタ
の計数値が第１の所定値になったことを判別し、前記第
１出力信号を発生する第１信号発生回路と、前記カウン
タの計数値が第２の所定値になったことを判別し、前記
第２出力信号を発生する第２信号発生回路によって構成
されていることを特徴とするPLL回路。1. An input terminal to which an input signal is applied, and a variable frequency divider that variably divides a reference frequency signal to generate a first output signal and a second output signal that is phase-shifted by 90 degrees from the first output signal. A frequency divider circuit, a multiplier circuit for multiplying the input signal by the second output signal, a comparator circuit for comparing the output signal of the multiplier circuit with a reference voltage, and an output signal of the comparator circuit applied to a D input terminal. And a D-FF to which the first output signal of the variable frequency dividing circuit is applied to a clock input terminal, wherein the variable frequency dividing circuit counts the reference frequency signal, and the D-FF. Circuit for generating a reset signal for the counter according to the output signal of the counter, and a first signal generating circuit for determining that the count value of the counter has reached a first predetermined value and generating the first output signal. And the count value of the counter is the second PLL circuit determines that became value, characterized in that it is constituted by the second signal generating circuit for generating a second output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292432A JPH0748658B2 (en) | 1987-11-19 | 1987-11-19 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292432A JPH0748658B2 (en) | 1987-11-19 | 1987-11-19 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133419A JPH01133419A (en) | 1989-05-25 |
| JPH0748658B2 true JPH0748658B2 (en) | 1995-05-24 |
Family
ID=17781715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292432A Expired - Lifetime JPH0748658B2 (en) | 1987-11-19 | 1987-11-19 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748658B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444445A (en) * | 1990-06-11 | 1992-02-14 | Sanyo Electric Co Ltd | Information recording/retrieving device |
-
1987
- 1987-11-19 JP JP62292432A patent/JPH0748658B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133419A (en) | 1989-05-25 |
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|---|---|---|---|
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