JPH0748657B2 - PLL circuit - Google Patents
PLL circuitInfo
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- JPH0748657B2 JPH0748657B2 JP62292430A JP29243087A JPH0748657B2 JP H0748657 B2 JPH0748657 B2 JP H0748657B2 JP 62292430 A JP62292430 A JP 62292430A JP 29243087 A JP29243087 A JP 29243087A JP H0748657 B2 JPH0748657 B2 JP H0748657B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力信号に同期した出力信号を発生する為の
PLL回路に関するもので、特にローパスフィルタを用い
ること無く入力信号に同期した出力信号を発生し得るPL
L回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention is for producing an output signal synchronized with an input signal.
A PLL circuit, which can generate an output signal synchronized with an input signal without using a low-pass filter
Regarding the L circuit.
（ロ）従来の技術 入力信号に同期した出力信号を発生する技術として、PL
L回路が多用されている。前記PLL回路は、第３図に示す
如く、入力端子（１）に印加される入力信号とVCO
（２）の出力信号との位相を比較する位相比較回路
（３）、及び該位相比較回路（３）の出力誤差信号を通
過させるローパスフィルタ（４）を備えており、該ロー
パスフィルタ（４）の出力信号を用いてVCO（２）の発
振周波数を制御せんとするものである。前記PLL回路
は、例えば特開昭57−7635号公報に記載されている。(B) Conventional technology PL technology is used to generate an output signal synchronized with an input signal.
The L circuit is frequently used. As shown in FIG. 3, the PLL circuit has a VCO and an input signal applied to an input terminal (1).
The phase comparison circuit (3) for comparing the phase with the output signal of (2), and the low pass filter (4) for passing the output error signal of the phase comparison circuit (3) are provided, and the low pass filter (4) The output signal of is used to control the oscillation frequency of the VCO (2). The PLL circuit is described in, for example, Japanese Patent Application Laid-Open No. 57-7635.
（ハ）発明が解決しようとする問題点 第３図に示される如き従来のPLL回路は、位相比較回路
（３）の出力信号中に含まれる不要成分を除去し、位相
差に応じた誤差信号のみをVCO（２）に印加する為に、
ローパスフィルタ（４）を必須とした。その為、前記PL
L回路をIC（集積回路）化する場合、前記ローパスフィ
ルタ（４）を構成するコンデンサを前記ICに外付しなけ
ればならず、外付部品数や外付ピン数の増加というIC化
にとって好ましくない問題が生じていた。(C) Problems to be Solved by the Invention In the conventional PLL circuit as shown in FIG. 3, an unnecessary component included in the output signal of the phase comparison circuit (3) is removed, and an error signal corresponding to the phase difference is removed. In order to apply only to VCO (2),
The low pass filter (4) was made essential. Therefore, the PL
When the L circuit is integrated into an IC (integrated circuit), a capacitor that constitutes the low-pass filter (4) has to be externally attached to the IC, which is preferable for increasing the number of external components and external pins. There was no problem.
（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、IC化の妨げ
となるローパスフィルタを除去する為、可変分周回路
と、入力信号と前記可変分周回路の第２出力信号とを乗
算する乗算回路と、該乗算回路の出力信号と基準電圧と
を比較する比較回路と、Ｄ入力端子に該比較回路の出力
信号が、クロック入力端子に前記可変分周回路の第１入
力信号がそれぞれ印加されるＤ−FFとを設け、更に、PL
L回路のロック状態を検出するロック検出回路を設け、
前記Ｄ−FF及びロック検出回路の出力信号を可変分周回
路に印加する点を特徴とする。(D) Means for Solving the Problems The present invention has been made in view of the above points, and in order to remove a low-pass filter that hinders IC implementation, a variable frequency divider circuit, an input signal, and the variable A multiplication circuit that multiplies the second output signal of the frequency divider circuit, a comparison circuit that compares the output signal of the multiplication circuit with a reference voltage, an output signal of the comparison circuit at the D input terminal, and a clock input terminal at the output signal of the comparison circuit. A D-FF to which each of the first input signals of the variable frequency divider is applied is provided.
Providing a lock detection circuit that detects the locked state of the L circuit,
It is characterized in that the output signals of the D-FF and the lock detection circuit are applied to the variable frequency dividing circuit.
（ホ）作用 本発明に依れば、Ｄ−FFの出力信号を可変分周回路に印
加して分周比を可変しているので、ローパスフィルタを
用いること無く、PLL回路を構成することが出来る。ま
た、ロック検出回路の出力信号を可変分周回路に印加し
てキャプチャレンジを変化させているので、引き込み時
にはキャプチャレンジを広くして引き込み時間を短縮出
来、ロック時にはキャプチャレンジを狭くして安定度を
高めている。(E) Operation According to the present invention, since the output signal of the D-FF is applied to the variable frequency dividing circuit to change the frequency dividing ratio, the PLL circuit can be configured without using the low pass filter. I can. Also, since the output signal of the lock detection circuit is applied to the variable frequency divider circuit to change the capture range, the capture range can be widened to shorten the pull-in time when pulling in, and the capture range can be narrowed to stabilize when locking. Is increasing.
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、（５）は
入力信号が印加される入力端子、（６）は所定周波数
（f1）の基準信号を発生する発振回路、（７）は該発振
回路（６）の出力信号を分周する可変分周回路、（８）
は該可変分周回路（７）の出力信号を分周して第１出力
信号及び該第１出力信号から90度移相された第２出力信
号を発生する固定分周回路、（９）は前記入力信号と前
記第２出力信号とを乗算する第１乗算回路、（10）は該
第１乗算回路（９）の出力信号と基準電圧とを比較する
比較回路、（11）はＤ入力端子に前記比較回路（10）の
出力信号が印加され、クロック入力端子に前記固定分周
回路（８）の第１出力信号が印加されるＤ−FF、（12）
は入力端子（５）に印加される入力信号と固定分周回路
（８）の第１出力信号とを乗算し、前記入力信号を同期
検波する第２乗算回路、及び（13）はPLL回路のロック
状態を検出するロック検出回路である。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention. (5) is an input terminal to which an input signal is applied, and (6) is a reference signal of a predetermined frequency (f 1 ). An oscillator circuit, (7) is a variable frequency divider circuit for dividing the output signal of the oscillator circuit (6), (8)
Is a fixed frequency dividing circuit that divides the output signal of the variable frequency dividing circuit (7) to generate a first output signal and a second output signal that is phase-shifted by 90 degrees from the first output signal, and (9) is A first multiplication circuit for multiplying the input signal by the second output signal, (10) a comparison circuit for comparing the output signal of the first multiplication circuit (9) with a reference voltage, and (11) a D input terminal. To the output signal of the comparison circuit (10) and the first output signal of the fixed frequency dividing circuit (8) is applied to the clock input terminal of D-FF, (12)
Is a second multiplication circuit for multiplying the input signal applied to the input terminal (5) by the first output signal of the fixed frequency dividing circuit (8), and synchronously detecting the input signal, and (13) is a PLL circuit. It is a lock detection circuit that detects a lock state.
また、第２図は、可変分周回路（７）の具体回路例を示
すもので、発振回路（６）の出力信号を計数するカウン
タ（14）と、該カウンタ（14）の計数値を判別する第１
乃至第４判別回路（15）乃至（18）と、Ｄ−FF（11）の
出力信号が印加される第１制御端子（19）と、ロック検
出回路（13）の出力信号が印加される第２制御端子（2
0）と、前記第１及び第２制御端子（19）及び（20）の
信号状態に応じてカウンタ（14）のリセット信号を発生
する第１乃至第４アンドゲート（21）乃至（24）及び第
１乃至第３オアゲート（25）乃至（27）とによって構成
される。しかして、PLL回路の引き込み動作時において
は、非ロック状態である為、第２制御端子（20）に
「Ｌ」の制御信号が印加され、第３アンドゲート（23）
が閉、第４アンドゲート（24）が開の状態になる。その
状態で、第１制御端子（19）に「Ｈ」の制御信号が印加
されれば、カウンタ（14）がn1の計数を行なったとき、
第１判別回路（15）から出力信号が発生し、該出力信号
が第１アンドゲート（21）、第１オアゲート（25）、第
４アンドゲート（24）及び第３オアゲート（27）を介し
てカウンタ（14）にリセット信号として印加される。そ
の結果、第３オアゲート（27）の出力端に、f1／n1の周
波数を有する出力信号が発生する。一方、第１制御端子
（19）に「Ｌ」の制御信号が印加されれば、第１アンド
ゲート（21）が閉になり、カウンタ（14）がn2（＞n1）
の計数を行なったとき、第２判別回路（16）から出力信
号が発生し、該出力信号が第１オアゲート（25）、第４
アンドゲート（24）及び第３オアゲート（27）を介して
カウンタ（14）にリセット信号として印加される。その
結果、第３オアゲート（27）の出力端に、f1／n2の周波
数を有する出力信号が発生する。FIG. 2 shows a concrete circuit example of the variable frequency dividing circuit (7). The counter (14) for counting the output signal of the oscillation circuit (6) and the count value of the counter (14) are discriminated. First to do
To fourth determination circuits (15) to (18), the first control terminal (19) to which the output signal of the D-FF (11) is applied, and the output signal of the lock detection circuit (13) to 2 control terminals (2
0) and first to fourth AND gates (21) to (24), which generate a reset signal of the counter (14) according to the signal states of the first and second control terminals (19) and (20). It is composed of first to third OR gates (25) to (27). Since the PLL circuit is in the unlocked state during the pull-in operation, the control signal of "L" is applied to the second control terminal (20), and the third AND gate (23)
Is closed and the fourth AND gate (24) is open. In that state, if the control signal of "H" is applied to the first control terminal (19), when the counter (14) counts n 1 ,
An output signal is generated from the first determination circuit (15) and the output signal is passed through the first AND gate (21), the first OR gate (25), the fourth AND gate (24) and the third OR gate (27). It is applied as a reset signal to the counter (14). As a result, an output signal having a frequency of f 1 / n 1 is generated at the output terminal of the third OR gate (27). On the other hand, when the control signal of "L" is applied to the first control terminal (19), the first AND gate (21) is closed and the counter (14) is n 2 (> n 1 ).
, The output signal is generated from the second discrimination circuit (16), and the output signal is generated by the first OR gate (25) and the fourth
It is applied as a reset signal to the counter (14) through the AND gate (24) and the third OR gate (27). As a result, an output signal having a frequency of f 1 / n 2 is generated at the output terminal of the third OR gate (27).
PLL回路がロック状態になると、第２制御端子（20）に
「Ｈ」の制御信号が印加され、第３アンドゲート（23）
が開、第４アンドゲート（24）が閉の状態になる。その
状態で第１制御端子（19）に「Ｈ」の制御信号が印加さ
れれば、カウンタ（14）がn3（n1＜n3＜n2）の計数を行
なったとき、第３判別回路（17）から出力信号が発生
し、該出力信号が第２アンドゲート（22）、第２オアゲ
ート（26）、第３アンドゲート（23）及び第３オアゲー
ト（27）を介してカウンタ（14）にリセット信号として
印加される。その結果、第３オアゲート（27）の出力端
に、f1／n3の周波数を有する出力信号が発生する。一
方、第１制御端子（19）に「Ｌ」の出力信号が印加され
れば、第２アンドゲート（22）が閉になり、カウンタ
（14）がn4（n3＜n4＜n2）の計数を行なったとき、第４
判別回路（18）から出力信号が発生し、第２オアゲート
（26）、第３アンドゲート（23）及び第３オアゲート
（27）を介してカウンタ（14）にリセット信号として印
加される。その結果、第３オアゲート（27）の出力端に
f1／n4の周波数を有する出力信号が発生する。When the PLL circuit is locked, the control signal of "H" is applied to the second control terminal (20), and the third AND gate (23)
Is opened and the fourth AND gate (24) is closed. If the control signal of "H" is applied to the first control terminal (19) in that state, the third determination is made when the counter (14) counts n 3 (n 1 <n 3 <n 2 ). An output signal is generated from the circuit (17) and the output signal is passed through the second AND gate (22), the second OR gate (26), the third AND gate (23) and the third OR gate (27). ) As a reset signal. As a result, an output signal having a frequency of f 1 / n 3 is generated at the output terminal of the third OR gate (27). On the other hand, when the output signal of "L" is applied to the first control terminal (19), the second AND gate (22) is closed and the counter (14) is n 4 (n 3 <n 4 <n 2 ), The fourth
An output signal is generated from the discrimination circuit (18) and applied as a reset signal to the counter (14) through the second OR gate (26), the third AND gate (23) and the third OR gate (27). As a result, the output end of the third OR gate (27)
An output signal with a frequency of f 1 / n 4 is generated.
次にPLL動作について、第４図及び第５図の特性図を参
照しながら説明する。入力信号（第４図（イ））に対
し、固定分周回路（８）の第２出力信号（第４図
（ロ））の移相が90度以上進んでいる場合、第１乗算回
路（９）の出力信号は第４図（ハ）の如くなり、比較回
路（10）の基準電圧を第４図（ハ）の一点鎖線（Vref）
の如く設定すれば、前記比較回路（10）の出力信号は第
４図（ニ）の如くなる。前記第４図（ニ）の信号をＤ−
FF（11）のＤ入力端子に印加するとともに、固定分周回
路（８）の第１出力信号（第４図（ホ））をＤ−FF（1
1）のクロック入力端子に印加すれば、Ｄ−FF（11）の
出力信号は第４図（ヘ）の如く「Ｌ」になる。従って、
可変分周回路（７）はＤ−FF（11）からの制御信号
「Ｌ」により制御され、第２図で説明した如く、前記可
変分周回路（７）の分周比はn2となる。Next, the PLL operation will be described with reference to the characteristic diagrams of FIGS. 4 and 5. When the phase shift of the second output signal (Fig. 4 (b)) of the fixed frequency dividing circuit (8) is advanced by 90 degrees or more with respect to the input signal (Fig. 4 (a)), the first multiplication circuit ( The output signal of 9) is as shown in FIG. 4C, and the reference voltage of the comparison circuit (10) is the one-dot chain line (Vref) of FIG. 4C.
By setting as described above, the output signal of the comparison circuit (10) becomes as shown in FIG. The signal shown in FIG.
It is applied to the D input terminal of FF (11) and the first output signal (Fig. 4 (e)) of the fixed frequency divider (8) is applied to D-FF (1
When applied to the clock input terminal of 1), the output signal of D-FF (11) becomes "L" as shown in FIG. Therefore,
The variable frequency dividing circuit (7) is controlled by the control signal "L" from the D-FF (11), and the frequency dividing ratio of the variable frequency dividing circuit (7) is n 2 as described with reference to FIG. .
一方、入力信号（第５図（イ））に対し、固定分周回路
（８）の第２出力信号（第５図（ロ））の位相が90度よ
りも遅れている場合は、第１乗算回路（９）の出力信号
は第５図（ハ）の如くなり、比較回路（10）の基準電圧
を一点鎖線（Verf）の如く設定すれば、前記比較回路
（10）の出力信号は第５図（ニ）の如くなる。前記第５
図（ニ）の信号をＤ−FF（11）のＤ入力端子に印加する
とともに、固定分周回路（８）の第１出力信号（第５図
（ホ））をＤ−FF（11）のクロック入力端子に印加すれ
ば、Ｄ−FF（11）の出力信号は第５図（ヘ）の如く
「Ｈ」になる。従って、可変分周回路（７）はＤ−FF
（11）からの制御信号「Ｈ」により制御され、前記可変
分周回路（７）の分周比はn1となる。On the other hand, when the phase of the second output signal (FIG. 5 (b)) of the fixed frequency dividing circuit (8) is behind the input signal (FIG. 5 (a)) by more than 90 degrees, the first The output signal of the multiplication circuit (9) is as shown in FIG. 5 (c). If the reference voltage of the comparison circuit (10) is set as shown by the alternate long and short dash line (Verf), the output signal of the comparison circuit (10) will be as shown in FIG. It becomes as shown in FIG. The fifth
While applying the signal shown in Fig. (D) to the D input terminal of D-FF (11), the first output signal (Fig. 5 (e)) of the fixed frequency dividing circuit (8) is applied to D-FF (11). When applied to the clock input terminal, the output signal of D-FF (11) becomes "H" as shown in FIG. Therefore, the variable frequency divider (7) is D-FF
Controlled by the control signal "H" from (11), the frequency division ratio of the variable frequency dividing circuit (7) becomes n 1 .
上述の如く、入力信号に対し、固定分周回路（８）の第
２出力信号の位相が90度以上進んだ場合は、Ｄ−FF（1
1）の出力制御信号「Ｌ」に応じて可変分周回路（７）
の分周比がn2となり、可変分周回路（７）の出力信号が
徐々に遅れ、それに応じて固定分周回路（８）の第１及
び第２出力信号の位相が遅れる。その結果、入力信号と
固定分周回路（８）の第２出力信号とは、90度位相差を
持って同期する様になり、前記入力信号と固定分周回路
（８）の第１出力信号との位相が等しくなる。また、入
力信号に対し固定分周回路（８）の第２出力信号の位相
が90度以上遅れた場合は、Ｄ−FF（11）の出力制御信号
「Ｈ」に応じて可変分周回路（７）の分周比がn1とな
り、可変分周回路（７）の出力信号が徐々に進み、それ
に応じて固定分周回路（８）の第１及び第２出力信号の
位相が進む。その結果、入力信号と固定分周回路（８）
の第１出力信号との位相が等しくなる。As described above, when the phase of the second output signal of the fixed frequency dividing circuit (8) advances by 90 degrees or more with respect to the input signal, D-FF (1
Variable divider circuit (7) according to the output control signal "L" of 1)
The frequency division ratio becomes n 2 , the output signal of the variable frequency divider circuit (7) is gradually delayed, and accordingly the phases of the first and second output signals of the fixed frequency divider circuit (8) are delayed. As a result, the input signal and the second output signal of the fixed frequency dividing circuit (8) are synchronized with each other with a 90-degree phase difference, and the input signal and the first output signal of the fixed frequency dividing circuit (8) are synchronized. And become the same phase. Further, when the phase of the second output signal of the fixed frequency dividing circuit (8) is delayed by 90 degrees or more with respect to the input signal, the variable frequency dividing circuit (in accordance with the output control signal "H" of the D-FF (11) ( The frequency dividing ratio of 7) becomes n 1 , the output signal of the variable frequency dividing circuit (7) gradually advances, and the phases of the first and second output signals of the fixed frequency dividing circuit (8) advance accordingly. As a result, the input signal and the fixed frequency divider (8)
Becomes equal in phase to the first output signal of.
PLL回路がロックすると、入力信号の位相と固定分周回
路（８）の第１出力信号の位相が等しくなる。その為、
第２乗算回路（12）において前記入力信号が同期検波さ
れ、出力端子（28）に前記入力信号の存在を示す出力信
号が発生する。前記出力信号は、ロック検出回路（13）
で検出され、ロック信号として可変分周回路（７）に印
加される。その結果、可変分周回路（７）の状態に切り
換わり、該可変分周回路（７）が第３及び第４判別回路
（17）及び（18）に応じた分周比n3及びn4で発振回路
（６）の基準周波数信号を分周する様になる。When the PLL circuit is locked, the phase of the input signal and the phase of the first output signal of the fixed frequency dividing circuit (8) become equal. For that reason,
The input signal is synchronously detected in the second multiplication circuit (12), and an output signal indicating the presence of the input signal is generated at the output terminal (28). The output signal is a lock detection circuit (13).
And is applied to the variable frequency dividing circuit (7) as a lock signal. As a result, the state of the variable frequency dividing circuit (7) is switched to, and the variable frequency dividing circuit (7) changes the frequency division ratios n 3 and n 4 according to the third and fourth discriminating circuits (17) and (18). Then, the reference frequency signal of the oscillator circuit (6) is divided.
非ロック状態における可変分周回路（７）の分周比n1及
びn2と、ロック状態における可変分周回路（７）と分周
比n3及びn4とは、n1＜n3＜n4＜n2の関係に設定されてい
る。その為、非ロック時には、キャプチャレンジを広く
してPLL回路の引込時間の短縮を計ることが出来る。ま
た、ロック時には、キャプチャレンジを狭くし、PLL回
路の安定度を高めることが出来る。それ故、本発明に依
れば、ロック時及び非ロック時ともに、特性的に優れた
PLL回路を提供出来る。The frequency dividing ratios n 1 and n 2 of the variable frequency dividing circuit (7) in the unlocked state and the variable frequency dividing circuit (7) and the frequency dividing ratios n 3 and n 4 in the locked state are n 1 <n 3 < The relationship is set to n 4 <n 2 . Therefore, when unlocked, the capture range can be widened to shorten the pull-in time of the PLL circuit. Also, when locked, the capture range can be narrowed and the stability of the PLL circuit can be increased. Therefore, according to the present invention, the characteristics are excellent both when locked and when not locked.
A PLL circuit can be provided.
尚、第１乗算回路（９）は、従来周知のダブルバランス
型乗算回路であり、正逆入力信号と固定分周回路（８）
から得られる正逆の第２出力信号を用いて、第４図
（ハ）及び第５図（ハ）の如き出力信号を発生させるも
のである。The first multiplication circuit (9) is a well-known double balance type multiplication circuit, and has a forward / reverse input signal and a fixed frequency dividing circuit (8).
The output signals as shown in FIGS. 4C and 5C are generated by using the forward and reverse second output signals obtained from FIG.
（ト）発明の効果 以上述べた如く、本発明に依れば、ローパスフィルタを
用いる必要の無いPLL回路を提供出来る。その為、IC化
に際して、外付部品数や外付ピン数の削減を計ることが
出来る。また、本発明に依れば、Ｄ−FFを用い、そのク
ロック入力端子に、固定分周回路の第１出力信号を印加
しているので、位相比較動作と等しい周期で可変分周回
路を制御することが出来、PLL回路の精度を向上させる
ことが出来る。更に本発明に依れば、ロック状態を検出
して可変分周回路の分周比を変更しているので、引込速
度を早めることが出来るとともに、ロック時の安定度を
確保することが出来る。(G) Effect of the Invention As described above, according to the present invention, it is possible to provide a PLL circuit that does not need to use a low-pass filter. Therefore, the number of external parts and the number of external pins can be reduced when integrated into an IC. Further, according to the present invention, since the D-FF is used and the first output signal of the fixed frequency dividing circuit is applied to its clock input terminal, the variable frequency dividing circuit is controlled at the same period as the phase comparison operation. It is possible to improve the accuracy of the PLL circuit. Further, according to the present invention, since the lock state is detected and the frequency division ratio of the variable frequency dividing circuit is changed, the pulling speed can be increased and the stability at the time of locking can be secured.
第１図は、本発明の一実施例を示す回路図、第２図はそ
の可変分周回路の具体例を示す回路図、第３図は従来の
PLL回路を示す回路図、第４図（イ）乃至（ヘ）及び第
５図（イ）乃至（ヘ）は、本発明の説明に供する為の特
性図である。 （７）…可変分周回路、（８）…固定分周回路、（９）
…第１乗算回路、（10）…比較回路、（11）…Ｄ−FF、
（15），（16），（17），（18）…判別回路。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a concrete example of the variable frequency dividing circuit, and FIG.
Circuit diagrams showing a PLL circuit, FIGS. 4 (a) to (f) and FIGS. 5 (a) to (f) are characteristic diagrams for explaining the present invention. (7) ... Variable frequency divider, (8) ... Fixed frequency divider, (9)
... first multiplication circuit, (10) ... comparison circuit, (11) ... D-FF,
(15), (16), (17), (18) ... Discrimination circuit.
Claims (1)
波数信号を可変分周し、第１出力信号及び該第１出力信
号から90度移相された第２出力信号を発生する分周回路
と、前記入力信号と前記第２出力信号とを乗算する第１
乗算回路と、該第１乗算回路の出力信号と基準電圧とを
比較する比較回路と、Ｄ入力端子に前記比較回路の出力
信号が、クロック入力端子に前記第１出力信号がそれぞ
れ印加されるＤ−FFと、前記入力信号と前記第１又は第
２出力信号とを乗算して出力信号を発生する第２乗算回
路と、該第２乗算回路の出力信号レベルを検出すること
によりロック状態を検出するロック検出回路とを備え、
前記分周回路は、前記基準周波数信号を計数するカウン
タと、該カウンタの計数値がn1になったことを判別し出
力信号を発生する第１判別回路と、前記カウンタの計数
値がn2になったことを判別し出力信号を発生する第２判
別回路と、前記カウンタの計数値がn3になったことを判
別し出力信号を発生する第３判別回路と、前記カウンタ
の計数値がn4になったことを判別し出力信号を発生する
第４判別回路と、前記Ｄ−FFの出力信号及び前記ロック
検出回路の出力信号に応じて前記第１乃至第４判別回路
の出力信号を選択し、前記カウンタをリセットするリセ
ット回路とによって構成されることを特徴とするPLL回
路。（但し、n1＜n3＜n4＜n2）1. An input terminal to which an input signal is applied and a reference frequency signal are variably frequency-divided to generate a first output signal and a second output signal that is phase-shifted by 90 degrees from the first output signal. A circuit and a first for multiplying the input signal and the second output signal
A multiplication circuit, a comparison circuit that compares the output signal of the first multiplication circuit with a reference voltage, an output signal of the comparison circuit is applied to the D input terminal, and the first output signal is applied to the clock input terminal of D. -FF, a second multiplication circuit that multiplies the input signal and the first or second output signal to generate an output signal, and detects a lock state by detecting the output signal level of the second multiplication circuit And a lock detection circuit for
The frequency dividing circuit includes a counter that counts the reference frequency signal, a first determination circuit that determines that the count value of the counter has reached n 1 and generates an output signal, and a count value of the counter that is n 2 The second discriminating circuit which discriminates that the output signal is generated and the third discriminating circuit which discriminates that the count value of the counter has reached n 3 and which outputs the output signal; a fourth discriminating circuit for discriminating that n 4 has been reached and generating an output signal, and outputting the output signals of the first to fourth discriminating circuits according to the output signal of the D-FF and the output signal of the lock detecting circuit. A PLL circuit comprising a reset circuit for selecting and resetting the counter. (However, n 1 <n 3 <n 4 <n 2 )
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292430A JPH0748657B2 (en) | 1987-11-19 | 1987-11-19 | PLL circuit |
| EP88119036A EP0316878B1 (en) | 1987-11-16 | 1988-11-15 | Pll circuit for generating output signal synchronized with input signal by switching frequency dividing ratio |
| KR88015008A KR960008950B1 (en) | 1987-11-16 | 1988-11-15 | Pll circuit |
| DE88119036T DE3882489T2 (en) | 1987-11-16 | 1988-11-15 | PLL circuit for generating an output signal synchronized with an input signal by means of a switched divider. |
| US07/271,883 US4870684A (en) | 1987-11-16 | 1988-11-15 | PLL circuit for generating output signal synchronized with input signal by switching frequency dividing ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292430A JPH0748657B2 (en) | 1987-11-19 | 1987-11-19 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133418A JPH01133418A (en) | 1989-05-25 |
| JPH0748657B2 true JPH0748657B2 (en) | 1995-05-24 |
Family
ID=17781687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292430A Expired - Lifetime JPH0748657B2 (en) | 1987-11-16 | 1987-11-19 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748657B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444445A (en) * | 1990-06-11 | 1992-02-14 | Sanyo Electric Co Ltd | Information recording/retrieving device |
-
1987
- 1987-11-19 JP JP62292430A patent/JPH0748657B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133418A (en) | 1989-05-25 |
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