JPH0545100B2 - - Google Patents
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- JPH0545100B2 JPH0545100B2 JP61170635A JP17063586A JPH0545100B2 JP H0545100 B2 JPH0545100 B2 JP H0545100B2 JP 61170635 A JP61170635 A JP 61170635A JP 17063586 A JP17063586 A JP 17063586A JP H0545100 B2 JPH0545100 B2 JP H0545100B2
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、トランシーバ等の無線機器におい
て、局部発振周波数信号あるいは搬送波信号を得
るためのPLL回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a PLL circuit for obtaining a local oscillation frequency signal or a carrier wave signal in a wireless device such as a transceiver.
(ロ) 従来の技術
通常、トランシーバ等に使用されるPLL回路
においては、PLLがアンロツク状態になると規
定外電波放射の危険があるため、PLLのアンロ
ツクを検出して送信の禁止を行う必要があり、ま
た、受信に於いては、選局時にミユーテイングを
行う必要がある。(B) Conventional technology Normally, in PLL circuits used in transceivers, etc., there is a risk of non-standard radio wave emission when the PLL is unlocked, so it is necessary to detect unlocking of the PLL and prohibit transmission. Also, in reception, it is necessary to perform muting when selecting a channel.
そのため、電圧制御発振回路の発振周波数を分
周する可変分周回路の分周出力と基準周波数を分
周する分周回路の分周出力が印加される位相比較
回路から位相差信号を導出し、この信号を積分し
てパルス幅の弁別を行い、位相差が所定以上にな
つたことを検出してアンロツク検出信号を得てい
る。しかし、パルス幅弁別をコンデンサと抵抗の
アナログ方式で行なうと、精度が悪く、PLLに
変調をかける場合は不適である欠点があつた。 Therefore, a phase difference signal is derived from a phase comparison circuit to which the divided output of a variable frequency divider circuit that divides the oscillation frequency of the voltage controlled oscillator circuit and the divided output of a frequency divider circuit that divides the reference frequency are applied. This signal is integrated to discriminate the pulse width, and an unlock detection signal is obtained by detecting that the phase difference exceeds a predetermined value. However, when pulse width discrimination is performed using an analog method using a capacitor and a resistor, the accuracy is poor, making it unsuitable for applying modulation to a PLL.
そこで従来は、第５図に示す如きPLL回路が
使用されていた。第５図に於いて、１は可変分周
回路、２は水晶発振回路、３は基準周波数を分周
する分周回路、４は位相比較回路、５はローパス
フイルタ、６は電圧制御発振回路、７はアンロツ
ク検出回路であり、アンロツク検出回路７は、位
相差を示すパルスPEが入力Ｄに印加され、分周
回路３の途中の分周出力φRがクロツク入力CLに
印加されたＤ−FF８と、Ｄ−FF８の出力でセツ
トされ、分周出力R0を所定数計数するカウンタ
９の出力でリセツトされるＲ−SFF１０で構成さ
れている。このアンロツク検出回路７は、第６図
のタイミング図から明らかな如く、Ｄ−FF８の
クロツク入力CLに印加される分周出力φRの一周
期を位相差パルスPEの弁別の基準にしている。
従つて、正確なパルス幅弁別が行なえ、また、弁
別幅を変える場合にも分周回路３から取り出す段
を変えることによつて容易に行なえる。 Therefore, conventionally, a PLL circuit as shown in FIG. 5 has been used. In FIG. 5, 1 is a variable frequency divider circuit, 2 is a crystal oscillation circuit, 3 is a frequency divider circuit that divides the reference frequency, 4 is a phase comparison circuit, 5 is a low-pass filter, 6 is a voltage controlled oscillation circuit, 7 is an unlock detection circuit, and the unlock detection circuit 7 is connected to a D-FF8 in which a pulse PE indicating a phase difference is applied to an input D, and an intermediate frequency division output φ R of the frequency divider circuit 3 is applied to a clock input CL. and an R-SFF 10 which is set by the output of the D-FF 8 and reset by the output of a counter 9 that counts the divided output R0 by a predetermined number. As is clear from the timing diagram of FIG. 6, this unlock detection circuit 7 uses one cycle of the frequency divided output φR applied to the clock input CL of the D-FF 8 as a reference for discrimination of the phase difference pulse PE.
Therefore, accurate pulse width discrimination can be performed, and the discrimination width can be easily changed by changing the stage taken out from the frequency dividing circuit 3.
(ハ) 発明が解決しようとする問題点
しかしながら、第５図に示された分周回路３で
は位相比較回路に印加する分周出力R0は出力段
を変えることによつて切換えられるが、その分周
比はバイナリーであるための自由な分周出力を得
ることはできない。従つて、汎用のPLL回路で
バイナリー値以外の任意の比較周波数を得たい場
合、あるいは、基準周波数を他の回路（例えばミ
キサ回路）へも供給するため、その回路で基準周
波数が決まる場合などでは基準周波数の分周回路
を第７図に示す如き可変分周回路とすることで対
応できる。しかし、この可変分周回路の途中段か
らパルス幅弁別のためのクロツクパルスφRを取
り出すと、可変分周回路にプリセツトされるデー
タの値によつて弁別幅が変化してしまう。(C) Problems to be Solved by the Invention However, in the frequency divider circuit 3 shown in FIG. 5, the frequency divided output R 0 applied to the phase comparator circuit can be switched by changing the output stage; Since the frequency division ratio is binary, it is not possible to obtain a free frequency division output. Therefore, if you want to obtain an arbitrary comparison frequency other than a binary value with a general-purpose PLL circuit, or if you want to supply the reference frequency to another circuit (for example, a mixer circuit), and the reference frequency is determined by that circuit, etc. This can be achieved by using a variable frequency dividing circuit as shown in FIG. 7 as a frequency dividing circuit for the reference frequency. However, if the clock pulse φR for pulse width discrimination is taken out from an intermediate stage of this variable frequency divider circuit, the discrimination width will change depending on the value of data preset to the variable frequency divider circuit.
即ち、第８図のタイミング図に於いて、例え
ば、第７図のＴ−FFの第１段目、第２段目及び
第３段目に各々“110”と“100”をプリセツトし
た場合、Ｔ−FFの出力Q2をクロツクパルスφRと
すると、弁別幅が「ａ」と「ｂ」の如く異なつた
ものとなり、更に「ａ」の如く、位相比較の基準
となる分周出力R0の前後における弁別幅も異な
つたものとなる。従つて、基準周波数を分周する
分周回路を可変分周回路とした場合にはパルス幅
弁別のための一定のクロツクパルスを確保できな
い欠点があつた。 That is, in the timing diagram of FIG. 8, for example, if "110" and "100" are preset in the first, second, and third stages of T-FF in FIG. 7, respectively, If the output Q 2 of T-FF is the clock pulse φ R , the discrimination widths will be different as "a" and "b", and further, as shown in "a", the frequency divided output R 0 , which is the reference for phase comparison, will be different. The discrimination range before and after is also different. Therefore, when the frequency dividing circuit for dividing the reference frequency is a variable frequency dividing circuit, there is a drawback that a constant clock pulse for pulse width discrimination cannot be secured.
(ニ) 問題点を解決するための手段
本発明は、上述した点に鑑みて為されたもので
あり、第１の周波数信号を入力する第１の分周回
路と、第２の周波数信号を入力し分周比が可変で
ある第２の分周回路と、該第２の分周回路の分周
出力を該第２の分周回路の任意の出力段から取り
出したパルスで遅延する遅延手段と、前記第１の
分周回路の分周出力と前記遅延手段の出力とが印
加された位相比較回路と、該位相比較回路からの
位相差を示すパルスを前記第２の分周回路の任意
の出力段から取り出したパルスあるいは該パルス
によつて遅延された一つ以上のパルスで弁別する
アンロツク検出回路を備えたものであり、第２の
分周回路にプリセツトされたデータに拘わらず一
定の弁別パルスを得ることができるPLL回路を
提供するものである。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned points, and includes a first frequency dividing circuit that inputs the first frequency signal and a second frequency signal that inputs the first frequency signal. a second frequency dividing circuit that receives input and has a variable frequency division ratio; and a delay means that delays the frequency divided output of the second frequency dividing circuit with a pulse taken out from an arbitrary output stage of the second frequency dividing circuit. and a phase comparison circuit to which the frequency division output of the first frequency division circuit and the output of the delay means are applied, and a pulse indicating the phase difference from the phase comparison circuit is applied to an arbitrary frequency division circuit of the second frequency division circuit. It is equipped with an unlock detection circuit that discriminates based on the pulse taken out from the output stage of the second frequency divider circuit or one or more pulses delayed by the pulse, and a constant value is maintained regardless of the data preset in the second frequency dividing circuit. The present invention provides a PLL circuit that can obtain discrimination pulses.
(ホ) 作用
上述の手段によれば、第２の分周回路の分周出
力は、第２の分周回路の任意の出力段から取り出
されたパルスによつて遅延手段で遅延され、ま
た、遅延のためのパルスあるいは該パルスにより
遅延されたパルスの一つ以上をパルス幅弁別のた
めのパルスとして使用するため、第２の分周回路
の分周出力が遅延されて位相比較回路に印加され
るときには、データのプリセツトによつて発生し
た遅延のためのパルスの周期変化は、消滅し正常
な周期に復帰しており、従つて、弁別幅が常に一
定したものとなる。また、第２の分周回路の任意
の出力段から遅延のためのパルスが取り出せるの
で、弁別幅を任意に選択できる。(E) Effect According to the above-mentioned means, the frequency divided output of the second frequency dividing circuit is delayed by the delay means by the pulse taken out from an arbitrary output stage of the second frequency dividing circuit, and In order to use the pulse for delay or one or more of the pulses delayed by the pulse as a pulse for pulse width discrimination, the frequency-divided output of the second frequency divider circuit is delayed and applied to the phase comparator circuit. At this time, the pulse cycle change due to the delay caused by data presetting disappears and returns to the normal cycle, so that the discrimination width remains constant. Further, since pulses for delay can be taken out from any output stage of the second frequency dividing circuit, the discrimination width can be arbitrarily selected.
(ヘ) 実施例
第１図は、本発明の実施例を示すブロツク図で
ある。第１の分周回路１１は、電圧制御発振回路
（VCO）１２からの発振周波数信号を入力しプリ
セツト回路１３から印加されるデータによつて分
周比が可変される可変分周回路であり、その分周
出力P0は位相比較回路１４に印加される。位相
比較回路１４の比較出力は、ローパスフイルタ１
５に印加され、積分変換されてVCO１２の発振
周波数を制御する。(F) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention. The first frequency divider circuit 11 is a variable frequency divider circuit that receives an oscillation frequency signal from a voltage controlled oscillator (VCO) 12 and whose frequency division ratio is varied according to data applied from a preset circuit 13. The frequency-divided output P 0 is applied to the phase comparator circuit 14. The comparison output of the phase comparison circuit 14 is transmitted through the low-pass filter 1.
5 and is integrally converted to control the oscillation frequency of the VCO 12.
第２の分周回路１６は、水晶発振回路１７から
の基準周波数信号refを入力する可変分周回路で
あり、プリセツト可能なｎ段のＴ−FF１８と、
各Ｔ−FF１８の出力が印加されたゲート回路１
９と、ゲート回路１９の出力G0が入力Ｄに印加
され、基準周波数信号frefがクロツク入力CLに
印加されたＤ−FF２０とから構成され、Ｄ−FF
２０の出力は、分周出力Psとして出力されると共
に各Ｔ−FF１８のプリセツト制御入力Ｐに印加
される。ここで、ゲート回路１９は、第２の分周
回路１６の各段の出力が全て“１”となつたこと
を検出して、その出力を“１”とするものであ
る。従つて、第２の分周回路１６に分周数Ｎをセ
ツトするということは、セツトされた値から全ビ
ツトが“１”となるまでの計数値がＮとなるよう
な数値を第２の分周回路１６にセツトすることで
ある。そして、この数値は、プリセツト回路３０
に保持され、第２の分周回路１６から分周出力Ps
が出力された時に、第２の分周回路１６にプリセ
ツトされる。遅延手段２１は、２段接続されたＤ
−FF２２，２３で構成され、Ｄ−FF２２の入力
Ｄは常時接地電位“０”に、セツト入力Ｓは第２
の分周回路１６の分周出力Psに接続され、更に、
Ｄ−FF２２，２３の各クロツク入力CLには、第
２の分周回路１６の第２段目の出力Q2が接続さ
れる。即ち、出力Q2が遅延のためのパルスとな
つている。遅延手段２１の出力となるＤ−FF２
３の出力Ｑは、位相比較のための基準パルスR0
として位相比較回路１４に印加される。従つて、
分周出力Psが“１”となるときＤ−FF２２がセ
ツトされ、同時に第２の分周回路１６に分周比を
決定するデータがプリセツトされるが、そのプリ
セツトによつて出力Q2の周期が変化しても、Ｄ
−FF２３からの出力R0が“１”となるのは、出
力Q2が次に立ち上がるときであるため、周期は
正常な状態となつている。 The second frequency dividing circuit 16 is a variable frequency dividing circuit that inputs the reference frequency signal ref from the crystal oscillation circuit 17, and includes a presettable n-stage T-FF 18,
Gate circuit 1 to which the output of each T-FF18 is applied
9, and a D-FF 20 to which the output G0 of the gate circuit 19 is applied to the input D and the reference frequency signal fref is applied to the clock input CL.
The output of 20 is output as a frequency divided output Ps and is applied to the preset control input P of each T-FF 18. Here, the gate circuit 19 detects that the outputs of each stage of the second frequency dividing circuit 16 are all "1", and sets the output to "1". Therefore, setting the frequency division number N in the second frequency dividing circuit 16 means setting the second value such that the count value from the set value until all bits become "1" is N. This is to set it in the frequency dividing circuit 16. Then, this value is determined by the preset circuit 30.
is held, and the divided output P s from the second frequency dividing circuit 16
is preset in the second frequency divider circuit 16 when it is output. The delay means 21 has D connected in two stages.
-FF22, 23, the input D of the D-FF22 is always at the ground potential "0", and the set input S is the second
is connected to the frequency dividing output P s of the frequency dividing circuit 16, and further,
The second stage output Q2 of the second frequency dividing circuit 16 is connected to each clock input CL of the D-FFs 22 and 23. That is, the output Q2 is a pulse for delay. D-FF2 which becomes the output of the delay means 21
The output Q of 3 is the reference pulse R 0 for phase comparison.
The signal is applied to the phase comparator circuit 14 as a signal. Therefore,
When the frequency division output P s becomes "1", the D-FF 22 is set, and at the same time, the second frequency division circuit 16 is preset with data that determines the frequency division ratio . Even if the period changes, D
The output R 0 from the -FF 23 becomes "1" when the output Q 2 rises next, so the cycle is in a normal state.
アンロツク検出回路２４は、Ｄ−FF２５、Ｒ
−SFF２６、カウンタ２７、ORゲート２８及び
インバータ２９から成り、Ｄ−FF２５の入力Ｄ
に位相比較回路１４から出力される位相差信号
PEが印加され、クロツク入力CLには、第２の分
周回路１６の２段目の出力Q2が印加される。Ｄ
−FF２５の出力Ｑは、Ｒ−SFF２６のセツト入
力Ｓに接続され、Ｒ−SFF２６の出力Ｑがアンロ
ツク検出信号UNLOCKとして出力される。ま
た、カウンタ２７は、最後のアンロツクが検出さ
れてから、遅延手段２１の出力を所定数計数した
ときＲ−SFF２６をリセツトするものである。こ
のアンロツク検出回路２４の弁別幅は、Ｄ−FF
２５が位相差信号PEが“１”であることを取り
込む期間、即ち、第２の分周回路１６の出力Q2
の立ち下がりから次の立ち下がりまでの期間とな
る。即ち、遅延回路２１のＤ−FF２３が出力Q2
の立ち上がりで動作するので、その前後の出力
Q2の立ち下がりの期間が弁別の期間となる。 The unlock detection circuit 24 includes D-FF25, R
- Consists of SFF26, counter 27, OR gate 28 and inverter 29, input D of D-FF25
The phase difference signal output from the phase comparator circuit 14
PE is applied, and the output Q 2 of the second stage of the second frequency dividing circuit 16 is applied to the clock input CL. D
The output Q of the -FF 25 is connected to the set input S of the R-SFF 26, and the output Q of the R-SFF 26 is output as the unlock detection signal UNLOCK. Further, the counter 27 resets the R-SFF 26 when the output of the delay means 21 is counted a predetermined number after the last unlock is detected. The discrimination width of this unlock detection circuit 24 is D-FF
25 takes in that the phase difference signal PE is “1”, that is, the output Q 2 of the second frequency dividing circuit 16
This is the period from one falling edge to the next falling edge. That is, the D-FF 23 of the delay circuit 21 outputs Q 2
It operates at the rising edge of , so the output before and after that
The falling period of Q 2 is the discrimination period.
次に第２図を参照して第１図の回路の動作を説
明する。第２の分周回路１６が、プリセツトされ
たデータで決定される数Ｎの基準周波数信号ref
を計数すると、ゲート回路１９の出力G0は“１”
となり、次のＮ＋１個目の基準周波数信号refの
立ち下がりにより、分周出力Psが“１”となる。
Ps＝“１”により遅延手段２１のＤ−FF２２はセ
ツトされその出力D1が“１”となり、また、第
２の分周回路１６にプリセツト回路３０から所定
値がプリセツトされる。第２図のタイミング図の
場合は、Q1＝“１”，Q2＝“１”，Q3＝“０”の場合
であり、このデータプリセツトによつて、各々、
Q1，Q2，Q3の周期が変化している。次に出力Q2
が立ち上がるのは、基準周波数信号refのＮ＋５
個目の立ち下がり時であり、この出力Q2の立ち
上がりにより、遅延手段２１のＤ−FF２３の出
力Ｑ、即ち、基準パルスR0が“１”となり、位
相比較回路１４から出力される位相差信号PEは、
この基準パルスR0の立ち上がりの前後に発生す
ることになる。従つて、アンロツク検出回路２４
のＤ−FF２５が位相差信号PE＝“１”を検出す
るのは、基準パルスR0の立ち上がりの前後にお
ける出力Q2の立ち下がりとなる。即ち、第２図
に於いて、T1で示される期間が各々弁別幅とな
り、PEイ及びPEロで示される位相差信号が発生
した場合には、アンロツク状態であると判別さ
れ、PEハ及びPEニで示される位相差信号が発生
した場合にはロツク状態であると判別される。 Next, the operation of the circuit shown in FIG. 1 will be explained with reference to FIG. The second frequency dividing circuit 16 generates a number N of reference frequency signals ref determined by preset data.
When counting, the output G 0 of the gate circuit 19 is “1”
Then, at the next falling edge of the N+1-th reference frequency signal ref, the frequency-divided output P s becomes "1".
P s =“1” causes the D-FF 22 of the delay means 21 to be set, and its output D 1 becomes “1”, and the second frequency divider circuit 16 is preset to a preset value by the preset circuit 30 . In the case of the timing diagram in Fig. 2, Q 1 = “1”, Q 2 = “1”, Q 3 = “0”, and by this data preset,
The periods of Q 1 , Q 2 , and Q 3 are changing. Then output Q 2
rises at N+5 of the reference frequency signal ref
With the rise of this output Q2 , the output Q of the D-FF 23 of the delay means 21, that is, the reference pulse R0 becomes "1", and the phase difference output from the phase comparator circuit 14 becomes "1". Signal PE
This occurs before and after the rise of this reference pulse R0 . Therefore, the unlock detection circuit 24
The D-FF 25 detects the phase difference signal PE="1" at the falling edge of the output Q 2 before and after the rising edge of the reference pulse R 0 . That is, in FIG. 2, the periods indicated by T1 are the respective discrimination widths, and when the phase difference signals indicated by PE-a and PE-ro are generated, it is determined that the device is in an unlocked state, and When a phase difference signal indicated by PE is generated, it is determined that the lock state is present.
このように、第２の分周回路１６の任意の出力
段から取り出されたパルスによつて第２の分周回
路１６の分周出力を遅延することにより、弁別を
行うパルスに周期変化が発生しても、それに影響
されない弁別幅を得ることができる。 In this way, by delaying the frequency-divided output of the second frequency-dividing circuit 16 by a pulse taken out from an arbitrary output stage of the second frequency-dividing circuit 16, a periodic change occurs in the pulse to be discriminated. It is possible to obtain a discrimination width that is not affected by the
第３図に本発明の他の実施例を示す。第３図の
実施例は、第１図に示された遅延手段２１をＤ−
FF３１，３２，３３，３４の４段で構成したも
のであり、Ｄ−FF３３の出力Ｑが基準パルスR0
として位相比較回路１４に印加され、Ｄ−FF３
２及びＤ−FF３４の出力Ｑが各々ORゲート３５
を介してアンロツク検出回路２４のＤ−FF２５
のクロツク入力CLに印加されている。このＤ−
FF２５はクロツク入力CLの立ち上がりによつて
取り込んだデータを出力するものであり、この場
合の弁別幅は、Ｄ−FF３２の出力Ｑの立ち上が
りとＤ−FF３４の出力の立ち上がりまでの期間
となる。即ち、第４図のタイミング図の如く、Ｄ
−FF３２，３３，３４の出力は、第２の分周回
路１６の２段目の出力Q2によつて順次シフトさ
れたものとなり、基準パルスR0として用いられ
るＤ−FF３３の出力の立ち上がりを中心に、そ
の前後T2で示される期間が弁別幅となる。 FIG. 3 shows another embodiment of the invention. In the embodiment of FIG. 3, the delay means 21 shown in FIG.
It is composed of four stages of FF31, 32, 33, and 34, and the output Q of D-FF33 is the reference pulse R 0
is applied to the phase comparison circuit 14 as D-FF3.
2 and D-FF34 output Q are each OR gate 35
D-FF25 of the unlock detection circuit 24 via
is applied to the clock input CL. This D-
The FF 25 outputs the data taken in at the rise of the clock input CL, and the discrimination width in this case is the period from the rise of the output Q of the D-FF 32 to the rise of the output of the D-FF 34. That is, as shown in the timing diagram of FIG.
The outputs of -FF32, 33, and 34 are sequentially shifted by the output Q2 of the second stage of the second frequency dividing circuit 16, and the rise of the output of D-FF33, which is used as the reference pulse R0 , is The period before and after the center, indicated by T 2 , is the discrimination width.
第３図に示された実施例に於いても、第４図か
ら明らかな如く、第２の分周回路１６にプリセツ
トされるデータによつて２段目の出力Q2の周期
に変化が発生しても、弁別幅には何ら影響がなく
なる。 In the embodiment shown in FIG. 3, as is clear from FIG. 4, the period of the second stage output Q2 changes depending on the data preset to the second frequency divider circuit 16. However, there is no effect on the discrimination width.
以上説明した第１図及び第３図の実施例では、
第２の分周回路は、水晶発振回路１７からの発振
周波数を分周するものであつたが、第１の分周回
路１１に水晶発振回路１７の発振出力を印加し、
第２の分周回路１６にVCO１２の発振出力を印
加するようにしても良い。この場合には、第２の
分周回路１６の２段目の出力Q2の周期は、VCO
１２の発振周波数即ち分周数が変化することによ
つて、変化することになり、当然、パルス幅弁別
の基準となるT1及びT2の期間も変化することに
なる。即ち、VCO１２の発振周波数が高くなつ
て分周数が大きくなりループゲインが小さくなれ
ばこれに比例して弁別幅も短くなり、また、
VCO１２の発振周波数が低くなつてループゲイ
ンが大きくなれば弁別幅も比例して長くなる。従
つて、ループゲインに対応して許容できるロツク
検出幅が自動調節されることになる。 In the embodiments of FIGS. 1 and 3 described above,
The second frequency dividing circuit divides the oscillation frequency from the crystal oscillation circuit 17, but the oscillation output of the crystal oscillation circuit 17 is applied to the first frequency dividing circuit 11,
The oscillation output of the VCO 12 may be applied to the second frequency dividing circuit 16. In this case, the period of the second stage output Q2 of the second frequency dividing circuit 16 is VCO
As the oscillation frequency of 12, that is, the frequency division number changes, the period T1 and T2 , which serve as the reference for pulse width discrimination, also change. That is, as the oscillation frequency of the VCO 12 increases, the frequency division number increases, and the loop gain decreases, the discrimination width also decreases in proportion to this, and,
As the oscillation frequency of the VCO 12 decreases and the loop gain increases, the discrimination width also increases proportionally. Therefore, the allowable lock detection width is automatically adjusted in accordance with the loop gain.
(ト) 発明の効果
上述の如く本発明によれば、基準周波数を分周
する分周回路を可変分周回路とした場合でも、正
確かつ自由なアンロツク検出を行うことができ、
更には、弁別幅を周波数に応じて自動調節も可能
となる。よつて、PLL回路の高機能化及び汎用
性の向上が図れるものである。(G) Effects of the Invention As described above, according to the present invention, accurate and free unlock detection can be performed even when the frequency dividing circuit that divides the reference frequency is a variable frequency dividing circuit.
Furthermore, it is also possible to automatically adjust the discrimination width according to the frequency. Therefore, it is possible to improve the functionality and versatility of the PLL circuit.
第１図は本発明の実施例を示すブロツク図、第
２図は第１図の動作を示すタイミング図、第３図
は他の実施例を示すブロツク図、第４図は第３図
に示された実施例の動作を示すタイミング図、第
５図は従来例を示すブロツク図、第６図は第４図
の回路の動作を示すタイミング図、第７図は可変
分周回路を示すブロツク図、第８図は第６図のブ
ロツク図に第７図の可変分周回路を応用した場合
のタイミング図である。
１１……第１の分周回路、１２……電圧制御発
振回路、１３……プリセツト回路、１４……位相
比較回路、１５……ローパスフイルタ、１６……
第２の分周回路、１７……水晶発振回路、１９…
…ゲート回路、２１……遅延手段、２４……アン
ロツク検出回路、３０……プリセツト回路。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of FIG. 1, FIG. 3 is a block diagram showing another embodiment, and FIG. 4 is shown in FIG. 5 is a block diagram showing the conventional example, FIG. 6 is a timing diagram showing the operation of the circuit in FIG. 4, and FIG. 7 is a block diagram showing the variable frequency divider circuit. , and FIG. 8 is a timing diagram when the variable frequency divider circuit of FIG. 7 is applied to the block diagram of FIG. 6. 11...First frequency divider circuit, 12...Voltage controlled oscillation circuit, 13...Preset circuit, 14...Phase comparison circuit, 15...Low pass filter, 16...
Second frequency dividing circuit, 17...Crystal oscillation circuit, 19...
... gate circuit, 21 ... delay means, 24 ... unlock detection circuit, 30 ... preset circuit.
Claims (1)
と、第２の周波数信号を入力し分周比が可変であ
る第２の分周回路と、該第２の分周回路の分周出
力を該第２の分周回路の任意の出力段から取り出
したパルスで遅延する遅延手段と、前記第１の分
周回路の分周出力と前記遅延手段の出力とが印加
された位相比較回路と、該位相比較回路からの位
相差を示すパルスを前記第２の分周回路の任意の
出力段から取り出したパルス、あるいは、前記遅
延手段から取り出された一つ以上のパルスで弁別
するアンロツク検出回路とを備えてなるPLL回
路。 ２ 特許請求の範囲第１項に於いて、前記第１の
分周回路は電圧制御発振回路に基づく信号を分周
する可変分周回路であり、前記第２の分周回路は
基準発振回路に基づく信号を分周する可変分周回
路であることを特徴とするPLL回路。 ３ 特許請求の範囲第１項に於いて、前記第１の
分周回路は基準発振回路に基づく信号を分周する
分周回路であり、前記第２の分周回路は、電圧制
御発振回路に基づく信号を分周する可変分周回路
であることを特徴とするPLL回路。[Claims] 1. A first frequency divider circuit that inputs a first frequency signal, a second frequency divider circuit that inputs a second frequency signal and has a variable frequency division ratio, and a delay means for delaying the frequency division output of the frequency division circuit with a pulse taken out from an arbitrary output stage of the second frequency division circuit, and a frequency division output of the first frequency division circuit and an output of the delay means; The applied phase comparison circuit and a pulse indicating a phase difference from the phase comparison circuit are extracted from an arbitrary output stage of the second frequency dividing circuit, or one or more pulses extracted from the delay means. A PLL circuit equipped with an unlock detection circuit that discriminates based on pulses. 2. In claim 1, the first frequency dividing circuit is a variable frequency dividing circuit that divides the frequency of a signal based on a voltage controlled oscillation circuit, and the second frequency dividing circuit is a variable frequency dividing circuit that divides a signal based on a voltage controlled oscillation circuit. A PLL circuit characterized in that it is a variable frequency divider circuit that divides a signal based on the frequency. 3. In claim 1, the first frequency dividing circuit is a frequency dividing circuit that divides a signal based on a reference oscillation circuit, and the second frequency dividing circuit is a frequency dividing circuit that divides a signal based on a reference oscillation circuit. A PLL circuit characterized in that it is a variable frequency divider circuit that divides a signal based on the frequency.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170635A JPS6327124A (en) | 1986-07-18 | 1986-07-18 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170635A JPS6327124A (en) | 1986-07-18 | 1986-07-18 | Pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327124A JPS6327124A (en) | 1988-02-04 |
| JPH0545100B2 true JPH0545100B2 (en) | 1993-07-08 |
Family
ID=15908531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170635A Granted JPS6327124A (en) | 1986-07-18 | 1986-07-18 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327124A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11708918B1 (en) * | 2022-03-22 | 2023-07-25 | Concealfab, Inc. | Grip enhancing low-PIM cable tie anchor |
-
1986
- 1986-07-18 JP JP61170635A patent/JPS6327124A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327124A (en) | 1988-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |