JPH0748196B2 - スイツチ・サブシステム及びスイツチング方法 - Google Patents

Description

【発明の詳細な説明】 A. 産業上の利用分野 本発明は、一般に、スイッチング・システムに関連する
ものであり、とりわけ、各リンク毎に多数の要求を取り
扱い、並列に接続サービスを実施し、クロス・バー・ス
イッチを利用するスイッチ・サブシステムの並列アーキ
テクチャに関するものである。

B. 従来技術及びその課題 コンピュータ・システムは、演算処理装置、メモリ・モ
ジュール、及び、通信、表示、及び、記憶装置に対する
コントローラ・ユニットといったいくつかのユニットか
ら構成される。これらのユニットは、別個に機能する
が、時々、また、場合によっては、極めて頻繁にデータ
交換を行なう。これらのユニットを接続する、従って、
データ転送のための伝達手段を提供する単純かつ直接的
な方法は、バスを用いることである。小形システムの場
合、単一バスは、該システムの各種ユニットを接続する
コスト的に有利な手段である。わずかなユニットではす
まない、あるいは、広い帯域幅を必要とする大形システ
ムの場合、回路争奪を最小限にする、従って、高性能を
もたらす非ブロック化接続サブシステムが必要になる。
こうしたシステムの例には、クロス・バー・スイッチを
利用したスイッチ・サブシステムがある。完全なスイッ
チ・サブシステムには、クロス・バー・スイッチ以外
に、スイッチの動作を制御し、スイッチ・サブシステム
に対するインターフェイス・プロトコルを実現するスイ
ッチ・サーバ及びデータ構造が含まれている。

C.Georgiouに対する米国特許第4,630,045号には、既述
のタイプのスイッチ・サブシステムの一例が開示されて
いる。Georgiouは、とりわけ、多重プロセッサによるコ
ンピュータ用途に用いるの適した、クロス・バー・スイ
ッチの高性能コントローラについて説明している。コン
トローラは、並列／パイプ・ライン・アーキテクチャを
備えているため、第１の要求の１つのステップと第２の
要求のもう１つのステップが同時にサービスを受け、１
つのステップをなすいくつかのサブステップが同時に実
施されるようにすることができる。Georgiouのスイッチ
・サブシステムは、大形コンピュータ・システムに取り
つけられると、うまく機能するが、そのコストは、ロー
・エンドの用途には高すぎる。

必要になるのは、良好な性能を発揮するが、比較的安価
なため、このタイプのスイッチング能力がロー・エンド
のコンピュータ・システムにも得られるようにすること
ができるスイッチング・サブシステムである。

従って、本発明の目的は、各リンク毎に多くの要求を接
続できるようにし、それによって、実際に行なう接続に
関連したオーバーヘッドを短縮する、ロー・エンドの高
性能スイッチ・サブシステムのためのアーキテクチャを
提供することにある。

本発明の、もう１つの目的は、要求サーバ、接続サー
バ、及び、肯定応答サーバといったスイッチ・サーバ
が、パイプ・ライン式に働き、従って、広い帯域幅が得
られるようにすることが可能なアークテクチャを備えた
スイッチ・サブシステムを提供することにある。

本発明のもう１つの目的は、各種用途に適応することが
でき、要求された出力リンクが利用可能になるまで、制
御要求をスイッチ・サブシステムで待機させることがで
きる、あるいは、要求された出力リンクが利用可能でな
ければ、即座に要求元に知らせて、代替アクションをと
ることができるようにするスイッチング・サブシステム
のためのインターフェイス・プロトコルを提供すること
にある。

C. 課題を解決するための手段 ロー・エンドの高性能スイッチ・サブシステムのための
アークテクチャによって、各リンク毎に多数の要求の接
続が可能になる。スイッチ・サブシステムは、パーソナ
ル・コンピュータのようなコントローラの制御下で、ク
ロス・バー・スイッチを作動させ、複数の入力リンクの
うち選択されたリンクを複数の出力リンクのうち選択さ
れたリンクに接続する。スイッチ・サブシステムのデー
タ構造は、コントローラのメモリに対するマッピングが
施される。スイッチ・サブシステムは、３つのスイッチ
・サーバ、すなわち、パイプ・ライン式に機能する、要
求サーバ、接続サーバ、及び、肯定応答サーバから構成
される。スイッチング・サブシステムのインターフェイ
ス・プロトコルは、各種用途に適応することができ、要
求された出力リンクが利用可能になるまで、接続要求を
スイッチ・サブシステムで待機させるか、あるいは、要
求された出力リンクが利用できなければ、即座に要求元
に知らせて、代替アクションがとれるようにすることが
できる。

D. 実施例 ここで図面を参照すると、とりわけ、第１図を参照する
と、本発明によるスイッチ・サブシステムの汎用アーキ
テクチャがブロック図の形で示されている。スイッチ・
サブシステム10は、複数のスイッチ・サーバ12、データ
構造14、及び、クロス・バー・スイッチ16から構成され
る。論理的に、スイッチ・サーバ12は、クロス・バー・
スイッチ16を利用するため、データ構造を調べる。さら
に、１組の入力リンク18と１組の出力リンク20が設けら
れ、これはクロス・バー・スイッチ16に接続される全て
の端末に接続されている。スイッチ・サブシステムに対
するインターフェイスは、１組の要求メッセージと１組
の肯定応答（ACK）メッセージによって規定される。入
力リンクからスイッチ・サブシステムへの要求メッセー
ジは、この入力リンクから１つ以上の出力リンクへの回
線を形成したり、あるいは、切断したりする要求であ
る。スイッチ・サブシステムは、これらの要求メッセー
ジに応答し、要求の状況を知らせるACKメッセージを要
求元に送る。

インターフェイス・プロトコルは、各種用途に適応する
ため、効率的な高レベルのプロトコルを実現できるよう
に設計されている。インターフェイス・プロトコルの主
たる特徴は、要求された出力リンクが利用可能になるま
で、接続要求をスイッチ・サブシステムで待機させるこ
とができる、あるいは、要求された出力リンクが利用で
きなければ、即座に要求端末に知らせて、代替アクショ
ンがとれるようにすることができるという点である。ま
た、インターフェイス・プロトコルは、１つ以上の出力
リンクにアドレス指定する要求を可能ならしめる。スイ
ッチ・サブシステムに対する要求メッセージは、第２図
に示す様式を備えており、２つの部分、すなわち、メッ
セージ・タイプと、要求される出力リンクから構成され
る。

第２図に示すように、メッセージ・タイプは、４ビット
幅であり、16までのメッセージ・タイプを規定すること
ができるが、望ましい実施例の場合、下記の３つのメッ
セージ・タイプしかない： RC1（0001）−待合せ（待ち行列化）を伴う接続要求。

RC2（0010）−待合せを伴わない接続要求。

RD1（0011）−切断要求。

最初の２つの要求であるRC1及びRC2は、要求メッセージ
で指示された出力リンクに対する接続要求である。RC1
及びRC2に対するスイッチ応答は、要求された出力リン
クが利用できない場合に限って異なる。こうした場合、
必要とされる出力リンクが利用可能になるまで、RC1要
求はスイッチ・サブシステムで待機し、一方、RC2要求
は待機しないが、スイッチ・サブシステムが、入力リン
クに対し要求された出力リンクが利用できない旨の返答
を行なう。RC2メッセージにおいて出力リンクのサブセ
ットを利用できる場合には、スイッチ・サブシステム
は、そのサブセットを接続する。第３のタイプの要求で
あるRD1は、単に、要求メッセージで指示された出力リ
ンクを切断する要求にすぎない。

これを説明するため、８×８のクロス・バー・スイッチ
を想定する。スイッチ・サブシステムのハードウェア構
造は、Texas Instruments（TI）製デジタル・クロス・
バー・スイッチSN74A8841を用いることによって実現す
ることができる。ただし、これは、単なる実施例の１つ
にすぎないのはもちろんであり、当該技術の熟練者には
明らかなように、本発明の教示は、既述のタイプのスイ
ッチング・サブシステムに摘用できるのが普通である。
第２図に示すように、出力リンク・フィールドの幅は、
スイッチのサイズによって決まる。従って、８×８のス
イッチの場合、要求メッセージの出力リンク・フィール
ドは、各出力リンク毎に１ビットで、８ビットの幅を備
えている。出力リンク・フィールドにおけるｉ番目の
（ｉ＝1,2,…,8）活動ビット位置は、要求がｉ番目の出
力リンクにアドレス指定していることを表わす。この様
式の要求メッセージによって、入力リンクは、多数の出
力リンクの接続または切断を要求することが可能にな
り、従って、出力リンクの一部または全てに対する同報
通信能力が得られる。

ACKメッセージは、スイッチ・サブシステムが、入力リ
ンクからの要求メッセージに応答して要求元に送るメッ
セージである。ACKメッセージの様式は、第３図に示す
ように要求メッセージの様式と同じである。６タイプの
ACKメッセージがあり、そのうち３つは３つの接続要求
に対応し、３つは、切断メッセージに対応している。こ
の６タイプのACKメッセージは、次の通りである： AC1（0001）−接続完了。

AC2（0010）−接続要求の重複。

AC3（0011）−出力リンクが利用できない、 AD1（0100）−切断完了。

AD2（0101）−切断済みの回線を切断しようとする試
み。

AD3（0110）−未処理の接続要求を切断しようとする試
み。

最初の３つのメッセージは、接続要求に対する応答であ
る。AC1メッセージは、要求メッセージの出力リンク・
フィールドに指示されたリンクが、今や、使用する要求
入力リンクに利用可能であるという旨の肯定応答であ
る。AC2メッセージは、スイッチ・サブシステムにおい
て未処理か、あるいは、すでに接続されている同じ入力
リンクからの以前の接続要求と重複する接続要求メッセ
ージに対する応答である。AC3メッセージは、要求リン
クに対して、出力リンク・フィールドに指示されたリン
クがすでに接続済みであることを知らせる、RC2接続要
求に対する応答である。最後の３つのACKメッセージ
は、切断要求に対応する。AD1メッセージは、該メッセ
ージに指示の出力リンクが、現在、切断済みである旨の
肯定応答である。接続されていない回線を切断しようと
する入力リンクは、スイッチ・サブシステムからAD2メ
ッセージを受信する。最後に、AD3メッセージは、その
接続要求がまだスイッチ・サブシステムにおいて未処理
の出力リンクを切断しようとする入力リンクに対する応
答である。

スイッチ・サブシステムにおける要求の状況及び出力リ
ンクの状況を示す１組のデータ構造は、スイッチ・サー
バによって参照され、操作を加えられる。このデータ構
造は、第４図に示すデータ・オブジェクトから構成さ
れ、以下に説明を行なう。

要求マップ（RM）は、８×８のマトリックスであり、行
及び列は、それぞれ、入力リンク及び出力リンクを表わ
している。（ij）番目の項目が“1"であれば、入力リン
クｉを出力リンクｊに接続する要求が、接続が行なわれ
るのを待機しているか、あるいは、すでに満たされてい
る、すなわち、回線が接続されていることを表わしてい
る。一方、項目が“0"であれば、入力リンクｉが出力リ
ンクｊに接続されておらず、その回路について保留され
ている要求はないという事実を反映している。

接続マップ（CM）は、やはり、８×８のマトリックスで
あるが、CMはRMのサブセットであるため、（ij）番目の
項目が“1"であれば、入力リンクｉが、出力リンクｊに
接続されている（または、次にクロス・バー・スイッチ
がロードされる時、接続されることになる）ということ
を表わしている。

スイッチ・マップ（SM）は、CMから生成され、CMが指示
する接続パターンを得るため、クロス・バー・スイッチ
にロードされる。

各出力リンク毎に１つの、組をなす先入れ先出し（FIF
O）レジスタが、FIFO待ち行列（FQ）を形成している。
要求された出力リンクが利用可能になるまで、接続要求
は、適合するFIFO待ち行列において待機させられる。各
FIFO待ち行列は、最大長で８つの項目を納めており、各
項目は、要求入力リンクのアドレスを保持している。

FIFO状況（FS）は、８つのFIFO待ち行列の状況を示す８
ビットのベクトルである。FSにおける項目が“1"であれ
ば、対応するFIFO待ち行列が１つ以上の要求を保持して
いることを表わしている。一方、“0"であれば、待ち行
列が空であることを表わしている。

最後に、リンク状況（LS）は、各出力リンク毎に１ビッ
トの、８ビットのベクトルである。LSは、出力リンクの
実際の状況、それらが現在接続されているか否かを示
す。

第5A図、第5B図、及び、第5C図に概要を示すように、パ
イプ・ライン式に機能する３つのスイッチ・サーバがあ
る。これらは、要求サーバ20、接続サーバ30、及び、AC
Kサーバ40である。要求サーバ20は、接続が可能な場合
にメッセージを接続サーバ30に送るか、または、適合す
るACKメッセージを発生することによって、要求メッセ
ージの処理を行なう。接続サーバ30は、要求の待ち行列
に操作を加え、接続を行ない、接続が完了すると、ACK
メッセージを発生する。ACK40は、要求メッセージに応
答し、要求サーバ20または接続サーバ30から受信したAC
Kメッセージを送る。第5A図、第5B図、及び、第5C図に
は、スイッチ・サブシステム内における各種タイプの要
求メッセージの論理的流れの図が示されている。これら
の図のそれぞれにおいて、要求サーバ20は、メッセージ
を検出するまで、入力リンクのループをたどる。次に、
検出された要求メッセージのタイプによって、要求サー
バ20は、接続サーバ30及びACKサーバ40との通信を行な
う。

第5A図に関連して、RC1メッセージを検出すると、次の
アクションがとられる： RC1要求 RM及びCMをチェックする RMに要求がなければ（新しい要求）、RM及びFSを更新
し、要求をFQに納めることによって、接続に備える RM及びCMに要求があれば（すでに接続されている）、AC
1メッセージを送る 要求がRMにはあるが、CMにはない場合（要求を保留して
いる）、AC2メッセージを送る 第5B図の場合、RC2メッセージを検出すると、次のアク
ションがとられる： RC2要求 RMをチェックする RMに要求がなければ（接続可能）、RM及びFSを更新し、
要求をFQに納めることによって、接続に備える RMに要求があれば（保留または接続ずみ）、AC3メッセ
ージを送る 第5C図の場合、RD1メッセージを検出すると、次のアク
ションがとられる： RD1要求 RMに要求がなければ（すでに切断済み）、AD1メッセー
ジを送る 要求がRMにはあるが、CMにはない場合（要求を保留して
いる）、AD3メッセージを送る RM及びCMに要求があれば（回線が接続されている）、R
M、CM、及び、LSを更新し、AD1メッセージを送ることに
よって切断する 接続サーバ30は、FS及びLSを確めることによって、接続
が可能か否かをチェックする。１つ以上の接続が可能で
あれば、接続サーバは、次のステップを実施する： CM及びLSを更新し、SMを発生する可能性のある全ての接
続について、FQから要求を除去し、FSを更新し、ACKメ
ッセージを発生する スイッチング・マップ（SM）をロードする 発生したAKCメッセージをACKサーバ40に送る 第６図には、リンクのデータに処理を施し、要求サーバ
に対するインターフェイスを設けるのに必要なハードウ
ェアのブロック図が示されている。この説明のため、TI
デジタル・クロス・バー・スイッチSN74AS8841であると
仮定する。各リンクは、例えば、4B/5Bコードまたは8/1
0コードのような、コード化データを含む直列リンクで
ある。リンクは、光学的リンクでも、電気的リンクでも
かまわない。光学的リンクの場合、光学受信機が光信号
を電気信号に変換する。

第６図を参照すると、リンク及びメッセージ・デコーダ
52が、解読、直列・並列変換、及び、メッセージ・デマ
ルチプレックス機能を実施する。メッセージには２つの
タイプがある、すなわち、１つは、インターフェイス・
プロトコルを含む制御メッセージであり、もう１つは、
回線の接続後に、スイッチを通るデータを含むデータ・
メッセージである。リンク及びメッセージ・デコーダ52
に対する入力51は、直列コード化データ・ストリームで
あり、出力は、クロック53（データから回復）、データ
・バス54、及び、制御バス55である。制御メッセージ
が、制御バス55に生じ、データが、データ・バス54に生
じる。リンク及びメッセージ・デコーダ52は、Advanced
Micro Devices社製のAMD7969集積回路（IC）を用いて
実現することができる。

制御メッセージは、要求サーバにインターフェイスされ
る。要求が認められ、接続が行なわれると、データがデ
ータ・バス54からスイッチ84（第７図）へのリンク（図
示せず）に流れる。スイッチ84は入力リンクと対応する
出力リンクの直接接続部として設けられている。

バス55の制御メッセージは制御メッセージバッファ及び
デコーダ56において各リンク毎に一時的に記憶され、解
読される。制御メッセージ・バッファ及びデコーダ56の
出力は、５つの信号である。第１の信号すなわち“R"は
リンクに対するサービスが必要か否かを識別する。この
出力が活動状態の場合、接続サーバ30（第７図にさらに
詳細に示されている）は、そのタイプに応じて要求に処
理を施す。制御メッセージの解読の結果、上述のよう
に、要求サーバ20に対して、３つの出力の１つ、すなわ
ち、RC1、RC2、または、RD1が発生する。第５の出力
は、リンク要求の制御メッセージ・データを含む８ビッ
トのバスである。

リンクは、ラウンド・ロビン式にサービスを受ける。既
述のように、メッセージ・バッファ及びデコーダ56の第
１の出力における活動ビット“R"は、リンクがサービス
を必要としていることを表わしている。要求サーバを利
用できる場合、ラウンド・ロビン・アービタ58は、解読
された制御メッセージを要求サーバ20に送る。要求サー
バが利用可能であることは“完了”信号が活動状態であ
ることにより、要求サーバ20によって示される。ラウン
ド・ロビン・アービタ58から要求サーバ20に送られるデ
ータには、次の情報が含まれる:RC1、RC2、または、RD
1、メッセージ内容（８ビット）、及び、物理的リンク
・アドレス“i"。これらの信号の受信後、要求サーバ
は、次のように進行する。まず、リンク・アドレスに従
って、要求マップ62における対応する場所の読取りを行
なう。このマップは、本例の場合、８×８のメモリであ
り、各行アドレスには、“i"入力リンクがどの“j"出力
リンクに接続されるかについての接続情報が納められて
いる。この情報は、“要求マップ作業用”レジスタ63と
呼ばれるレジスタに保持される。次に、要求サーバ20
は、アービタ58によって読取りサイクルが認められる
と、接続マップ64における同じ行アドレス場所を読み取
る。このデータは、“接続マップ作業用”レジスタ65と
呼ばれるレジスタに保持される。接続マップ64には、マ
ルチプレクサ66を介して要求サーバ20と接続サーバ30
（第７図）の両方によりアクセスすることができる。接
続マップ64に関するアクセス・サイクルは、各接続サイ
クルの後、接続サーバ30によって認められる。信号RC
1、RC2、RD1のどれが活動状態かによってとられるアク
ションについては、それぞれ、第5A図、第5B図、また
は、第5C図に概要が示されている。そのアクションがAC
Kメッセージを送るということであれば、ACKメッセージ
・サーバ40の制御を受けるFIFOに納められる（第８図に
さらに詳細に示されている）。接続サーバ30（第７図）
に送られる情報は、出力リンク・アドレス“j"と入力リ
ンク・アドレス“i"に対応するFIFOアドレスである。

第７図には、接続サーバ30が示されている。要求サーバ
20からの入力“i"及び“j"は、FIFO制御論理回路70によ
って処理を受け、次に、該回路でこの情報が用いられ
て、適合するFIFOレジスタ72₁、72₂、…、72₈が使用可
能になり、どの入力リンクがその出力リンクに接続され
るべきかが記憶される。８つの出力FIFOレジスタに関す
る状況は、ステージ73₁、73₂、…、73₈から成るFIFO状
況（FS）レジスタにビットによって保持され、FIFOレジ
スタの１つにデータが納められる毎に更新されることに
なる。要求サーバ20と接続サーバ30の両方が接続マップ
64にアクセスするので、２つのサーバの間にはCM/LBア
ービタ75が設けられている。接続マップ64へのアクセス
要求は、要求サーバ20と接続サーバ制御装置74によりア
ービタに対して行なわれ、アービタ75は、優先順位に基
づいて要求を認める。

接続サーバ制御論理回路74は、次のように接続サイクル
を開始する。まず、最下位出力ビットから最上位出力ビ
ットへとリンク状況レジスタ76のチェックを行ない、ど
の出力リンクが利用可能かを確める。接続サーバが見つ
けだす最初に利用可能になる出力リンクは、リンク状況
レジスタ76において見つけられたビットに対応するFIFO
レジスタに進むことによって、サービスを受ける。接続
サーバは、次に、FIFOレジスタに含まれているアドレス
と、FIFOレジスタ自体のアドレスを利用して、接続マッ
プ64を更新する。接続サーバは、順次、リンク状況レジ
スタ76の他のビットについてチェックを続行し、どのリ
ンクが接続に利用可能かを確める。各接続の実施プロセ
ス時に、接続サーバ制御論理回路74は、要求リンクに関
するACKメッセージを生成し、一時ACK、FIFOレジスタ78
に記憶する。接続シーケンスの後、接続サーバがスイッ
チ・マップ発生器82を始動させる。スイッチ・マップ発
生器の構成は、用いられるクロス・バー・スイッチに依
存する。TIスイッチ84は、２つのマップ84a及び84bを有
している。一方は、接続性の活動マップとして用いら
れ、もう一方は、非活動マップとして用いられる。スイ
ッチ・マップのローディング後、接続サーバ制御論理回
路74は、スイッチの制御ラインを介して非活動マップと
活動マップを交換する。新しいスイッチ・マップがロー
ドされると、接続サイクルが完了し、接続サーバは、一
時的ACK、FIFOレジスタ78の内容をACKサーバ40に送る。

第８図には、ACKサーバ40及び出力リンク・インターフ
ェイスが示されている。ACKサーバ40に対しては、２つ
の入力FIFOレジスタ91及び92が設けられており、前者は
要求サーバ20からのものであり、後者は接続サーバ30か
らのものである。ACKサーバFIFOレジスタには、ACKメッ
セージと、要求元の出力リンク・アドレスが含まれてい
る。本例における8x8のクロス・バー・スイッチは８つ
の端末を相互接続するものであり、各端末が送信用の入
力リンクおよび受信用の出力リンクを持っている。ACK
メッセージはACKサーバから、要求元に接続された出力
リンクに送られる。出力リンクのインターフェイスは、
並列・直列変換器及びエンコーダ94から構成される。変
換器／エンコーダ94の入力は、第６図におけるリンク及
びメッセージ・デコータ52に関して既述のものと逆であ
る。変換器／エンコーダ94は、Advanced Micro Devices
製AMD7968ICによって実現することが可能である。

第９図に示す閉待ち行列ネットワークによって、スイッ
チ・サブシステムがモデル化される。該ネットワーク
は、次の接続要求が発生するまでの入力リンクにおける
遅延を表したサーバ待ち行列96、及び、それぞれ、スイ
ッチ・サブシステムにおけるFIFO待ち行列をモデル化に
した８つの先着順サービス（FCFS）待ち行列98から構成
され。待ち行列ネットワークにおける接続要求の流れ
は、次の通りである。要求が、必要とされる出力リンク
がどれであるかによってFCFS待ち行列の１つに到着す
る。単純化のため、所定の時点において要求される出力
リンクは１つだけであると仮定する。さらに、トラフィ
ックは均一である。すなわち、各出力リンクが要求によ
ってアドレス指定される可能性が等しいものと仮定す
る。待ち行列で待機し、サービスを受けた後、すなわ
ち、出力リンクを使用した後、要求入力リンクは、次の
接続要求を発生するのにある程度の時間を要することに
なる。この時間を休止時間と呼ぶことにする。実際に接
続したり、切断したりする影響は、回路保持時間に比べ
れば取るに足らないものであると仮定する。とりわけ、
80Mビット／秒の速度で平均長が4Kバイトのデータを転
送すると、保持時間が約400マイクロ秒になるものと想
定する。スイッチにおいて接続を行なう時間は、保持時
間に比べてほぼ２桁分短いので、その影響は、無視して
も大丈夫である。指数分布した休止時間及び保持時間を
想定すると、待ち行列ネットワークは、積形式の待ち行
列ネットワークになり、従って、分析が簡単に行なえ
る。必要であれば、例えば、Academic Pressから発行さ
れた（1983年）S.S.Lavenbery,Ed.によるComputer Perf
ormance Modeling Handbookを参照されたい。

時間の単位として平均保持時間を利用して第10図には、
平均スイッチ待ち時間、すなわち、１つの要求が回線の
利用を開始するまで、待ち行列において待機しなければ
ならない時間が、リンクにおける入力ロードの関数とし
て作図されている。入力ロードが１ということは、休止
時間がゼロまで短縮される、すなわち、入力リンクがオ
ーバーロードであることを意味している。第10図からほ
ぼ線形関係であることが分る。全ての入力リンクがオー
バーロードである場合、要求は、待ち行列に平均して7/
8の要求で見つかる、従って、その平均待機時間は、0.8
75である。同じ出力リンクを持つ（及び利用する）要求
を８つ以上見つけ出すことはできないので、要求が経験
する可能性のある最長遅延は、７である点に注意された
い。

ここで、スイッチ・サブシステムの用途の特定の例につ
いて説明する。８つの入力／出力リンクを備えた広い帯
域幅の接続性を有するサブシステム・コントローラを想
定する。こうしたコントローラの場合、リンクは、IBM
S/370チャネル（OEM2または直列）、各リンク毎に数
メガビットの速度を越えた専用ファイバ・ドライバ、高
速ローカル・エリヤ・ネットワーク（LAN）、または、
公衆ネットワークに対するT3インターフェイス・カード
に取りつけることができる。該スイッチ・サブシステム
を利用して、この接続性サブシステムに関するパーソナ
ル・コンピュータ（PC）をベースにしたコントローラの
アーキテクチャを示す。望ましいPCは、一群のバス・ア
ーキテクチャの支援を行なうIBM社製パーソナル・シス
テム２（PS/2）シリーズのパーソナル・コンピュータの
１つである。

現在のところ、PS/2コンピュータは、特定のバス・アー
キテクチャ、マイクロプロセッサのタイプ及び速度、及
び、記憶速度によって決まる有効な帯域幅を有するバス
を備えている。基本的には、３つのレベルのPS/2バス：
すなわち、８ビットのバス、16ビットのバス、及び、32
ビットのバスがある。16ビットのバスは、5Mバイト／秒
までの速度で伝送し、一方、32ビットのバスは、10Mバ
イト／秒までの速度で伝送する。また、32ビットのアー
キテクチャは、バスにおける各PCカードをスレーブまた
はマスタとすることが可能な“ニブル・モード”と呼ば
れるモードを支援するものであり、PCのマイクロプロセ
ッサを用いることによって、PCのメモリを通ることな
く、あるいは、アドレスを発生することなく、２つのカ
ード間においてデータ転送を行なうことも可能である。
このモードの場合、転送は、80Mバイト／秒もの速度で
行なうことができる。各PCカード毎に、スレーブ・カー
ドに関するアドレスの発生を支援するには、追加論理回
路を実現しなければならない。ニブル・モードのバスの
働きによって、高速のスイッチング能力が得られるが、
２つの欠点がある。第１に、バースト転送を80Mバイト
のデータ転送速度に維持できるようにするためには、各
カード毎に、高速の論理回路及びメモリが必要になる。
第２に、バスの拡張は、バスに対するタイミングの制約
のため、実際的ではなく、あるいは、信頼性がない。従
って、拡張部分は、バス間アダプタを利用して、低速の
バスを備えなければならない。以下に示すコントローラ
の設計は、バスの速度に依存せず、また各カードは、ス
イッチのリンク速度（TIスイッチの場合、10Mバイト／
秒）より高速の論理回路またはメモリを必要としない。
第11図には、コントローラの論理的アーキテクチャが示
されている。

第11図に示すように、PC100（コントローラ）における
各アダプタ1011、1012、1013は、PCバス102に取りつけ
られる。PCバス102の取りつけに加え、各アダプタから
の出力リンク及び各アダプタに対する入力リンクが、TI
クロス・バー・スイッチを含むPCスイッチ・カード104
に接続される。16のワイヤの背面106を利用して、スイ
ッチ・カード104に対する、及び、スイッチ・カード104
からのリンクを実現することができる。このリンクの信
号は、独立しており、それも時間的に独立している点に
留意されたい。各アダプタ1011、1012、1013は、アタッ
チメント・プロトコル（チャネルLAN、T3、または、フ
ァイバ・ドライバ）、メモリ・バンク、マイクロプロセ
ッサ・サブシステム、スイッチ・インターフェイス、及
び、PCバス・インターフェイスから構成される。データ
転送は、スイッチを介し、アダプタ間で行なわれる。ネ
ットワーク管理は、PCインターフェイスを介して行なわ
れる。リンクまたはスイッチが故障の場合、修復される
まで、データ転送は、PCバス102を介し、性能が低下し
た状態で行なうことができる。

クロス・バー・スイッチをベースにしたロー・エンドの
高性能スイッチ・サブシステムに関するアーキテクチャ
について、提示した。スイッチ・サブシステムに対する
単純なインターフェイス・プロトコルを設計し、各種ス
イッチ・サーバの論理構造とハードウェア構造について
説明した。さらに、待ち行列ネットワーク・モデルに基
づいてスイッチ・サブシステムのモデリングを行ない、
その期待性能について評価した。すなわち、スイッチ・
サブシステムを用いて、PCをベースにした広い帯域幅の
持続性を有するサブシステム・コントローラの設計を行
なった。スイッチ・サブシステムの主たる特徴について
は、以下に概要を示す。

スイッチ・サブシステムは、プロセッサはないが、80M
ビット／秒のリンク速度で高速のスイッチング及び処理
を行なう専用ハードウェアを備えた単一のPCボードによ
って実現することができる。PCボードにおけるデータ構
造の一部は、主コントローラ・メモリに対するメモリ・
マッピングを施すことができ、従って、実現しやすいス
イッチング管理機構が可能になる。

スイッチ・サブシステムは、３つのサーバ、すなわち、
要求サーバ、接続サーバ、及び、肯定応答サーバから構
成される。３つのサーバは、パイプ・ライン式に機能
し、１度に多数の要求を扱い、接続することができる。

入力リンクからの単一要求は１つ以上の（本実施例では
８つまで）出力リンクに振り向けることができる。これ
によって、サブセットまたは全てのリンクに対するメッ
セージの同報通信が可能になる。接続サーバは、接続要
求において要求される全ての出力リンクに対して並行サ
ービスを施す。

各出力リンク毎に先着順サービスの規則が採用されてい
るので、資源の正しい利用が可能になる。

ただし、インターフェイス・プロトコルにおける待ち行
列のないオプションの場合、すぐには接続できない緊急
接続要求を可能性のある別の接続サブシステムに通すこ
とができるか、あるいは、代替アクションをとらせるこ
とになる。

最後に、スイッチにおける最長待合せ遅延は、既述のよ
うに、１要求元当りの最長許容保持時間の７倍を限度と
する。これは、要求元の有限数とFCFS待ち行列の規則の
ためである。これは、また、最大で８のFIFOスタックサ
イズが必要になるということを意味するものである。

E. 発明の効果 本発明によれば、パイプ・ライン式に動作する要求サー
バ、接続サーバ、及び、肯定応答サーバを備え、市販の
クロス・バー・スイッチに制御を加えるロー・エンドの
高性能スイッチ・サブシステムが得られる。受信する接
続要求のタイプ及びスイッチの現在状況に応じて、いく
つかのサーバのアクションに制御を加えるフレキシブル
・プロトコロが得られる。

【図面の簡単な説明】

第１図は、本発明によるスイッチ・サブシステムのシス
テム・アーキテクチャを示す、高レベルのブロック図で
ある。 第２図は、要求メッセージのデータ様式を示す図であ
る。 第３図は、肯定応答メッセージのデータ様式を示す図で
ある。 第４図は、本発明で用いられるプロトコルのデータ構造
を示すブロック図である。 第5A図、第5B図、及び、第5C図は、３つの異なるタイプ
の要求メッセージに対するいくつかのサーバ間における
論理的流れを示すブロック図である。 第６図は、要求サーバの構造をより詳細に示すブロック
図である。 第７図は、接続サーバの構造をより詳細に示すブロック
図である。 第８図は、肯定応答サーバの構造をより詳細に示すブロ
ック図である。 第９図は、本発明によるスイッチング・サブシステムの
性能を評価するのに用いられる待ち行列ネットワーク・
モデルのブロック図である。 第10図は、第９図の待ち行列ネットワーク・モデルに基
づくスイッチング・サブシステムの性能を示すグラフで
ある。 第11図は、パーソナル・コンピュータにおけるスイッチ
ング・サブシステムの実施例を示すフロック図である。 10……スイッチ・サブシステム 12……スイッチ・サーバー 14……データ構造 16……クロス・バー・スイッチ 18……入力リンク、20……出力リンク 20……要求サーバ、30……接続サーバ 40……ACKサーバ 52……リンク及びメッセージ・デコーダ 53……クロック、54……データ・バス 55……制御バス 56……制御メッセージ・バッファ及びデコーダ 58……ラウンド・ロビン・アービタ 62……要求マップ 63……要求マップ作業用レジスタ 64……制御マップ 65……接続マップ作業用レジスタ 70……FIFO制御論理回路 74……接続サーバ制御論理回路 75……アービタ、76……リンク状況レジスタ 78……一時的ACK FIFOレジスタ 82……スイッチ・マップ発生器 91、92……入力FIFOレジスタ 94……並列・直列変換器及びエンコーダ 96……無限サーバ待ち行列 100……PC、101……アダプタ 102……PCバス、 104……PCスイッチ・カード 106……スイッチ・リンク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー・ナスレルデン・タンタフイ アメリカ合衆国ニユーヨーク州マホパツ ク、メープル・ヒル・ドライブ31番地 (72)発明者 ドミニツク・アンソニー・ザンボ アメリカ合衆国ニユーヨーク州ホワイト・ プレーンズ、メデソン・ストリート35番地 (56)参考文献 特開 昭60−98791（ＪＰ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数の入力リンク及び複数の出力リンクに
   接続されており、メモリと、前記メモリに対するマッピ
   ングを施されるスイッチ・サブシステム用のデータ構造
   を備えたコントローラの制御下で、クロス・バー・スイ
   ッチを作動させて、前記入力リンクのうちから選択され
   たリンクを前記出力リンクのうちから選択されたリンク
   に接続するスイッチ・サブシステムにおいて、 前記複数の入力リンクに接続されて、要求メッセージに
   応答し、前記複数の出力リンクとの接続を行なうように
   なっており、前記データ構造における要求マップをチェ
   ックして、要求が前記要求マップ内にあるか否かを確め
   る要求サーバと、 前記要求サーバに応答し、前記要求マップ内にまだ要求
   がなければ、前記データ構造におけるリンク状況レジス
   タをチェックして、接続が可能か否かを確め、可能であ
   れば、前記データ構造における接続マップをチェックし
   て、前記クロス・バー・スイッチの制御に用いられるス
   イッチ・アップを前記データ構造において生成する接続
   サーバと、 前記要求サーバ及び前記接続サーバに応答し、要求メッ
   セージに応答してとられるアクションに従って、前記要
   求メッセージを発した要求元に接続された出力リンクに
   肯定応答メッセージを発生する肯定応答サーバと、 複数の入力リンクから直列データを受信し、前記クロス
   ・バー・スイッチに接続されたデータ・バスに、また
   は、制御バスに前記直列データを分離するリンク・デコ
   ーダと、 前記制御バスに接続されて、要求のタイプ、及び前記ク
   ロス・バー・スイッチで作用を受けるリンクを指定した
   リンク・フィールドの識別を行なう出力を発生する制御
   メッセージ・バッファ及びデコーダと、 前記制御メッセージ・バッファの出力を受信し、前記要
   求サーバが利用可能な場合には、該出力を前記要求サー
   バに供給して、リンク要求のサービスが順番に実施され
   るようにするラウンド・ロビン・アービタと、 から構成されるスイッチ・サブシステム。
2. 【請求項２】前記接続サーバには、前記要求サーバから
   のリンク・アドレスに応答し、前記出力リンクの１つに
   対応する前記データ構造におけるFIFOレジスタのリンク
   要求を持ち 、前記データ構造におけるFIF0状況レジス
   タを更新して、前記FIFOレジスタの現在の状況を反映す
   るFIFO制御論理回路が含まれていることと、前記接続サ
   ーバは、前記FIFOレジスタに含まれたデータを利用し
   て、前記接続マップの更新を行なうことを特徴とする、
   請求項１に記載のスイッチ・サブシステム。
3. 【請求項３】プロセッサ及びメモリが接続されているバ
   スを備えたタイプのパーソナル・コンピュータにおいて
   実現されるということと、 前記要求サーバ、前記接続サーバ、前記肯定応答サー
   バ、及び、前記クロス・バー・スイッチを備えたスイッ
   チ・カードが含まれていることと、 前記スイッチ・カードは、前記バスに接続されているこ
   とと、 前記バスと並列をなし、前記スイッチ・カードに接続さ
   れた複数のスイッチ・リンクと、 前記バス及び前記スイッチ・リンクに接続されて、前記
   スイッチ・サブシステムと複数の通信チャネルの間にイ
   ンターフェイスを形成する複数の高速アダプタと、 がさらに備わっていることを特徴とする、請求項２に記
   載のスイッチ・サブシステム。
4. 【請求項４】スイッチ・サブシステムが複数の入力リン
   ク及び複数の出力リンクに接続され、メモリと、前記メ
   モリに対するマッピングを施されるスイッチ・サブシス
   テム用のデータ構造を備えたコントローラの制御下で、
   前記スイッチ・サブシステムがクロス・バー・スイッチ
   を作動させて前記入力リンクのうちから選択されたリン
   クを前記出力リンクのうちから選択されたリンクに接続
   し、前記スイッチ・サブシステムは前記複数の入力リン
   クに接続された要求サーバと、前記要求サーバに応答す
   る接続サーバと、前記要求サーバ及び前記接続サーバに
   応答する肯定応答サーバを備えている如き前記スイッチ
   ・サブシステムにおいて、複数の入力リンクを複数の出
   力リンクに接続するスイッチング方法であって、 待合せを伴う接続要求に応答し、要求サーバによって、
   前記データ構造における要求マップ及び接続マップをチ
   ェックして、前記要求マップに要求がなければ、新しい
   要求を支持し、前記出力リンクに対応する複数のF1FOレ
   ジスタの１つにその要求を納め、前記データ構造におけ
   る前記FIFOレジスタの状況を表したベクトルを更新する
   ステップと、 接続サーバによって、前記データ構造における前記ベク
   トル、及び、前記出力リンクの状況を記録するリンク状
   況レジスタをチェックし、１つ以上の接続が可能か否か
   を確めて、可能であれば、前記データ構造における前記
   リンク状況レジスタ及び接続マップの更新を行ない、前
   記データ構造においてスイッチ・マップを生成し、前記
   スイッチ・マップを前記クロス・バー・スイッチにロー
   ドし、行われた接続に対応した要求をFIFOレジスタから
   取り除き、前記ベクトルを更新して、接続が完了したこ
   とを表わす第１の肯定応答メッセージを発生するステッ
   プと、 肯定応答サーバによって、前記第１の肯定応答メッセー
   ジを送るステップと、 から構成されるスイッチング方法。
5. 【請求項５】要求サーバによって行われるステップであ
   って、要求が要求マップ及び接続マップ内であれば、接
   続がすでに完了していることを表示し、次に、前記第１
   の肯定応答メッセージを発生して、前記肯定応答サーバ
   に送るステツプと、 要求サーバによって行われるステップであって、要求が
   要求マップ内にあって、接続マップ内にはない場合、保
   留要求を表示し、次に、重複要求メッセージを表わした
   第２の肯定応答メッセージを発生して、前記肯定応答サ
   ーバに送るステップと、 がさらに含まれていることを特徴とする、請求項４に記
   載のスイッチング方法。
6. 【請求項６】要求サーバによって行われるステップであ
   って、切断要求に応答して、要求マップ及び接続マップ
   のチェックを行なうステップと、 要求サーバによって行われるステップであって、要求が
   要求マップ及び接続マップ内にあれば、要求マップ、接
   続マップ、及び、リンク状況レジスタを更新することに
   よって、切断を行ない、切断が完了したことを表わす第
   ３の肯定応答メッセージを発生して、前記肯定応答サー
   バに送るステップと、 がさらに含まれることを特徴とする、請求項４に記載の
   スイッチング方法。
7. 【請求項７】要求サーバによって行われるステップであ
   って、前記切断要求に応答し、接続要求が要求マップ内
   にはあるが、接続マップ内にはない場合、保留要求を表
   示し、未処理の接続要求を切断する試みを指示する第４
   の肯定応答メッセージを発生して、肯定応答サーバに送
   るステップと、 要求サーバによって行われるステップであって、要求マ
   ップに要求がなければ、回路がすでに切断されているこ
   とを表示し、すでに切断されている回路を切断する試み
   を指示する第５の肯定応答メッセージを発生して、前記
   肯定応答サーバに送るステップと、 がさらに含まれることを特徴とする、請求項６に記載の
   スイッチング方法。
8. 【請求項８】要求サーバによって行われるステップであ
   って、要求マップ内に要求があるとき、保留または接続
   済みの回路の接続を表示し、次に、出力リンクが利用で
   きないということを表わす第６の肯定応答メッセージを
   発生するステップがさらに含まれることを特徴とする、
   請求項７に記載のスイッチング方法。