JPH03177949A - スイツチ・サブシステム及びスイツチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、スイッチング・システムに関連する
ものであり、とりわけ、各リンク毎に多数の要求を取り
扱い、並列に接続サービスを実施し、クロス・バー・ス
イッチを利用するスイッチ・サブシステムの並列アーキ
テクチャに関するものである。

Ｂ、従来技術及びその課題 ］ンピュータ・システムは、演算処理装置、メモリ・モ
ジュール、及び、通信、表示、及び、記憶装置に対する
コントローラ・ユニットといったいくつかのユニットか
ら構成される。これらのユニットは、別個に機能するが
、時々、また、場合によっては、極めて頻繁にデータ交
換を行なう。

これらのユニットを接続する、従って、データ転送のた
めの伝達手段を提供する単純かつ直接的な方法は、バス
を用いることである。小形システムの場合、単一バスは
、該システムの各種ユニットを接続するコスト的に有効
な手段である。わずかなユニットではすまない、あるい
は、広い帯域幅を必要とする大形システムの場合、回路
争奪を最小限にする、従って、高性能をもたらす非ブロ
ツク化接続サブシステムが必要になる。こうしたシステ
ムの例には、クロス・バー・スイッチを利用したスイッ
チ・サブシステムがある。完全なスイッチ・サブシステ
ムには、クロス・バー・スイッチ以外に、スイッチの動
作を制御し、スイッチ・サブシステムに対するインター
フェイス・プロトコルを実現するスイッチ・サーバ及び
データ構造が含まれている。

Ｃ，Ｇｅｏｒｇｌｏｕに対する米国特許第４．６３０．
０４５号には、既述のタイプのスイッチ・サブシステム
の一例が開示されている。Ｇｅｏｒｇｌｏｕは、とりわ
け、多重プロセッサによるコンピュータ用途に用いるの
適した、クロス・バー・スイッチの高性能コントローラ
について説明している。コントローラは、並列／パイプ
・ライン・アーキテクチャを備えているため、第１の要
求の１つのステップと第２の要求のもう１つのステップ
が同時にサービスを受け、１つのステップをなすいくつ
かのサブステップが同時に実施されるようにすることが
できる。

Ｇｅｏｒｇｌｏｕのスイッチ・サブシステムは、大形コ
ンピュータ・システムに取りつけられると、うまく機能
するが、そのコストは、ロー・エンドの用途には高すぎ
る。

必要になるのは、良好な性能を発揮するが、比較的安価
なため、このタイプのスイッチング能力がロー・エンド
のコンピュータ・システムにも得られるようにすること
ができるスイッチング・サブシステムである。

従って、本発明の目的は、各リンク毎に多くの要求を接
続できるようにし、それによって、実際に行なう接続に
関連したオーバーヘッドを短縮する、ロー・エンドの高
性能スイッチ・サブシステムのためのアーキテクチャを
提供することにある。

本発明の、もう１つの目的は、要求サーバ、接続サーバ
、及び、肯定応答サーバといったスイッチ・サーバが、
パイプ・ライン式に働き、従って、広い帯域幅が得られ
るようにすることが可能なアーキテクチャを備えたスイ
ッチ・サブシステムを提供することにある。

本発明のもう１つの目的は、各種用途に適応することが
でき、要求された出力リンクが利用可能になるまで、制
御要求をスイッチ・サブシステムで待機させることがで
きる、あるいは、要求された出力リンクが利用可能でな
ければ、即座に要求元に知らせて、代替アクションをと
ることができるようにするスイッチング・サブシステム
のためのインターフェイス◆プロトコルを提供すること
にある。

Ｃ０課題を解決するための手段 ロー・エンドの高性能スイッチ・サブシステムのための
アーキテクチャによって、各リンク毎に多数の要求の接
続が可能になる。スイッチ・サブシステムは、パーソナ
ル・コンピュータのようなコントローラの制御下で、ク
ロス・バー・スイッチを作動させ、複数の大力リンクの
うち選択されたリンクを複数の出力リンクのうち選択さ
れたリンクに接続する。スイッチ会サブシステムのデー
タ構造は、コントローラのメモリに対するマツピングが
施される。スイッチ・サブシステムは、３つのスイッチ
・サーバ、すなわち、バイブ・ライン式に機能する、要
求サーバ、接続サーバ、及び、肯定応答サーバから構成
される。スイッチング・サブシステムのインターフェイ
ス・プロトコルは、各種用途に適応することができ、要
求された出力リンクが利用可能になるまで、接続要求を
スイッチ・サブシステムで待機させるか、あるいは、要
求された出力リンクが利用できなければ、即座に要求元
に知らせて、代替アクシｅンがとれるようにすることが
できる。

Ｄ、実施例 ここで図面を参照すると、とりわけ、第１図を参照する
と、本発明によるスイッチ・サブシステムの汎用アーキ
テクチャがブロック図の形で示されている。スイッチ・
サブシステム１０は、複数のスイッチ・サーバ１２、デ
ータ構造＋４、及び、クロス・バー・スイッチ１６から
構成される。論理的に、スイッチ・サーバ１２は、クロ
ス・バー・スイッチ１６を利用するため、データ構造を
調べる。さらに、１　ｉｌｌの入力リンク１８と１ｆｆ
ｌの出力リンク２０が設けられている。スイッチ・サブ
システムに対するインターフェイスは、　１組の要求メ
ツセージと１組の肯定応答（ＡＣＫ）メツセージによっ
て規定される。入力リンクからスイッチ・サブシステム
への要求メツセージは、この入力リンクから１つ以上の
出力リンクへの回線を形成したり、あるいは、切断した
りする要求である。スイッチ・サブシステムは、これら
の要求メツセージに応答し、要求の状況を知らせるＡＣ
Ｋメツセージを送る。

インターフェイス・プロトコルは、各種用途に適応する
ため、効率的な高レベルのプロトコルを実現できるよう
に設計されている。インターフェイス・プロトコルの主
たる特徴は、要求された出力リンクが利用可能になるま
で、接続要求をスイッチ・サブシステムで待機させるこ
とができる、あるいは、要求された出力リンクが利用で
きなければ、即座に要求端末に知らせて、代替アクショ
ンがとれるようにすることができるという点である。ま
た、インターフェイス・プロトコルは、　１つ以上の出
力リンクにアドレス指定する要求を可能ならしめる。ス
イッチ・サブシステムに対する要求メツセージは、第２
図に示す様式を備えており、２つの部分、すなわち、メ
ツセージ・タイプと、要求される出力リンクから構成さ
れる。

第２図に示すように、メツセージ・タイプは、４ビット
幅であり、１Ｇまでのメツセージ・タイプを規定するこ
とができるが、望ましい実施例の場合、下記の３つのメ
ツセージ◆タイプしかない：ＲＣ１（０００１）−待合
せ（待ち行列化）を伴う接続要求。

ＲＣ２（００１Ｇ）−待合せを伴わない接続要求。

ＲＤ　１　’（００１１）−切断要求。

最初の２つの要求であるＲＣＩ及びＲＣ２は、要求メツ
セージで指示された出力リンクに対する接続要求である
。ＲＣｌ及びＲＣ２に対するスイッチ応答は、要求され
た出力リンクが利用できない場合に限って異なる。こう
した場合、必要とされる出力リンクが利用可能になるま
で、ＲＣ１要求はスイッチ・サブシステムで待機し、一
方、ＲＣ２要求は待機しないが、スイッチ・サブシステ
ムが、入力リンクに対し要求された出力リンが利用でき
ない旨の返答を行なう。ＲＣ２メツセージにおいて出力
リンクのサブセットを利用できる場合には、スイッチ・
サブシステムは、そのサブセットを接続する。第３のタ
イプの要求であるＲＤｌは、単に、要求メツセージで指
示された出力リンクを切断する要求にすぎない。

これを説明するため、８×８のクロス・バー・スイッチ
を想定する。スイッチ・サブシステムのハードウェア構
造は、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　　（Ｔ　
Ｉ）製デジタル・クロス・バー・スイッチ５Ｎ７４Ａ８
Ｂ４１を用いることによって実現することができる。

ただし、これは、単なる実施例の１つにすぎないのはも
ちろんであり、当該技術の熟練者には明らかなように、
本発明の教示は、既述のタイプのスイッチング・サブシ
ステムに摘要できるのが普通である。第２図に示すよう
に、出力りツク・フィールドの幅は、スイッチのサイズ
によって決まる。

従って、８×８のスイッチの場合、要求メツセージの出
力りツク・フィールドは、各出力リンク毎に１ビツトで
、８ビツトの幅を備えている。出力リンク◆フィールド
におけるｉ番目の（ｉ　＝　１＋２、・・・、８）活動
ビット位置は、要求がｉ番目の出力リンクにアドレス指
定していることを表わす。

この様式の要求メツセージによって、入力リンクは、多
数の出力リンクの接続または切断を要求することが可能
になり、従って、出力リンクの一部または全てに対する
同報通信能力が得られる。

ＡＣＫメツセージは、スイッチ・サブシステムが、入力
リンクからの要求メツセージに応答して送るメツセージ
である。ＡＣＫメツセージの様式は、第３図に示すよう
に要求メツセージの様式と同じである。６タイプのＡＣ
Ｋメツセージがあり、そのうち３つは３つの接続要求に
対応し、３つは、切断メツセージに対応している。この
６タイプのＡＣＫメツセージは、次の通りである：ＡＣ
１（０００１）−接続完了。

Ａ　Ｃ２（００１０）−接続要求の重複。

Ａ　Ｃ３（００＋１）−出力リンクが利用できない、Ａ
Ｄ　１　（０１００）−切断完了。

ＡＤ２　（０１０１）−切断済みの回線を切断しようと
する試み。

ＡＤ３　（０１１０）−未処理の接続要求を切断しよう
とする試み。

最初の３つのメツセージは、接続要求に対する応答であ
る。Ａｃｔメツセージは、要求メツセージの出力りツク
・フィールドに指示されたリンクが、今や、使用する要
求人力リンクに利用可能であるという旨の肯定応答であ
る。ＡＣ２メツセージは、スイッチ・サブシステムにお
いて未処理か、あるいは、すでに接続されている同じ入
力リンクからの以前の接続要求と重複する接続要求メツ
セージに対する応答である。ＡＣ３メツセージは、要求
リンクに対して、出力りツク・フィールドに指示された
リンクがすでに接続済みであることを知らせる、ＲＣ２
接続要求に対する応答である。

最後の３つのＡＣＫメツセージは、切断要求に対応する
。ＡＤＩメツセージは、該メツセージに指示の出力リン
クが、現在、切断済みである旨の肯定応答である。接続
されていない回線を切断しようとする入力リンクは、ス
イッチ・サブシステムからＡＤ２メツセージを受信する
。最後に、ＡＤ３メツセージは、その接続要求がまだス
イッチ・サブシステムにおいて未処理の出力リンクを切
断しようとする入力リンクに対する応答である。

スイッチ・サブシステムにおける要求の状況及び出力リ
ンクの状況を示す１組のデータ構造は、られる。このデ
ータ構造は、第４図に示すデータ・オブジェクトから構
成され、以下に説明を行なつＯ 要求マツプ（ＲＭ）は、８×８のマトリンクスであり、
行及び列は、それぞれ、入力リンク及び出力リンクを表
わしている。　（ｉ」）番目の項目が“１”であれば、
入力リンクｉを出力リンクｊに接続する要求が、接続が
行なわれるのを待機しているか、あるいは、すでに満た
されている、すなわち、回線が接続されていることを表
わしている。一方、項目が“Ｏ”であれば、入力リンク
ｉが出力リンクｊに接続されておらず、その回路につい
て保留されている要求はないという事実を反映している
。

接続マツプ（ＣＭ）は、やはり、８×８のマトリンクス
であるが、ＣＭはＲＭのサブセットであるためＮ　　（
ＩＪ）番目の項目がＩ”であれば、大力リンクｉが、出
力リンクｊに接続されている（または、次にクロス・バ
ー・スイッチがロード表わしている。

スイッチ・マップ（ＳＭ）は、ＣＭから生成され、ＣＭ
が指示する接続パターンを得るため、クロス◆バー・ス
イッチにロードされる。

各出力リンク毎に１つの、組をなす先入れ先出しくＦ　
Ｉ　ＦＯ）レジスタが、Ｆ’ｌＦＯ待ち行列（ＦＱ）を
形成している。要求された出力リンクが利用可能になる
まで、接続要求は、適合するＦＩＦＯ待ち行列において
待機させられる。各ＦＩＦＯ待ち行列は、最大炎で８つ
の項目を納めており、各項目は、要求入力リンクのアド
レスを保持している。

ＦＩＦＯ状況（Ｆ’Ｓ）は、８つのＦＩＦＯ待ち行列の
状況を示す８ビツトのベクトルである。ＦＳにおける項
目がｌ″であれば、対応するＦＩＦＯ待ち行列が１つ以
上の要求を保持していることを表わしている。一方、　
′０°“であれば、待ち行列が空であることを表わして
いる。

最後に、リンク状況（ＬＳ）は、各出力リンク毎に１ビ
ツトの、８ビツトのベクトルである。ＬＳは、出力リン
クの実際の状況、それらが現在接続されているか否かを
示す。

第５Ａ図、第５Ｂ図、及び、第５Ｃ図に概要を示すよう
に、パイプ・ライン式に機能する３つのスイッチ・サー
バがある。これらは、要求サーバ２０、接続サーバ３０
、及び、ＡＣＫサーバ４０である。

要求サーバ２０は、接続が可能な場合にメツセージを接
続サーバ３０に送るか、または、適合するＡＣＫメツセ
ージを発生することによって、要求メツセージの処理を
行なう。接続サーバ３０は、要求の待ち行列に操作を加
え、接続を行ない、接続が完了すると、ＡＣＫメツセー
ジを発生する。ＡＣＫ４０は、要求メツセージに応答し
、要求サーバ２０または接続サーバ３０から受信したＡ
ＣＫメツセージを送る。第５Ａ図、第５Ｂ図、及び、第
５Ｃ図には、スイッチ・サブシステム内における各種タ
イプの要求メツセージの論理的流れの図が示されている
。これらの図のそれぞれにおいて、要求サーバ２０は、
メツセージを検出するまで、入力リンクのループをたど
る。次に、検出された要求メツセージのタイプによって
、要求サーバ２０は、接続サーバ３０及びＡＣＫサーバ
４０との通信を行なう。

第５Ａ図に関連して、ＲＣ１メツセージを検出すると、
次のアクションがとられる： ＲＣＩ要求 ＲＭ及びＣＭをチェックする ＲＭに要求がなければ（新しい要求）、ＲＭ及びＦＳを
更新し、要求をＦＱに納めることによって、接続に備え
る ＲＭ及びＣＭに要求があれば（すでに接続されている）
、ＡＣＩメツセージを送る 要求がＲＭにはあるが、ＣＭにはない場合（要求を保留
している）、ＡＣ２メツセージを送る第５Ｂ図の場合、
ＲＣ２メツセージを検出すると、次の７クシ甘ンがとら
れる： ＲＣ２要求 ＲＭをチェックする ＲＭに要求がなければ（接続可能）、ＲＭ及びＦＳを更
新し、要求をＦＱに納めることによって、接続に備える ＲＭに要求があれば（保留または接続ずみ）、ＡＣ３メ
ツセージを送る 第５Ｃ図の場合、ＲＤ１メツセージを検出すると、次の
アクションがとられる： ＲＤＩ要求 ＲＭに要求があければ（すでに切断済み）、ＡＤ１メツ
セージを送る 要求がＲＭにはあるが、ＣＭにはない場合（要求を保留
している）、ＡＤ３メツセージを送るＲＭ及びＣＭに要
求があれば（回線が接続されている）、ＲＭｌ　ＣＭｌ
　及び、ＬＳを更新し、ＡＤ１メツセージを送ることに
よって切断する接続サーバ３０は、ＦＳ及びＬＳを確め
ることによって、接続が可能か否かをチェックする。１
つ以上の接続が可能であれば、接続サーバは、次のステ
ップを実施する； ＣＭ及びＬＳを更新し、ＳＭを発生する可能性のある全
ての接続について、ＦＱから要求を除去し、ＦＳを更新
し、ＡＣＬメツセージを発生するスイッチング・マツプ
（ＳＭ）をロードする発生したＡＣＫメツセージをＡＣ
Ｋサーバ４０に送る 第６図には、リンクのデータに処理を施し、要求サーバ
に対するインターフェイスを設けるのに必要なハードウ
ェアのブロック図が示されている。

この説明のため、ＴＩデジタル・クロス・バー・スイッ
チＳ　Ｎ　７４Ａ　３８８４１であると仮定する。各リ
ンクは、例えば、４　Ｂ１５　Ｂコードまたは８／ｌＯ
コードのような、コード化データを含む直列リンクであ
る。りツクは、光学的リンクでも、電気的リンクでもか
まわない。光学的リンクの場合、光学受信機が光信号を
電気信号に変換する。

第６図を参照すると、リンク及びメツセージ・デコーダ
５２が、解読、直列・並列変換、及び、メツセージ・デ
マルチプレックス機能を実施する。

メツセージには２つのタイプがある、すなわち、１つは
、インターフェイス・プロトコルを含む制御メツセージ
であり、もう１つは、回線の接続後に、スイッチを通る
データを含むデータ・メ・ソセージである。リンク及び
メツセージ・デコーダ５２に対する入力５１は、直列コ
ード化データ・ストリームであり、出力は、クロック５
３（データから回復）、データ・バス５４、及び、制御
バス５５である。

制御メツセージが、制御バス５５に生じ、データが、デ
ータ・バス５４に生じる。　リンク及びメツセージ・デ
コーダ５２は、Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖ
ｉｃｅｓ社製のＡ　Ｍ　Ｄ　７９６９集積回路（ＩＣ）
を用いて実現することができる。

制御メツセージは、要求サーバにインターフェイスされ
る。要求が認められ、接続が行なわれると、データがデ
ータ・バス５４からスイッチ・リンクに流れ、従って、
スイッチ・カードが入力リンクと対応する出力リンクの
直接接続部として設けられている。

バス５５の制御メツセージは、制御メッセージ・バッフ
ァ及びデコーダ５６において各リンク毎に一時的に記憶
され、解読される。制御メッセージ・バッファ及びデコ
ーダ５６の出力は、５つの信号である。第１の信号すな
わち“Ｒｏ“は、リンクに対するサービスが必要か否か
を識別する。この出力が活動状態の場合、接続サーバ３
０（第７図にさらに詳細に示されている）は、そのタイ
プに応じて要求に処理を施す。制御メツセージの解読の
結果、上述のように、要求サーバ２０に対して、３つの
出力の１つ、すなわち、ＲＣＩ、ＲＣ２、または、ＲＤ
ｌが発生する。第５の出力は、リンク要求の制御メツセ
ージ・データを含む８ビツトのバスである。

リンクは、ラウンド・ロビン式にサービスを受ける。既
述のように、メッセージ・バッファ及びデコーダ５６の
第１の出力における活動ビット６“Ｒ”は、リンクがサ
ービスを必要としていることを表わしている。要求サー
バを利用できる場合、ラウンド・ロビン・アービタ５８
は、解読された制御メツセージを要求サーバ２０に送る
。これは、″完了”信号が活動状態の場合、要求サーバ
２０によって示される。ラウンド・ロビン・アービタ５
８から要求サーバ２０に送られるデータには、次の情報
が含まれる：ＲＣ１、ＲＣ２、または、ＲＤＩ、メツセ
ージ内容（８ビツト）、及び、物理的リンク・アドレス
“ｉ”　これらの信号の受信後、要求サーバは、次のよ
うに進行する。まず、リンク・アドレスに従って、要求
マツプＢ２にわける対応する場所の読取りを行なう。こ
のマツプは、本例の場合、８×８のメモリであり、各行
アドレスには、“ｉ”入力リンクがとの“ｊ　１１出力
リンクに接続されるかについての接続情報が納められて
いる。

このデータは、　“要求マツプ作業用”レジスタ６３と
呼ばれるレジスタに保持される。次に、要求サーバ２０
ハ、アービタ５８によって読取リサイクルが認められる
と、制御マツプ６４における同じ行アドレス場所を読み
取る。このデータは、　′接続マツプ作業用”レジスタ
６５と呼ばれるレジスタに保持される。接続マツプＢ４
には、マルチプレクサ６６を介して要求サーバ２０と接
続サーバ３０（第７図）の両方によりアクセスすること
ができる。接続マツプ６４に関するアクセス・サイクル
は、各接続サイクルの後、接続サーバ３０によって認め
られる。信号ＲＣＩ、ＲＣ２、ＲＤＩのどれが活動状態
かによってとられるアクンヨンについては、それぞれ、
第５Ａ図、第５Ｂ図、または、第５Ｃ図に概要が示され
ている。そのアクシａンがＡ、　ＣＫメツセージを送る
ということであれば、ＡＣＫメツセージ・サーバ４０の
制御を受けるＦＩＦＯに納められる（第８図にさらに詳
細に示されている）。接続サーバ３０（第７図）に送ら
れる情報は、出力リンクをアドレス“ｊ”と入力リンク
・アドレス“ｉ“に対応するＦＩＦＯアドレスである。

第７図には、接続サーバ３０が示されでいる。要求サー
バ２０からの入力“ｉ゛及び“ｊ″は、ＦＩＦＯ制御論
理回路７０によって処理を受け、次に、該回路でこの情
報が用いられて、適合するＦＩＦＯレジスタ７２１　％
　　７２２　、・・・　７２＠が使用可能になり、どの
人力リンクがその出力リンクに接続されるべきかが記憶
される。８つの出力ＦＩＦＯレジスタに関する状況は、
ステーノア３＋　ｓ　７：１２　、・・・７３自から成
るＦＩＦＯ状況（ＦＳ）レジスタにビットによって保持
され、ＦＩＦＯレジスタの１つにデータが納められる毎
に更新されることになる。

要求サーバ２０と接続サーバ３０の両方が接続マツプ６
４にアクセスするので、２つのサーバの間にはＣＭ／Ｌ
Ｂアービタ７５が設けられている。接続マツプ６４への
アクセス要求は、要求サーバ２０と接続サーバ制御装置
７４によりアービタに対して行なわれ、アービタ７５は
、優先順位に基づいて要求を認める。

接続サーバ制御論理回路７４は、次のように接続サイク
ルを開始する。まず、最下位出力ビットから最上位出力
ビットへとリンク状況レジスタ７Ｂのチェックを行ない
、どの出力リンクが利用可能かを確める。接続サーバが
見つけだす最初に利用可能になる出力リンクは、リンク
状況レジスタ７Ｂにおいて見つけられたビットに対応す
るＦＩＦＯレジスタに進むことによって、サービスを受
ける。

接続サーバは、次に、ＦＩＦＯレジスタに含まれている
アドレスと、ＦＩＦＯレジスタ自体のアドレスを利用し
て、接続マツプ６４を更新する。接続サーバは、順次、
リンク状況レジスタ７Ｂの他のビットについてチェック
を続行し、どのリンクが接続に利用可能かを確める。各
接続の実施プロセス時に、接続サーバ制御論理回路７４
は、要求リンクに関するＡＣＫメツセージを生成し、−
時Ａ　ＣＫ。

ＦＩＦＯレジスタ７８に記憶する。接続シーケンスの後
、制御サーバがスイッチ・マップ発生器８２を始動させ
る。スイッチ・マップ発生器の構成は、用いられるクロ
ス・バー・スイッチに依存する。

ＴＩスイッチ８４は、２つのマツプ８４ａ及び８４ｂを
有している。一方は、接続性の活動マツプとして用いら
れ、もう一方は、非活動マツプとして用いられる。スイ
ッチ◆マツプのローディング後、接続サーバ制御論理回
路７４は、スイッチの制御ラインを介して非活動マツプ
と活動マツプを交換する。

新しいスイッチ・マップがロードされると、接続サイク
ルが完了し、制御サーバは、−時的Ａ　ＣＫ。

ＦＩＦＯレジスタ７８の内容をＡＣＫサーバ４０に送る
。

第８図には、ＡＣＫサーバ４０及び出力リンク・インタ
ーフェイスが示されている。ＡＣＫサーバ４０に対して
は、２つの入力ＦＩＦＯレジスタ９！及び９２が設けら
れており、前者は要求サーバ２０からのものであり、後
者は接続サーバ３０からのものである。ＡＣＫサーバＦ
ＩＦＯレジスタには、ＡＣＫメツセージと、出力りツク
・アドレスが含まれている。この情報は、ＡＣＫサーバ
４０によって対応する出力リンクに送られる。出力リン
クのインターフェイスは、並列・直列変換器及びエンコ
ーダ！１４から構成される。変換器／エンコーダ９４の
入力は、第６図におけるリンク及びメツセージ・デコー
ダ５２に関して既述のものと逆である。変換器／エンコ
ーダ９４は、Ａｄｖａｎｃｅｄ　Ｍｌｃｒｏ　Ｄｅｖｌ
ｃｅｓ製ＡＭＤ７ＢＧ８１Ｃによって実現することか可
能である。

第９図に示す閉待ち行列ネットワークによって、スイッ
チ・サブシステムがモデル化される。該ネットワークは
、次の接続要求、及び、それぞれ、スイッチ・サブシス
テムにおけるＦＩＦＯ待ち行列をモデル化にした８つの
先着順サービス（ＦＣＦＳ）待ち行列が発生するまで、
入力リンクにおける遅延を表わした無限サーバ待ち行列
９Ｂから構成される。待ち行列ネットワークにおける接
続要求の流れは、次の通りである。要求が、必要とされ
る出力リンクによってＦＣＦＳ待ち行列の１つに到着す
る。単純化のため、所定の時点において要求される出力
リンクは１つだけであると仮定する。さらに、　トラフ
ィックは均一である。すなわち、各出力リンクが要求に
よってアドレス指定される可能性が等しいものと仮定す
る。待ち行列で待機し、サービスを受けると、すなわち
、出力リンクを利用すると、要求人力リンクは、次の接
続要求を発生するのにある程度の時間を要することにな
る。この時間を休止時間と呼ぶことにする。

実際に接続したり、切断したりする影響は、回路保゛持
時間に比べれば取るに足らないものであると仮定する。

とりわけ、８０Ｍビット／秒の速度で平均長が４にバイ
トのデータを転送すると、保持時間が約４００マイクロ
秒になるものと想定する。スイッチにおいて接続を行な
う時間は、保持時間に比べてほぼ２桁分短いので、その
影響は、無視しても大丈夫である。指数分布した休止時
間及び保持時間を想定すると、待ち行列ネットワークは
、積形式の待ち行列ネットワークになり、従って、分析
が簡単に行なえる。必要であれば、例えば、Ａｃａｄｅ
ｍｉｃ　Ｐｒｅｓｓから発行された（１９８３年）　Ｓ
、　Ｓ。

Ｌａｖｅｎｂｅｒｙ＋　Ｅｄ、によるＣｏｒＡｐｕｔｅ
ｒ　　ＰｅｒｆｏｒｍａｎｃｅＭｏｄｅｌｉｎｇ　Ｈａ
ｎｄｂｏｏｋを参照されたい。

時間の単位として平均保持時間を利用して第１Ｏ図には
、平均スイッチ待ち時間、すなわち、１つの要求が回線
の利用を開始するまで、待ち行列において待機しなけれ
ばならない時間が、リンクにおける入力ロードの関数と
して作図されている。

入力ロードが１の場合、休止時間がゼロまで短縮される
、すなわち、入力リンクがオーバーロードであることを
意味している。第１Ｏ図からほぼ線形関係であることが
分る。全ての入力リンクがオーバーロードである場合、
要求は、待ち行列に平均して７／８の要求で見つかる、
従って、その平均待機時間は、０．８７５である。同じ
出力リンクを待つ（及び利用する）要求を８つ以上見つ
け出すことはできないので、要求が経験する可能性のあ
る最長遅延は、７である点に注意されたい。

ここで、スイッチ・サブシステムの用途の特定の例につ
いて説明する。８つの入力／出力リンクを備えた広い帯
域幅の接続性を有するサブシステム・コントローラを想
定する。こうしたコントローラの場合、リンクは、　Ｉ
ＢＭ　　Ｓ／３７（ｌチャネル（ＯＥＭ２または直列）
、各リンク毎に数メガビットの速度を備えた専用ファイ
バ・ドライバ、高速ローカル・エリヤ・ネットワーク（
ＬＡＮ）、または、公衆ネットワークに対するＴ３イン
ターフェイス・カードに取りつけることができる。該ス
イッチ・サブシステムを利用して、この接続性サブシス
テムに関するパーソナル・コンピュータ（ＰＣ）　をベ
ースにしたコントローラのアーキテクチャを示す。望ま
しいＰＣは、−群のバス・アーキテクチャの支援を行な
うＩＢＭ社製パーソナル・システム２　（ＰＳ／２）シ
リーズのパーソナル・コンピュータの１つである。

現在のところ、ＰＳ／２コンピュータは、特定のバス・
アーキテクチャ、マイクロプロセッサのタイプ及び速度
、及び、記憶速度によって決まる有効な帯域幅を有する
バスを備えている。基本的には、３つのレベルのＰＳ／
２バス：　すなわち、８ビツトのバス、１６ビツトのバ
ス、及び、３２ビツトのバスがある。１６ビツトのバス
は、５Ｍバイト／秒までの速度で伝送し、一方、３２ビ
ツトのバスは、１０Ｍバイト／秒までの速度で伝送する
。また、３２ビツトのアーキテクチャは、バスにおける
各ＰＣカードをスレーブまたはマスクとすることが可能
な“ニブル・モード”と呼ばれるモードを支援するもの
であり、ＰＣのマイクロプロセッサを用いることによっ
て、ＰＣのメモリを通ることなく、あるいは、アドレス
を発生することなく、２つのカード間においてデータ転
送を行なうことも可能である。このモードの場合、転送
は、８０Ｍバイト／秒もの速度で行なうことができる。

各ＰＣカード毎に、スレーブ・カードに関するアドレス
の発生を支援するには、追加論理回路を実現しなければ
ならない。ニブル・モードのバスの働きによって、高速
のスイッチング能力が得られるが、２つの欠点がある。

第１に、バースト転送を８０Ｍバイトのデータ転送速度
に維持できるようにするためには、各カード毎に、高速
の論理回路及びメモリが必要になる。第２に、バスの拡
張は、バスに対スルタイミングの制約のため、実際的で
はなく、あるいは、信頼性がない。従って、拡張部分は
、バス間アダプタを利用して、低速のバスを備えなけれ
ばならない。以下に示すコントローラの設計は、バスの
速度に依存せず、また各カードは、スイッチのリンク速
度（Ｔｌスイッチの場合、１０Ｍバイト／秒）より高速
の論理回路またはメモリを必要としない。第１１図には
、コントローラの論理的アーキテクチャが示されている
。

第１１図に示すように、ＰＣＩＱＯ（コントローラ）に
おける各アダプタ＋０１１、＋０１２．１０１３は、Ｐ
Ｃバス　１０２に取りつけられる。ＰＣバス　＋０２の
取りつけに加え、各アダプタからの出力リンク及び各ア
ダプタに対する入力リンクが、ＴＩクロス・バー・スイ
ッチを含むＰＣスイッチ・カード　１０４に接続される
。１６のワイヤの背面１０６を利用して、スイッチ・カ
ード　１０４に対する、及び、スイッチ・カード　＋０
４からのリンクを実現することができる。

このリンクの信号は、独立しており、それも時間的に独
立している点に留意されたい。各アダプタ＋０１１１１
０１２、＋０１３は、アタッチメント・プロトコル（チ
ャネルＬＡＮ）、Ｔ３、または、ファイバ・ドライバ）
、メモリ◆バイク、マイクロプロセッサ・サブシステム
、スイッチ・インターフェイス、及び、ＰＣバス・イン
ターフェイスから構成される。データ転送は、スイッチ
を介し、アダプタ間で行なわれる。ネットワーク管理は
、ＰＣインターフェイスを介して行なわれる。リンクま
たはスイッチが故障の場合、修復されるまで、データ転
送は、ＰＣバス　１０２を介し、性能が低下した状態で
行なうことができる。

クロス・バー・スイッチをベースにシタロー・エンドの
高性能スイッチ・サブシステムに関するアーキテクチャ
について、提示した。スイッチ・サブシステムに対する
単純なインターフェイス・プロトコルを設計し、各種ス
イッチ・サーバの論理構造とハードウェア構造について
説明した。さらに、待ち行列ネットワーク・モデルに基
づいてスイッチ・サブシステムのモデリングを行ない、
その期待性能について評価した。すなわち、スイッチ・
サブシステムを用いて、ＰＣをベースにした広い帯域幅
の接続性を有するサブシステム・コントローラの設計を
行なった。スイッチ・サブシステムの主たる特徴につい
ては、以下に概要を示す。

スイッチ・サブシステムは、プロセッサはないが、８０
Ｍビット／秒のリンク速度で高速のスイッチング及び処
理を行なう専用ハードウェアを備えた単一のＰＣボード
によって実現することができる。ＰＣボードにおけるデ
ータ構造の一部は、主コントローラ・メモリに対するメ
モリ・マツピングを施すことができ、従って、実現しや
すいスイッチング管理機構が可能になる。

スイッチ・サブシステムは、３つのサーバ、すなわち、
要求サーバ、接続サーバ、及び、肯定応答サーバから構
成される。３つのサーバは、パイプ・ライン式に機能し
、１度に多数の要求を扱い、を妾続することができ゛る
。

大力リンクからの単一要求は１つ以上の（本実施例では
８つまで）出力リンクに振り向けることができる。これ
によって、サブセットまたは全てのリンクに対するメツ
セージの同報通信が可能になる。接続サーバは、接続要
求において要求される全ての出力リンクに対して並行サ
ービスを施す。

各出力リンク毎に先着順サービスの規則が採用されてい
るので、資源の正しい利用が可能になる。

ただし、インターフェイス・プロトコルにおける待ち行
列のないオプションの場合、すぐには接続できない緊急
接続要求を可能性のある別の接続サブシステムに通すこ
とができるか、あるいは、代替アクションをとらせるこ
とになる。

最後に、スイッチにおける最長待合せ遅延は、既述のよ
うに、１要求元当りの最長許容保持時間の７倍を限度と
する。これは、要求元の有限数とＦｅＦ３待ち行列の規
則のためである。これは、また、最大で８のＦＩＦＯス
タックサイズが必要になるということを意味するもので
ある。

Ｅ１発明の効果 本発明によれば、パイプ・ライン式に動作する要求サー
バ、接続サーバ、及び、肯定応答サーバを備え、市販の
クロス・バー・スイッチに制御を加えるロー・エンドの
高性能スイッチ・サブシステムが得られる。受信する接
続要求のタイプ及びスイッチの現在状況に応じて、いく
つかのサーバのアクシーンに制御を加えるフレキシブル
・プロトコルが得られる。

【図面の簡単な説明】

第１図は、本発明によるスイッチ・サブシステムのシス
テム・アーキテクチャを示す、高レベルのブロック図で
ある。 第２図は、要求メツセージのデータ様式を示す図である
。 第３図は、肯定応答メツセージのデータ様式を示す図で
ある。 第４図は、本発明で用いられるプロトコルのデータ構造
を示すブロック図である。 第５Ａ図、第５Ｂ図、及び、第５Ｃ図は、３つの異なる
タイプの要求メツセージに対するいくつかのサーバ間に
おける論理的流れを示すブロック図である。 第６図は、要求サーバの構造をより詳細に示すブロック
図である。 第７図は、接続サーバの構造をより詳細に示すブロック
図である。 第８図は、肯定応答サーバの構造をより詳細に示すブロ
ック図である。 第９図は、本発明によるスイッチング・サブシステムの
性能を評価するのに用いられる待ち行列ネットワーク◆
モデルのブロック図である。 第１Ｏ図は、第９図の待ち行列ネットワーク◆モデルに
基づくスイッチング◆サブシステムの性能を示すグラフ
である。 第１１図は、パーソナル・コンピュータにおけるスイッ
チング・サブシステムの実施例を示すブロック図である
。 １０・・・　スイッチＯサブシステム ！２・・・　スイッチ・サーバー ４ データ構造 ！６・・・クロス・バー・スイッチ １８・・・入力リンク、２０・・・出力リンク２０・・
・要求サーバ、３０・・・接続サー／イ４０・・・ＡＣ
Ｋサーバ ５２・・・　リンク及びメツセージ・デコーダ５３・・
・　クロック、５４・・・データ・ノ（ス５５・・・制
御バス ５６・・・制御メッセージ・バッファ及びデコーダ５８
・・・　ラウンド・ロビン・アービタＢ２・・・要求マ
ツプ ６３・・・要求マツプ作業用レジスタ ６４・・・制御マツプ ６５・・・接続マツプ作業用レジスタ ７０・・・ＦＩＦＯ制御論理回路 ７４・・・接続サーバ制御論理回路 ７５・・・アービタ、７６・・・リンク状況レジスタ７
８・・・−時的ＡＣＫ　　ＦＩＦＯレジスタ８２・・・
　スイッチ・マップ発生器 ９１１９２・・・入力ＦＩＦＯレジスタ９４・・・並列
・直列変換器及びエンコーダ６ 無限サーバ待ち行列 ＋００ Ｃ１ ＋０１ アダプタ ＋０２ ＰＣバス、 ０４ ＰＣスイッチ・ カード ＯＧ スイッチ・ リンク

Claims (1)

1. 【特許請求の範囲】 （１）複数の入力リンク及び複数の出力に接続されてお
   り、メモリと、前記メモリに対するマッピングを施され
   るスイッチ・サブシステム用のデータ構造を備えたコン
   トローラの制御下で、クロス・バー・スイッチを作動さ
   せて、前記入力リンクのうちから選択されたリンクを前
   記出力リンクのうちから選択されたリンクに接続するス
   イッチ・サブシステムにおいて、 前記複数の入力リンクに接続されて、要求メッセージに
   応答し、前記複数の出力リンクとの接続を行なうように
   なっており、前記データ構造における要求マップをチェ
   ックして、要求が前記要求マップ内にあるか否かを確め
   る要求サーバと、前記要求サーバに応答し、前記要求マ
   ップ内にまだ要求がなければ、前記データ構造における
   リンク状況ベクトルをチェックして、接続が可能か否か
   を確め、可能であれば、前記データ構造における接続マ
   ップをチェックして、前記クロス・バー・スイッチの制
   御に用いられるスイッチ・マップを前記データ構造にお
   いて生成する接続サーバと、 前記要求サーバ及び前記接続サーバに応答し、要求メッ
   セージに応答してとられるアクションに従って、前記出
   力リンクの１つに肯定応答メッセージを発生する肯定応
   答サーバと、 から構成されるスイッチ・サブシステム。 （２）複数の入力リンクから直列データを受信し、前記
   クロス・バー・スイッチに接続されたデータ・バスに、
   または、制御バスに前記直列データを分離するリンク・
   デコーダと、 前記制御バスに接続されて、要求のタイプ、及び、前記
   クロス・バー・スイッチで作用を受けるリンクを指定し
   たリンク・フィールドの識別を行なう出力を発生する制
   御メッセージ・バッファ及びデコーダと、 前記制御メッセージ・バッファの出力を受信し、前記要
   求サーバが利用可能な場合には、該出力を前記要求サー
   バに供給して、リンク要求のサービスが順番に実施され
   るようにするラウンド・ロビン・アービタと、 がさらに含まれることを特徴とする、請求項１に記載の
   スイッチ・サブシステム。 （３）前記接続サーバには、前記要求サーバからのリン
   ク・アドレスに応答し、前記出力リンクの１つに対応す
   る前記データ構造におけるＦＩＦＯレジスタのリンク要
   求を待ち、前記データ構造におけるＦＩＦＯ状況レジス
   タを更新して、前記ＦＩＦＯレジスタの現在の状況を反
   映するＦＩＦＯ制御論理回路が含まれていることと、前
   記接続サーバは、前記ＦＩＦＯレジスタに含まれたデー
   タを利用して、前記接続マップの更新を行なうというこ
   とを特徴とする、請求項２に記載のスイッチ・サブシス
   テム。 （４）プロセッサ及びメモリが接続されているバスを備
   えたタイプのパーソナル・コンピュータにおいて実現さ
   れるということと、前記要求サーバ、前記接続サーバ、
   前記肯定応答サーバ、及び、前記クロス・バー・スイッ
   チを備えたスイッチ・カードが含まれていることと、前
   記スイッチ・カードは、前記バスに接続されていること
   と、 前記バスと並列をなし、前記スイッチ・カードに接続さ
   れた複数のスイッチ・リンクと、 前記バス及び前記スイッチ・リンクに接続されて、前記
   スイッチ・サブシステムと複数の通信チャネルの間にイ
   ンターフェイスを形成する複数の高速アダプタと、 がさらに備わっていることを特徴とする、請求項３に記
   載のスイッチ・サブシステム。 （５）複数の入力リンク及び複数の出力リンクに接続さ
   れ、メモリと、前記メモリに対するマッピングを施され
   るスイッチ・サブシステム用のデータ構造を備えたコン
   トローラの制御下で、クロス・バー・スイッチを作動さ
   せて、前記入力リンクのうちから選択されたリンクを前
   記出力リンクのうちから選択されたリンクに接続し、前
   記複数の入力リンクに接続された要求サーバと、前記要
   求サーバに応答する接続サーバと、前記要求サーバ及び
   前記接続サーバに応答する肯定応答サーバを備えるスイ
   ッチ・サブシステムの操作のためのプロトコルにおいて
   、待合せを伴う接続要求に応答し、要求サーバによって
   、前記データ構造における要求マップ及び接続マップを
   チェックして、前記要求マップに要求がなければ、新し
   い要求を指示し、前記出力リンクに対応する複数のＦＩ
   ＦＯレジスタの１つにその要求を納め、前記データ構造
   における前記ＦＩＦＯレジスタの状況を表わしたベクト
   ルを更新するステップと、 接続サーバによって、前記データ構造における前記ベク
   トル、及び、前記出力リンクの状況を記録するリンク状
   況レジスタをチェックし、１つ以上の接続が可能か否か
   を確めて、可能であれば、前記データ構造における前記
   リンク状況レジスタ及び接続マップの更新を行ない、前
   記データ構造においてスイッチ・マップを生成し、前記
   スイッチ・マップを前記クロス・バー・スイッチにロー
   ドし、行なわれた接続に対応した要求をＦＩＦＯレジス
   タから取り除き、前記ベクトルを更新して、接続が完了
   したことを表わす第１の肯定応答メッセージを発生する
   ステップと、 肯定応答サーバによって、前記第１の肯定応答メッセー
   ジを送るステップと、 から構成されるスイッチング方法。 （６）要求サーバによって実施される、 要求が要求マップ及び接続マップ内にあれば、接続がす
   でに完了していることを表示し、次に、前記第１の肯定
   応答メッセージを発生して、前記肯定応答サーバに送る
   ステップと、 一方、要求が要求マップ内にあって、接続マップ内には
   ない場合、保留要求を表示し、次に、重複要求メッセー
   ジを表わした第２の肯定応答メッセージを発生して、前
   記肯定応答サーバに送るステップと、 がさらに含まれていることを特徴とする、請求項５に記
   載のスイッチング方法。 （７）要求サーバによって実施される、 切断要求に応答して、要求マップ及び接続マップのチェ
   ックを行なうステップと、 要求が要求マップ及び接続マップ内にあれば、要求マッ
   プ、接続マップ、及び、リンク状況レジスタを更新する
   ことによって、切断を行ない、切断が完了したことを表
   わす第３の肯定応答メッセージを発生して、前記肯定応
   答サーバに送るステップと、 がさらに含まれることを特徴とする、請求項５に記載の
   スイッチング方法。 （８）前記切断要求に応答し、要求サーバによって実施
   される、 接続要求が要求マップ内にはあるが、接続マップ内には
   ない場合、保留要求を表示し、未処理の接続要求を切断
   する試みを指示する第４の肯定応答メッセージを発生し
   て、肯定応答サーバに送るステップと、 要求マップに要求がなければ、回路がすでに切断されて
   いることを表示し、すでに切断されている回路を切断す
   る試みを指示する第５の肯定応答メッセージを発生して
   、前記肯定応答サーバに送るステップと、 がさらに含まれることを特徴とする、請求項７に記載の
   スイッチング方法。 （３）複数の入力リンク及び複数の出力リンクに接続さ
   れ、メモリと、前記メモリに対するマッピングを施され
   るスイッチ・サブシステム用のデータ構造を備えたコン
   トローラの制御下で、クロス・バー・スイッチを作動さ
   せて、前記入力リンクのうちから選択されたリンクを前
   記出力リンクのうちから選択されたリンクに接続し、前
   記複数の入力リンクに接続された要求サーバと、前記要
   求サーバに応答する接続サーバと、前記要求サーバ及び
   前記接続サーバに応答する肯定応答サーバを備えるスイ
   ッチ・サブシステムの操作のためのプロトコルにおいて
   、待合せを伴わない接続要求に応答し、 要求サーバによって、前記データ構造における要求マッ
   プをチェックし、前記要求マップに要求がなければ、接
   続が可能であることを表示し、要求マップの更新を行な
   い、前記出力リンクに対応する複数のＦＩＦＯレジスタ
   の１つに要求を記憶し、前記データ構造における前記Ｆ
   ＩＦＯレジスタの状況を表わすベクトルを更新するステ
   ップと、接続サーバによって、前記データ構造における
   前記ベクトル、及び、前記出力リンクの状況を記録する
   リンク状況レジスタをチェックし、１つ以上の接続が可
   能か否かを確めて、可能であれば、前記データ構造にお
   ける前記リンク状況レジスタ及び接続マップを更新し、
   前記データ構造においてスイッチ・マップを発生して、
   前記スイッチ・マップを前記クロス・バー・スイッチを
   ロードし、行なわれた接続に応答する要求をＦＩＦＯレ
   ジスタから取り除いて、前記ベクトルを更新し、接続が
   完了したことを表示する第１の肯定応答メッセージを発
   生するステップと、 肯定応答サーバによって、前記第１の肯定応答メッセー
   ジを送るステップと、 から構成されるスイッチング方法。 （１０）要求マップ内に要求があると、要求サーバによ
   って実施される、保留または接続済みの回路の接続を表
   示し、次に、出力リンクが利用できないということを表
   わす第６の肯定応答メッセージを発生するステップがさ
   らに含まれることを特徴とする、請求項９に記載のスイ
   ッチング方法。 （１１）要求サーバによって実施される、 切断要求に応答して、要求マップと接続マップをチェッ
   クするステップと、 要求が要求マップ及び接続マップ内にある場合、要求マ
   ップ、接続マップ、及び、リンク状況レジスタを更新す
   ることによって切断し、切断が完了したことを表わす第
   ３の肯定応答メッセージを発生して、前記肯定応答サー
   バに送るステップと、がさらに含まれることを特徴とす
   る、請求項９に記載のスイッチング方法。 （１２）前記切断要求に応答し、要求サーバによって実
   施される、 接続要求が要求マップ内にあるが、接続マップ内にはな
   い場合、保留要求を表示し、次に、未処理の接続要求を
   切断する試みを指示する第４の肯定応答メッセージを発
   生して、肯定応答サーバに送るステップと、一方、 要求マップに要求がなければ、回路がすでに切断されて
   いることを表示し、次に、すでに切断されている回路を
   切断する試みを指示する第５の肯定応答メッセージを発
   生して、前記肯定応答サーバに送るステップと、 がさらに含まれることを特徴とする、請求項１１に記載
   のプロトコル。